本發(fā)明構(gòu)思涉及制造半導體器件的方法，更具體地，涉及利用雙圖案化技術(shù)制造半導體器件的方法。

背景技術(shù)：
半導體器件被廣泛地使用在電子工業(yè)中，因為它們尺寸小、多功能性和/或低制造成本。半導體器件能夠例如分為存儲數(shù)據(jù)的存儲裝置、處理數(shù)據(jù)的邏輯裝置以及既具有存儲裝置的功能又具有邏輯裝置的功能的混合式裝置。隨著電子工業(yè)進展，半導體器件中的圖案由于它們增大的集成密度而變得越來越小。半導體器件的減小的圖案尺寸（線寬）使得更加難以實現(xiàn)具有高運行速度和/或優(yōu)良的可靠性的半導體器件。

技術(shù)實現(xiàn)要素：
根據(jù)本發(fā)明的實施例能夠提供利用具有非金屬部分的掩模形成半導體器件的方法。按照這些實施例，一種形成半導體器件的方法能夠通過如下提供：形成包括非金屬的第一間隔部分和非金屬的第二間隔部分的掩模圖案，該非金屬的第一間隔部分在下目標層上在第一方向上延伸，該非金屬的第二間隔部分在下目標層上在第二方向上延伸以在多個位置交叉非金屬的第一間隔部分，下目標層能夠利用該掩模圖案被蝕刻。在根據(jù)本發(fā)明的一些實施例中，蝕刻下目標層還可以包括在蝕刻下目標層時，去除掩模圖案的非金屬的第二間隔部分的上部分。在根據(jù)本發(fā)明的一些實施例中，非金屬的第一和第二間隔部分沒有金屬。在根據(jù)本發(fā)明的一些實施例中，非金屬的第一和第二間隔部分可以包括相應的非金屬的第一和第二間隔線形部分。在根據(jù)本發(fā)明的一些實施例中，形成掩模圖案可以包括在下目標層上形成在第二方向上延伸的第一硬掩模層和在該第一硬掩模層上的非金屬的緩沖圖案以及在第一硬掩模層上和在該非金屬的緩沖圖案上形成在第一方向上延伸的硬掩模圖案。在根據(jù)本發(fā)明的一些實施例中，形成硬掩模圖案可以包括形成硬掩模圖案以包括覆蓋下目標層下面的隔離區(qū)并且在非金屬的緩沖圖案的直接相鄰部分之間延伸的部分。在根據(jù)本發(fā)明的一些實施例中，第一硬掩模層和非金屬的緩沖圖案具有相對于硬掩模圖案的蝕刻選擇性。在根據(jù)本發(fā)明的一些實施例中，形成第一硬掩模層可以包括在有機掩模層上形成無機掩模層，其中該方法還可以包括利用硬掩模圖案蝕刻第一硬掩模層以去除無機掩模層的被硬掩模圖案暴露的部分從而暴露有機掩模層并留下在非金屬的緩沖圖案下面和在硬掩模圖案下面的無機掩模圖案。硬掩模圖案可以被從非金屬的緩沖圖案和從無機掩模圖案去除。在根據(jù)本發(fā)明的一些實施例中，該方法還可以包括利用非金屬的緩沖圖案和無機掩模圖案蝕刻有機掩模層的暴露部分以暴露下面的部分下目標層從而形成掩模圖案的非金屬的第一和第二間隔部分。在根據(jù)本發(fā)明的一些實施例中，掩模圖案的第二間隔部分包括非金屬的緩沖圖案。在根據(jù)本發(fā)明的一些實施例中，蝕刻下目標層可以包括利用無機掩模圖案、在下面的有機掩模層和非金屬的緩沖圖案各向異性地蝕刻下目標層。在根據(jù)本發(fā)明的一些實施例中，該方法還可以包括從下目標層去除掩模圖案。在根據(jù)本發(fā)明的一些實施例中，該方法還可以包括在下目標層的暴露部分上形成填充材料。在根據(jù)本發(fā)明的一些實施例中，非金屬的第一間隔部分間隔開第一距離，非金屬的第二間隔部分間隔開不同于第一距離的第二距離。在根據(jù)本發(fā)明的一些實施例中，第二距離在整個下目標層上改變。在根據(jù)本發(fā)明的一些實施例中，非金屬的第一間隔部分間隔開第一距離，非金屬的第二間隔部分間隔開等于第一距離的第二距離。在根據(jù)本發(fā)明的一些實施例中，半導體器件包括靜態(tài)隨機存取存儲器（SRAM）。在根據(jù)本發(fā)明的一些實施例中，該方法還可以包括在形成掩模圖案之前形成柵電極，其中蝕刻下目標層暴露在下目標層下面的與柵電極相關(guān)的有源區(qū)。在根據(jù)本發(fā)明的一些實施例中，非金屬的第一間隔部分和非金屬的第二間隔部分可以分別包括在彼此垂直的第一和第二方向上延伸的非金屬的第一間隔線和非金屬的第二間隔線。一種形成半導體器件的方法可以通過如下提供：利用沒有金屬的多級掩模網(wǎng)格圖案蝕刻下目標層，以暴露襯底的鄰近于與有源區(qū)相關(guān)的金屬柵結(jié)構(gòu)的有源區(qū)。一種形成半導體器件方法可以通過在襯底上的電介質(zhì)層中形成包括金屬的柵結(jié)構(gòu)來提供，其中柵結(jié)構(gòu)與襯底中的目標結(jié)構(gòu)相關(guān)。非金屬掩模圖案可以形成在電介質(zhì)層上。電介質(zhì)層可以利用非金屬掩模圖案被蝕刻以暴露目標結(jié)構(gòu)。附圖說明考慮到附圖和伴隨的具體描述，本發(fā)明構(gòu)思將變得更加明顯。圖1至圖8是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的制造半導體器件的方法的透視圖；圖9是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的半導體器件的單位單元的電路圖；圖10A至圖15A是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的制造半導體器件的方法的平面圖；圖10B至圖15B是分別沿圖10A至圖15A的線I-I'截取的截面圖；圖10C至圖15C是分別沿圖10A至圖15A的線II-II'截取的截面圖；圖16是示出包括根據(jù)本發(fā)明構(gòu)思的一些實施例中形成的半導體器件的電子系統(tǒng)的一示例的示意框圖；以及圖17是示出包括根據(jù)本發(fā)明構(gòu)思的一些實施例中形成的半導體器件的存儲卡的一示例的示意框圖。具體實施方式現(xiàn)在，將參照附圖在下文更充分地描述本發(fā)明構(gòu)思，附圖中示出了本發(fā)明構(gòu)思的示范性實施例。本發(fā)明構(gòu)思的優(yōu)點和特征以及實現(xiàn)它們的方法將從以下的示范性實施例而明顯，示范性實施例將參照附圖被更詳細地描述。然而，應當指出，本發(fā)明構(gòu)思不限于下面的示范性實施例，而是可以以各種形式實施。因此，示范性實施例僅被提供來公開本發(fā)明構(gòu)思并讓本領(lǐng)域技術(shù)人員知曉本發(fā)明構(gòu)思的范疇。在附圖中，本發(fā)明構(gòu)思的實施例不限于這里提供的特定的示例，并且為了清晰被夸大。這里所用的術(shù)語僅是為了描述特定實施例的目的，并非要限制本發(fā)明。在這里使用時，除非上下文另有明確表述，否則單數(shù)形式“一”和“該”也旨在包括復數(shù)形式。在這里使用時，術(shù)語“和/或”包括一個或多個所列相關(guān)項目的任何及所有組合。將理解，當稱一元件“連接”或“耦接”到另一元件時，它可以直接連接到或耦接到另一元件，或者可以存在居間元件。類似地，將理解，當稱一元件諸如層、區(qū)域或襯底在另一元件“上”時，它可以直接在另一元件上，或者可以存在居間元件。相反，術(shù)語“直接”表示沒有居間元件。將進一步理解，術(shù)語“包括”和/或“包含”，當在這里使用時，表明所述特征、整體、步驟、操作、元件和/或組件的存在，但并不排除一個或多個其它特征、整體、步驟、操作、元件、組件和/或其組合的存在或增加。還將理解，雖然這里可以使用術(shù)語第一、第二、第三等來描述各種元件，但這些元件不應受到這些術(shù)語限制。這些術(shù)語僅用于將一個元件與另一元件區(qū)別開。因此，在一些實施例中的第一元件可以在其它實施例中被稱為第二元件，而不背離本發(fā)明的教導。這里解釋和說明的本發(fā)明構(gòu)思的多個方面的示范性實施例包括它們的補充相似物。相同的附圖標記或相同的參考指示符在整個說明書中指代相同的元件。而且，這里參照截面圖和/或平面圖描述了示范性實施例，這些圖為理想化示范性圖示。因此，由例如制造技術(shù)和/或公差引起的圖示形狀的變化是可以預期的。因此，示范性實施例不應被解釋為限于這里示出的區(qū)域的形狀，而是包括由例如制造引起的形狀偏差在內(nèi)。例如，圖示為矩形的蝕刻區(qū)域?qū)⑼ǔ＞哂袌A化或彎曲的特征。因此，附圖所示的區(qū)域本質(zhì)上是示意性的，它們的形狀并非要示出器件區(qū)域的實際形狀，也并非要限制示例實施例的范圍。圖1至圖8是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的制造半導體器件的方法的透視圖。參照圖1，下目標層20、第一有機掩模層30、第一無機掩模層40和緩沖掩模層50順序地形成在襯底10上。第一有機掩模層30和第一無機掩模層40可以構(gòu)成第一硬掩模層。下目標層20可以由半導體材料、導電材料、絕緣材料和其任意組合的其中之一形成。例如，如果下目標層20由半導體材料形成，則下目標層20可以為襯底10的一部分或外延層。如果下目標層20由例如導電材料形成，則下目標層20可以由摻雜的多晶硅、金屬硅化物、金屬、金屬氮化物或其任意組合形成。例如，如果下目標層20由絕緣材料形成，則下目標層20可以由硅氧化物、硅氮化物、硅氮氧化物或低K電介質(zhì)材料形成。另外，下目標層20可以為單層或包括多個堆疊的層的疊層。在一些實施例中，下目標層20可以包括多個堆疊的絕緣層和設(shè)置在堆疊的絕緣層之間的導電層或半導體層。在一些其它的實施例中，下目標層20可以包括半導體圖案、導電圖案和絕緣圖案中的至少一種。第一有機掩模層30可以由相對于下目標層20具有蝕刻選擇性的材料形成。第一有機掩模層30可以由硬掩模上旋涂（spin-on-hardmask，SOH）層或無定形碳層（ACL）形成。SOH層可以包括基于碳的SOH層或基于硅的SOH層。第一有機掩模層30可以為非光敏材料層。第一有機掩模層30可以利用涂覆上旋涂法（spin-on-coatingmethod）形成。第一無機掩模層40可以由相對于第一有機掩模層30具有蝕刻選擇性的材料形成。例如，第一無機掩模層40可以由在隨后的蝕刻第一有機掩模層30的工藝中相對于第一有機掩模層30具有至少約1:10的蝕刻選擇比的材料形成。在一些實施例中，第一無機掩模層40可以由不包括金屬（即，沒有金屬）的非金屬材料形成。例如，第一無機掩模層40可以由基于硅的材料諸如硅氧化物層、硅氮化物層、硅氮氧化物層、硅碳氮化物層和多晶硅層中的至少一種形成。緩沖掩模層50可以由相對于第一無機掩模層40具有蝕刻選擇性的材料形成。例如，緩沖掩模層50可以由在隨后的蝕刻第一無機掩模層40的工藝中相對于第一無機掩模層40具有至少約1:10的蝕刻選擇比的材料形成。緩沖掩模層50可以由不包括金屬的非金屬材料形成。例如，緩沖掩模層50可以由基于硅的材料諸如硅氧化物層、硅氮化物層、硅氮氧化物層、硅碳氮化物層和多晶硅層中的至少一種形成。緩沖掩模層50可以由不同于第一無機掩模層40的材料形成。在一些實施例中，如果第一無機掩模層40由硅氮化物層和/或硅氮氧化物層形成，則緩沖掩模層50可以由硅氧化物層形成。例如，緩沖掩模層50可以由高密度等離子體（HDP）氧化物、正硅酸乙酯（TEOS）、等離子體增強正硅酸乙酯（PE-TEOS）、O3-正硅酸乙酯（O3-TEOS）和非摻雜的硅酸鹽玻璃（USG）中的至少一種形成。在一些實施例中，如果第一無機掩模層40由硅氮化物層形成，則緩沖掩模層50可以由硅氮化物層和/或硅氮氧化物層形成。參照圖2，用于圖案化緩沖掩模層50的光致抗蝕劑圖案63可以形成在緩沖掩模層50上。光致抗蝕劑圖案63可以為線形的。光致抗蝕劑圖案63可以通過在緩沖掩模層50上涂覆光致抗蝕劑層以及對光致抗蝕劑層進行曝光工藝和顯影工藝而形成。在一些實施例中，可以對光致抗蝕劑層進行用于形成線形圖案的光刻工藝?？狗瓷鋱D案61可以形成在每個光致抗蝕劑圖案63和緩沖掩模層50之間。抗反射圖案61可以由相對于緩沖掩模層50具有蝕刻選擇性并在曝光工藝期間吸收光以減少光反射的材料形成?？狗瓷鋱D案61可以由有機材料或無機材料形成。在一些實施例中，抗反射圖案61可以由具有類似于光致抗蝕劑的蝕刻性質(zhì)的材料形成。參照圖3，利用光致抗蝕劑圖案63和抗反射圖案61蝕刻緩沖掩模層50。在蝕刻緩沖掩模層50時，第一無機掩模層40可以用作蝕刻停止層。因此，緩沖掩模圖案55可以形成在第一無機掩模層40上并彼此間隔開預定距離。緩沖掩模圖案55可以包括線形的且彼此平行地延伸的單元。在一些實施例中，緩沖掩模圖案55的寬度可以彼此相等，但是緩沖掩模圖案55之間的間隔可以彼此不同。在一些實施例中，緩沖掩模圖案55的寬度可以彼此相等并且緩沖掩模圖案55之間的間隔可以彼此相等。在形成緩沖掩模圖案55之后，光致抗蝕劑圖案63和抗反射圖案61可以通過例如灰化工藝被去除。參照圖4，第二有機掩模圖案75和第二無機掩模圖案85可以形成為交叉緩沖掩模圖案55。順序堆疊的第二有機掩模圖案75和第二無機掩模圖案85可以構(gòu)成第二硬掩模圖案。第二有機掩模圖案75和第二無機掩模圖案85可以通過如下形成：在其上形成有緩沖掩模圖案55的第一無機掩模層40上順序地形成第二有機掩模層和第二無機掩模層、形成交叉緩沖掩模圖案55的光致抗蝕劑圖案、利用光致抗蝕劑圖案作為蝕刻掩模蝕刻第二無機掩模層以形成第二無機掩模圖案85、以及利用第二無機掩模圖案85作為蝕刻掩模蝕刻第二有機掩模層以形成第二有機掩模圖案75。第二有機掩模圖案75可以由相對于緩沖掩模圖案55和第一無機掩模層40具有蝕刻選擇性的材料形成。第二有機掩模圖案75可以由與第一有機掩模層30相同的材料形成。例如，第二有機掩模圖案75可以由硬掩模上旋涂（SOH）層或無定形碳層（ACL）形成。SOH層可以包括基于碳的SOH層或基于硅的SOH層。第二有機掩模圖案75可以為非光敏材料層。第二有機掩模圖案75可以形成利用涂覆上旋涂法形成。蝕刻以上第二有機掩模層的蝕刻工藝可以使用基于氟的蝕刻氣體和氧（O2）氣的混合氣體或基于氟的蝕刻氣體、氧（O2）氣和氬（Ar）氣的混合氣體。這里，基于氟的蝕刻氣體可以包括C3F6、C4F6、C4F8和/或C5F8。第二無機掩模圖案85可以由相對于第二有機掩模圖案75具有蝕刻選擇性的材料形成。第二無機掩模圖案85可以包括含硅的材料諸如SiON、SiO2、Si3N4和多晶硅中的至少一種。在一些實施例中，第二無機掩模圖案85可以由與第一無機掩模層40相同的材料形成。第二有機掩模圖案75和第二無機掩模圖案85可以暴露部分緩沖掩模圖案55和部分第一無機掩模層40。參照圖5，第一無機掩模層40利用緩沖掩模圖案55和第二有機掩模圖案75作為蝕刻掩模被蝕刻，使得第一無機掩模圖案45可以形成為暴露第一有機掩模層30的預定區(qū)域。蝕刻第一無機掩模層40可以利用能夠減小第一有機掩模層30、緩沖掩模圖案55和第二有機掩模圖案75的蝕刻比率并相對于第一無機掩模層40具有高蝕刻比率的蝕刻氣體進行。第一無機掩模層40被蝕刻以形成具有二維布置的開口的第一無機掩模圖案45。所述開口的寬度可以在預定區(qū)域中彼此不同。在一些實施例中，如果第一無機掩模層40由與第二無機掩模圖案85相同的材料形成，則第二無機掩模圖案85可以在第一無機掩模層40的蝕刻期間被去除。備選地，在形成第一無機掩模圖案45之后，可以進行額外的工藝以去除第二無機掩模圖案85。第二有機掩模圖案75和第二無機掩模圖案85可以通過灰化工藝被去除。因此，緩沖掩模圖案55的上表面可以被暴露，并且第一無機掩模圖案45的在緩沖掩模圖案55之間的部分可以被暴露，如圖6所示。參照圖7，圖6的第一有機掩模層30利用第一無機掩模圖案45作為蝕刻掩模被各向異性地蝕刻以形成第一有機掩模圖案35。蝕刻第一有機掩模層的工藝可以使用基于氟的蝕刻氣體和氧（O2）氣的混合氣體或基于氟的蝕刻氣體、氧（O2）氣和氬（Ar）氣的混合氣體。這里，基于氟的蝕刻氣體可以包括C3F6、C4F6、C4F8和/或C5F8。由于第一有機掩模層30被各向異性地蝕刻，所以第一無機掩模圖案45的形狀可以被轉(zhuǎn)移到第一有機掩模層30。因此，第一有機掩模圖案35可以形成為具有分別暴露下目標層20的預定區(qū)域的開口OP。第一無機掩模圖案45和緩沖掩模圖案55可以在形成第一有機掩模圖案35的蝕刻工藝中具有相對于第一有機掩模層30的至少約1:10的蝕刻選擇比。因此，第一無機掩模圖案45和緩沖掩模圖案55可以在蝕刻比第一無機掩模圖案45和緩沖掩模圖案55厚的第一有機掩模層30期間基本上保持其厚度。如上所述，可以形成包括在下目標層20上在第一方向（如圖7所示）上延伸的非金屬的第一間隔部分和在下目標層20上在第二方向（即，圖7所示）上延伸的非金屬的第二間隔部分的掩模圖案，其中非金屬的第二間隔部分在特定位置處交叉非金屬的第一間隔部分并且該特定位置由所述交叉限定。接著，下目標層20可以利用第一有機掩模圖案35作為蝕刻掩模被蝕刻。換句話說，在第一有機掩模圖案35中形成的開口OP的形狀可以被轉(zhuǎn)移到下目標層20，使得以矩陣形式布置的孔可以形成在下目標層20中。因而，具有點陣形狀（或網(wǎng)格形狀）的上表面的下圖案25可以如圖8所示地形成。另一方面，如果下圖案25由與圖7的緩沖掩模圖案55相同的材料形成，則緩沖掩模圖案55可以在蝕刻下目標層20的工藝期間被去除。下圖案25中的每個孔的平面面積可以根據(jù)參照圖3和圖4描述的緩沖掩模圖案55和第二無機掩模圖案85的節(jié)距和寬度而改變。因此，相鄰孔的直徑可以彼此不同。換句話說，分別具有彼此不同的直徑的孔可以形成在下圖案25中。在形成下圖案25之后，可以進行去除第一無機掩模圖案45的工藝和去除第一有機掩模圖案35的工藝。更具體地，如果第一無機掩模圖案45由硅氮氧化物形成，則它可以通過濕法蝕刻工藝或干洗工藝被去除。在一些實施例中，用于去除第一無機掩模圖案45的濕法蝕刻工藝可以使用氟化氫溶液作為蝕刻劑。備選地，用于去除第一無機掩模圖案45的干洗工藝可以利用氨（NH3）氣和氟化氫氣體進行。第一有機掩模圖案35可以通過灰化工藝和/或剝離工藝被去除。因此，因為參考圖7描述的第一和第二間隔部分沒有金屬，所以掩模圖案可以被去除而不用使用否則將會損害相鄰的金屬結(jié)構(gòu)（諸如可以包括作為具有相關(guān)的源-漏區(qū)域的晶體管器件中的柵電極的結(jié)構(gòu)）的材料。如本發(fā)明人認識到的，掩模圖案的第一和第二間隔部分中非金屬材料的使用可以在去除掩模時避免使用否則將損害金屬性結(jié)構(gòu)諸如柵電極的材料。接著，參照圖8，填充層可以形成在下圖案25上以填充孔。這里，填充層可以由相對于下圖案25具有蝕刻選擇性的材料形成。例如，填充層可以由導電材料、半導體材料或絕緣材料形成。填充層可以被平坦化直到暴露下圖案25，使得精細圖案90可以分別形成在孔中。精細圖案90的寬度可以通過孔的直徑而彼此不同。另外，精細圖案90之間的距離可以彼此不同。在下文將描述根據(jù)本發(fā)明構(gòu)思的其它實施例的制造半導體器件的方法。根據(jù)本發(fā)明構(gòu)思的其它實施例，半導體器件可以是靜態(tài)隨機存取存儲器（SRAM）裝置。圖9是示出根據(jù)本發(fā)明構(gòu)思的一些實施例的半導體器件的單位單元的電路圖。將簡要地描述SRAM裝置。參照圖9，一個SRAM單元可以包括第一和第二傳輸晶體管PT1和PT2、第一和第二上拉晶體管PU1和PU2以及第一和第二下拉晶體管PD1和PD2。第一和第二傳輸晶體管PT1和PT2以及第一和第二下拉晶體管PD1和PD2可以為NMOS晶體管，第一和第二上拉晶體管PU1和PU2可以為PMOS晶體管。第一上拉晶體管PU1和第一下拉晶體管PD1可以構(gòu)成第一反相器（inverter），第二上拉晶體管PU2和第二下拉晶體管PD2可以構(gòu)成第二反相器。第一上拉晶體管PU1的源極可以連接到電源線VDD，第一下拉晶體管PD1的源極可以連接到接地（或參考）線VSS。第一上拉晶體管PU1的漏極可以連接到第一下拉晶體管PD1的漏極。第一上拉晶體管PU1和第一下拉晶體管PD1的漏極可以相應于第一反相器的輸出端N1。第一上拉晶體管PU1和第一下拉晶體管PD1的柵極可以連接到彼此并相應于第一反相器的輸入端。第二上拉晶體管PU2的源極可以連接到電源線VDD，第二下拉晶體管PD2的源極可以連接到接地線VSS。第二上拉晶體管PU2的漏極可以連接到第二下拉晶體管PD2的漏極。第二上拉晶體管PU2和第二下拉晶體管PD2的漏極可以相應于第二反相器的輸出端N2。第二上拉晶體管PU2和第二下拉晶體管PD2的柵極可以連接到彼此并相應于第二反相器的輸入端。第一反相器的輸入端和輸出端N1交叉連接到第二反相器的輸入端和輸出端N2以構(gòu)成閂鎖電路。換句話說，第一上拉晶體管PU1和第一下拉晶體管PD1的柵極（即，第一反相器的輸入端）可以連接到第二反相器的輸出端N2，第二上拉晶體管PU2和第二下拉晶體管PD1的柵極（即，第二反相器的輸入端）可以連接到第一反相器的輸出端N1。另外，第一傳輸晶體管PT1的源極可以連接到第一反相器的輸出端N1，第二傳輸晶體管PT2的源極可以連接到第二反相器的輸出端N2。第一傳輸晶體管PT1的漏極可以連接到第一位線BL1，第二傳輸晶體管PT2的漏極可以連接到第二位線BL2。第一和第二傳輸晶體管PT1和PT2的柵極可以連接到字線WL。在下文，將參照圖10A至圖15A、圖10B至圖15B和圖10C至圖15C詳細描述根據(jù)本發(fā)明構(gòu)思的其它實施例的制造半導體器件方法。圖10A至圖15A是示出根據(jù)本發(fā)明構(gòu)思的其它實施例的制造半導體器件的方法的平面圖。圖10B至圖15B是分別沿圖10A至圖15A的線I-I'截取的截面圖。圖10C至圖15C是分別沿圖10A至圖15A的線II-II'截取的截面圖。參照圖10A、圖10B和圖10C，半導體襯底100可以包括第一和第二N型阱區(qū)10和30以及設(shè)置在第一和第二N型阱區(qū)10和30之間的P型阱區(qū)20。P型阱區(qū)20可以與第一和第二N型阱區(qū)10和30形成PN結(jié)。在一些實施例中，一個SRAM單元UC可以包括第一和第二NMOS有源部分ACT1和ACT2以及第一和第二PMOS有源部分ACT3和ACT4。第一和第二PMOS有源部分ACT3和ACT4可以設(shè)置在第一NMOS有源部分ACT1與第二NMOS有源部分ACT2之間。第一和第二NMOS有源部分ACT1和ACT2可以是線形的并沿特定方向（例如，X軸方向）延伸。在平面圖中，第一和第二PMOS有源部分ACT3和ACT4可以具有比第一和第二NMOS有源部分ACT1和ACT2的每個短的條形。第一和第二PMOS有源部分ACT3和ACT4可以在X軸方向上彼此平行，但是第一和第二PMOS有源部分ACT3和ACT4的端部可以在Y軸方向上彼此不交疊。另外，一個SRAM單元UC可以包括第一和第二共用柵電極SG1和SG2以及第一和第二傳輸柵電極PG1和PG2。在一些實施例中，第一共用柵電極SG1可以交叉第一NMOS有源部分ACT1和第一PMOS有源部分ACT3。第二共用柵電極SG2可以交叉第二NMOS有源部分ACT2和第二PMOS有源部分ACT4。第一傳輸柵電極PG1可以與第一共用柵電極SG1間隔開并交叉第一NMOS有源部分ACT1，第二傳輸柵電極PG2可以與第二共用柵電極SG2間隔開并交叉第二NMOS有源部分ACT2。第一和第二共用柵電極SG1和SG2可以在相對于平面圖中的x軸方向的第一對角線方向上彼此間隔開，第一和第二傳輸柵電極PG1和PG2可以在相對于平面圖中的x軸方向的第二對角線方向上彼此間隔開。第一位線摻雜區(qū)可以在第一傳輸柵電極PG1的一側(cè)形成在第一NMOS有源部分ACT1中，第一接地摻雜區(qū)可以在第一共用柵電極SG1的一側(cè)形成在第一NMOS有源部分ACT1中。第一共用摻雜區(qū)可以形成在第一傳輸柵電極PG1和第一共用柵電極SG1之間的第一NMOS有源部分ACT1中。第二位線摻雜區(qū)可以在第二傳輸柵電極PG2的一側(cè)形成在第二NMOS有源部分ACT2中，第二接地摻雜區(qū)可以在第二共用柵電極SG2的一側(cè)形成在第二NMOS有源部分ACT2中。第二共用摻雜區(qū)可以形成在第二傳輸柵電極PG2和第二共用柵電極SG2之間的第二NMOS有源部分ACT2中。第一和第二位線摻雜區(qū)、第一和第二接地摻雜區(qū)以及第一和第二共用摻雜區(qū)可以用N型摻雜劑摻雜。第一漏極摻雜區(qū)可以在第一共用柵電極SG1的一側(cè)形成在第一PMOS有源部分ACT3中，第一電源摻雜區(qū)可以在第一共用柵電極SG1的另一側(cè)形成在第一PMOS有源部分ACT3中。第二漏極摻雜區(qū)可以在第二共用柵電極SG2的一側(cè)形成在第二PMOS有源部分ACT4中，第二電源摻雜區(qū)可以在第二共用柵電極SG2的另一側(cè)形成在第二PMOS有源部分ACT4中。第一和第二漏極摻雜區(qū)以及第一和第二電源摻雜區(qū)可以用P型摻雜劑摻雜。參照圖10A、圖10B和圖10C，半導體襯底100可以為硅襯底、鍺襯底或硅鍺襯底。半導體襯底100的預定區(qū)域可以用N型摻雜劑摻雜以形成第一和第二N型阱區(qū)10和30。半導體襯底100的在第一和第二N型阱區(qū)10和30之間的區(qū)域可以用P型摻雜劑摻雜以形成P型阱區(qū)20。器件隔離圖案105可以形成在半導體襯底100中以限定第一和第二NMOS有源部分ACT1和ACT2以及第一和第二PMOS有源部分ACT3和ACT4。器件隔離圖案105可以包括氧化物、氮化物和/或氮氧化物。第一和第二傳輸柵電極PG1和PG2以及第一和第二共用柵電極SG1和SG2可以具有基本上相同的堆疊結(jié)構(gòu)。柵電極PG1、PG2、SG1和SG2的每個可以包括金屬柵圖案117、在金屬柵圖案117和半導體襯底100之間的柵極絕緣層111以及在金屬柵圖案117和柵極絕緣層111之間的第一阻擋金屬圖案113。第二阻擋金屬圖案115可以進一步設(shè)置在第一阻擋金屬圖案113和金屬柵圖案117之間。第二阻擋金屬圖案115可以延伸到金屬柵圖案117的兩個側(cè)壁上。柵極絕緣層111可以包括氧化物、氮化物、氮氧化物和/或高k電介質(zhì)材料（例如，絕緣金屬氧化物諸如鉿氧化物和/或鋁氧化物）。金屬柵圖案117可以由金屬材料諸如鋁、鎢或鉬形成。第一和第二阻擋金屬圖案113和115可以由導電的金屬氮化物諸如鎢氮化物（WN）、鉭氮化物（TaN）、鈦氮化物（TiN）和/或鋁鈦氮化物（TiAlN）形成。摻雜區(qū)107可以在柵電極PG1、PG2、SG1和SG2的兩側(cè)形成在有源部分ACT1、ACT2、ACT3和ACT4中。第一和第二NMOS有源部分ACT1和ACT2中的摻雜區(qū)107可以用N型摻雜劑摻雜，第一和第二PMOS有源部分ACT3和ACT4中的摻雜區(qū)107可以用P型摻雜劑摻雜。在一些實施例中，在第一層間絕緣層121形成在半導體襯底100上之后，可以形成第二阻擋金屬圖案115和金屬柵圖案117。在犧牲柵圖案和摻雜區(qū)107形成在半導體襯底100上之后，可以形成第一層間絕緣層121以覆蓋犧牲柵圖案。第一層間絕緣層121可以被平坦化直到暴露犧牲柵圖案的上表面。接著，犧牲柵圖案可以被去除，然后第二阻擋金屬圖案115和金屬柵圖案117可以形成在通過去除犧牲柵圖案形成的每個空的區(qū)域中。例如，第一層間絕緣層121可以由高密度等離子體（HDP）氧化物、正硅酸乙酯（TEOS）、等離子體增強正硅酸乙酯（PE-TEOS）、O3-正硅酸乙酯(O3-TEOS)、非摻雜的硅酸鹽玻璃（USG）、硅酸硼玻璃（BSG）、硼磷硅酸鹽玻璃（BPSG）、氟化物硅酸鹽玻璃（FSG）、玻璃上旋涂（SOG）、聚硅氮烷（諸如日本東燃（Tonen）工藝制造的硅氮烷（TOSZ））或其任意組合中的其中一種形成。參照圖11A、圖11B和圖11C，第二層間絕緣層123可以形成在第一層間絕緣層121上。在一些實施例中，第二層間絕緣層123可以覆蓋金屬柵圖案117的上表面。接下來，如參照圖1描述的，第一有機掩模層130和第一無機掩模層140可以順序地形成在第二層間絕緣層123上。第一有機掩模層130和第一無機掩模層140可以構(gòu)成第一硬掩模層。第一無機掩模層140可以由相對于第一有機掩模層130具有蝕刻選擇性的材料形成。第一無機掩模層140可以由不包括金屬的非金屬材料形成。例如，第一無機掩模層140可以由基于硅的材料諸如硅氧化物層、硅氮化物層、硅氮氧化物層、硅碳氮化物層和多晶硅層中的至少一種形成。接著，如參照圖2和圖3描述的，第一無機掩模層140上的緩沖掩模層可以被圖案化以形成緩沖掩模圖案155。緩沖掩模圖案155可以是線形的并暴露部分第一無機掩模層140。在一些實施例中，緩沖掩模圖案155可以由相對于第一無機掩模層140具有蝕刻選擇性的材料形成。緩沖掩模圖案155可以由不包括金屬的非金屬材料形成。例如，緩沖掩模圖案155可以由基于硅的材料諸如硅氧化物層、硅氮化物層、硅氮氧化物層、硅碳氮化物層和多晶硅層中的至少一種形成。這里，緩沖掩模圖案155可以由不同于第一無機掩模層140的材料形成。在一些實施例中，如果第一無機掩模層140由硅氮化物層和/或硅氮氧化物層形成，則緩沖掩模圖案155可以由硅氧化物形成。例如，緩沖掩模圖案155可以由高密度等離子體（HDP）氧化物、正硅酸乙酯（TEOS）、等離子體增強正硅酸乙酯（PE-TEOS）、O3-正硅酸乙酯（O3-TEOS）、非摻雜的硅酸鹽玻璃（USG）、硅酸硼玻璃（BSG）、硼磷硅酸鹽玻璃(BPSG)、氟化物硅酸鹽玻璃（FSG）、玻璃上旋涂（SOG）、聚硅氮烷（諸如日本東燃（Tonen）公司制造的硅氮烷（TOSZ））或其任意組合中的其中一種形成。在其它的實施例中，如果第一無機掩模層140由硅氮化物層形成，則緩沖掩模圖案155可以由硅氮化物和/或硅氮氧化物形成。在一些實施例中，緩沖掩模圖案155可以是與圖10A的限定在半導體襯底100中的有源部分AC1、ACT2、ACT3和ACT4交叉的線形。在平面圖中，緩沖掩模圖案155可以與圖10A的柵電極PG1、PG2、SG1和SG2交疊。備選地，在平面圖中，緩沖掩模圖案155可以設(shè)置為交叉圖10A的柵電極PG1、PG2、SG1和SG2并設(shè)置在有源部分ACT1、ACT2、ACT3和ACT4之間。參照圖12A、圖12B和圖12C，如參照圖4描述的，第二有機掩模圖案175和第二無機掩模圖案185可以形成在緩沖掩模圖案155上。順序堆疊的第二有機掩模圖案175和第二無機掩模圖案185可以構(gòu)成第二硬掩模圖案。在平面圖中，第二有機掩模圖案175和第二無機掩模圖案185可以交叉緩沖掩模圖案155并具有與圖10A的有源部分ACT1、ACT2、ACT3和ACT4的部分交疊的開口181。在本實施例中，第二有機掩模圖案175和第二無機掩模圖案185可以覆蓋在圖10A的第一和第二有源部分ACT3和ACT4之間的區(qū)域。換句話說，第二有機掩模圖案175和第二無機掩模圖案185可以具有覆蓋第一和第二PMOS有源部分ACT3和ACT4之間的器件隔離圖案105的遮蔽部分。接著，第一無機掩模層140利用第二有機掩模圖案175、第二無機掩模圖案185和緩沖掩模圖案155作為蝕刻掩模被蝕刻以形成第一無機掩模圖案145。此時，如果第二無機掩模圖案185由與第一無機掩模層140相同的材料形成，則第二無機掩模圖案185可以在蝕刻第一無機掩模層140的工藝期間被去除。在形成第一無機掩模圖案145之后，第二有機掩模圖案175可以通過灰化工藝被去除。參照圖13A、13B和13C，如參照圖7描述的，第一有機掩模層130利用第一無機掩模圖案145作為蝕刻掩模被蝕刻以形成第一有機掩模圖案135。因此，第一有機掩模圖案135可以具有以矩陣形式布置的開口。第二和第一層間絕緣層123和121可以利用第一有機掩模圖案135作為蝕刻掩模被各向異性地蝕刻以形成暴露摻雜區(qū)107的接觸孔CH。更具體地，接觸孔CH可以局部地形成在柵電極PG1、PG2、SG1和SG2的兩側(cè)。如上所述，可以形成包括在下目標層20上在第一方向（如圖7所示）上延伸的非金屬的第一間隔部分和在下目標層20上在第二方向（如圖7所示）上延伸的非金屬的第二間隔部分的掩模圖案，其中非金屬的第二間隔部分在特定位置處交叉非金屬的第一間隔部分，所述特定位置由所述交叉限定。如例如圖13B中示出的，因為掩模圖案的第一和第二間隔部分包括非金屬材料，所以如果用于去除掩模圖案（用于形成接觸孔CH）的任何材料泄漏到直接相鄰的柵結(jié)構(gòu)中，則由于用于去除掩模的非金屬部分的材料很少會損傷柵極中的金屬，所以可以減少對柵結(jié)構(gòu)的任何損傷。參照圖14A、圖14B和圖14C，在形成接觸孔CH之后，去除緩沖掩模圖案155、第一無機掩模圖案145和第一有機掩模圖案135的工藝可以利用濕法和/或干法蝕刻工藝順序地進行。在一些實施例中，由于緩沖掩模圖案155、第一無機掩模圖案145和第一無機掩模圖案135由非金屬材料形成，所以在去除緩沖掩模圖案155、第一無機掩模圖案145和第一無機掩模圖案135的工藝中沒有使用蝕刻金屬材料的氣體或溶液。因此，可以防止在去除緩沖掩模圖案155、第一無機掩模圖案145和第一無機掩模圖案135的工藝中化學溶液滲入包括金屬材料的柵電極。另外，如果緩沖掩模圖案155由與第一和第二層間絕緣層121和123相同的材料形成，則緩沖掩模圖案155可以在各向異性地蝕刻第二和第一層間絕緣層123和121的工藝期間被去除而不用額外的去除工藝。如果第一無機掩模圖案145由硅氮氧化物形成，則第一無機掩模圖案145可以利用濕法蝕刻工藝或干洗工藝被去除。在一些實施例中，用于去除第一無機掩模圖案145的濕法蝕刻工藝可以使用氟化氫溶液作為蝕刻劑。備選地，用于去除第一無機掩模圖案145的干洗工藝可以利用氨（NH3）氣和氟化氫氣體進行。第一有機掩模圖案135可以通過灰化工藝和/或剝離工藝被去除。參照圖14A、圖14B和圖14C，在形成接觸孔CH之后，金屬硅化物層200可以形成于在有源部分ACT1、ACT2、ACT3和ACT4中形成的摻雜區(qū)107的每個的表面上。在一些實施例中，金屬硅化物層200可以包括鎳（Ni）硅化物層、鈷（Co）硅化物層、鎢（W）硅化物層、鉭（Ta）硅化物層、鈦（Ti）硅化物層、鉿（Hf）硅化物層、鎳鉭（Ni-Ta）硅化物層和鎳鉑（Ni-Pt）硅化物層中的至少一種。形成金屬硅化物層200可以包括在具有接觸孔CH的半導體襯底100上形成金屬層、進行熱處理工藝以使金屬層的金屬材料與半導體襯底100的硅反應、以及去除沒有與硅反應的金屬層。在一些實施例中，在形成金屬層之后，可以在金屬層上進一步形成覆蓋金屬層，然后可以進行熱處理工藝以形成金屬硅化物層200。金屬層可以包括鎳（Ni）、鈷（Co）、鎢（W）、鉭（Ta）、鈦（Ti）和鉿（Hf）中的一種。在一些實施例中，金屬層可以為鎳層。鎳層可以由純鎳或鎳合金形成。鎳合金可以進一步包含鉭（Ta）、鋯（Zr）、鈦（Ti）、鉿（Hf）、鎢（W）、鈷（Co）、鉑（Pt）、鉬（Mo）、鈀(Pd）、釩（V）和鈮（Nb）中的至少一種。在一些實施例中，在形成金屬硅化物層200之前，絕緣間隔物210可以形成在每個接觸孔的側(cè)壁上。在形成金屬硅化物層200之后，絕緣間隔物210可以防止柵電極PG1、PG2、SG1和SG2被用于去除未反應的金屬層的，沿第一和第二層間絕緣層121和123之間的界面滲入的溶液損傷。接觸插塞220可以分別形成在具有絕緣間隔物210的接觸孔CH中。接觸插塞220可以包括形成在一個SRAM單元UC中的第一和第二位線插塞BLC1和BLC2、第一和第二電源接觸插塞PVC1和PVC2、第一和第二接地插塞NVC1和NVC2、第一和第二N型節(jié)點插塞NSC1和NSC2以及第一和第二P型節(jié)點插塞PSC1和PSC2，如圖14A所示。例如，接觸插塞220可以由摻雜半導體（例如，摻雜硅）、金屬（例如鎢或鋁）、導電的金屬氮化物（例如，鈦氮化物或鉭氮化物或鎢氮化物）、過渡金屬（例如，鈦或鉭）和半導體-金屬化合物（例如，金屬硅化物）中的至少一種形成。參照圖15A、圖15B和圖15C，導電焊盤230可以分別形成在接觸插塞220上。例如，導電焊盤230可以包括金屬（例如，鎢或鋁）、導電的金屬氮化物（例如，鈦氮化物或鉭氮化物、或鎢氮化物）和過渡金屬（例如，鈦或鉭）中的至少一種。在一些實施例中，形成導電焊盤230可以包括形成第一連接焊盤ICP1和第二連接焊盤ICP2。第一連接焊盤ICP1將第一N型節(jié)點插塞NSC1和第一P型節(jié)點插塞PSC1電連接到彼此。第二連接焊盤ICP2將第二N型節(jié)點插塞NSC2和第二P型節(jié)點插塞PSC2電連接到彼此。第三層間絕緣層240可以形成在其上形成導電焊盤230的第二層間絕緣層123上。第一局部互連IP1（250）和第二局部互連IP2（250）可以形成在第三層間絕緣層240上。第一局部互連IP1（250）將第二共用柵電極SG2連接到圖9的第一上拉和下拉晶體管PU1和PD1的漏極，第二局部互連IP2（250）將第一共用柵電極SG1連接到圖9的第二上拉和下拉晶體管PU2和PD2的漏極。更詳細地，第一局部互連IP1（250）可以通過上接觸插塞245電連接到第一連接焊盤ICP1和第二共用柵電極SG2。第二局部互連IP2（250）可以通過上接觸插塞245電連接到第二連接焊盤ICP2和第一共用柵電極SG1。局部互連250可以包括金屬（例如，鎢或鋁）、導電的金屬氮化物（例如，鈦氮化鎢或鉭氮化物或鎢氮化物）和過渡金屬（例如，鈦或鉭）中的至少一種。圖16是示出包括利用根據(jù)本發(fā)明構(gòu)思的一些實施例的制造方法形成的半導體器件的電子系統(tǒng)的一示例的示意框圖。參照圖16，根據(jù)本發(fā)明構(gòu)思的實施例的電子系統(tǒng)1100可以包括控制器1110、輸入/輸出（I/O）單元1120、存儲裝置1130、接口單元1140和數(shù)據(jù)總線1150。控制器1110、I/O單元1120、存儲裝置1130和接口單元1140中的至少兩個可以通過數(shù)據(jù)總線1150彼此通信。數(shù)據(jù)總線1150可以相當于電信號通過其傳輸?shù)穆窂健？刂破?110可以包括微處理器、數(shù)字信號處理器、微控制器或其它的邏輯裝置中的至少一種。其它的邏輯裝置可以具有與微處理器、數(shù)字信號處理器和微控制器中的任何一個相似的功能。I/O單元1120可以包括鍵區(qū)、鍵盤和/或顯示單元。存儲裝置1130可以儲存數(shù)據(jù)和/或命令。存儲裝置1130可以包括根據(jù)如上所述實施例的半導體器件中的至少一種。存儲裝置1130可以進一步包括其它類型的半導體存儲裝置（例如，磁存儲裝置、相變存儲裝置、動態(tài)隨機存取存儲器（DRAM）裝置和/或靜態(tài)隨機存取存儲器（SRAM）裝置）中的至少一種。接口單元1140可以發(fā)送數(shù)據(jù)到通信網(wǎng)絡或可以從通信網(wǎng)絡接收數(shù)據(jù)。接口單元1140可以通過無線地或通過電纜操作。例如，接口單元1140可以包括用于無線通信的天線或用于電纜通信的收發(fā)器。電子系統(tǒng)1100可以進一步包括用作高速緩沖存儲器以改善控制器1110的操作的快速的DRAM裝置和/或快速的SRAM裝置。電子系統(tǒng)1100可以應用于個人數(shù)字助理（PDA）、便攜式計算機、上網(wǎng)本、無線電話、移動式電話、數(shù)字音樂播放器、存儲卡或其它電子產(chǎn)品。其它電子產(chǎn)品可以無線地接收或傳輸信息數(shù)據(jù)。圖17是示出包括利用根據(jù)本發(fā)明構(gòu)思的一些實施例的制造方法形成的半導體器件的存儲卡的一示例的示意框圖。參照圖17，用于存儲大量數(shù)據(jù)的存儲卡1200可以包括快閃存儲裝置1210?？扉W存儲裝置1210可以包括應用根據(jù)本發(fā)明構(gòu)思的實施例的半導體器件的技術(shù)的快閃存儲裝置。存儲卡1200可以包括控制主機和快閃存儲裝置1210之間的數(shù)據(jù)通信的存儲控制器1220。SRAM裝置1221可以用作中央處理器（CPU）1222的操作存儲器。主機接口單元1223可以配置為包括存儲卡1200和主機之間的數(shù)據(jù)通信協(xié)議。錯誤檢驗和校正（ECC）塊1224可以檢測并校正從快閃存儲裝置1210讀出的數(shù)據(jù)中的一些錯誤。存儲接口單元1225可以與快閃存儲裝置1210連接。CPU1222可以控制用于存儲控制器1220的數(shù)據(jù)交換的總體操作。存儲卡1200可以進一步包括存儲代碼數(shù)據(jù)以與主機連接的只讀存儲器（ROM）裝置。雖然已經(jīng)參照示例實施例描述了本發(fā)明構(gòu)思，但是對于本領(lǐng)域技術(shù)人員將是明顯的，可以進行各種改變和變型而不背離本發(fā)明構(gòu)思的精神和范圍。因此，應當理解，以上實施例不是限制性的，而是說明性的。因此，本發(fā)明構(gòu)思的范圍將由權(quán)利要求及其等同物的最寬可允許解釋來確定，而不應被以上描述限制或限定。本申請要求于2012年5月16日提交的韓國專利申請No.10-2012-0051828的優(yōu)先權(quán)，其全部內(nèi)容通過引用結(jié)合于此。