半導(dǎo)體設(shè)置及其制造方法
【專利摘要】本申請(qǐng)公開了一種半導(dǎo)體設(shè)置及其制造方法。一示例設(shè)置可以包括：襯底；在襯底上形成的背柵；在背柵的兩側(cè)形成的鰭；以及夾于背柵與各鰭之間的背柵介質(zhì)層，其中，背柵位于其相對(duì)兩側(cè)的端部相對(duì)于端部之間的中部凹入，從而端部與每一鰭的交迭面積小于中部與該鰭的交迭面積。
【專利說明】半導(dǎo)體設(shè)置及其制造方法
【技術(shù)領(lǐng)域】
[0001]本公開涉及半導(dǎo)體領(lǐng)域，更具體地，涉及一種包括鰭(fin)結(jié)構(gòu)的半導(dǎo)體設(shè)置及其制造方法。
【背景技術(shù)】
[0002]為了應(yīng)對(duì)半導(dǎo)體器件的不斷小型化所帶來的挑戰(zhàn)，如短溝道效應(yīng)等，已經(jīng)提出了多種高性能器件，例如UTBB (超薄埋入氧化物和本體)器件和FinFET (鰭式場(chǎng)效應(yīng)晶體管)
坐寸ο
[0003]UTBB器件利用ET-SOI (極薄-絕緣體上半導(dǎo)體)襯底。由于SOI襯底中埋入氧化物(BOX)的存在，可以抑制短溝道效應(yīng)。另外，可以SOI襯底背側(cè)設(shè)置背柵電極，來控制器件的閾值電壓，從而可以有效降低器件的功耗(例如，通過在器件截止時(shí)提升閾值電壓，從而降低漏電流)。但是，ET-SOI的成本極高，且存在自加熱問題。而且，隨著器件的不斷小型化，ET-SOI越來越難以制造。
[0004]FinFET是一種立體型器件，包括在襯底上豎直形成的鰭(fin)，可以在鰭中形成器件的導(dǎo)電溝道。由于可以提升鰭的高度而不增加其占用面積(footprint)，從而可以增加每單位占用面積的電流驅(qū)動(dòng)能力。但是，F(xiàn)inFET并不能有效地控制其閾值電壓。而且，隨著器件的不斷小型化，鰭越來越薄，從而容易在制造過程中坍塌。

【發(fā)明內(nèi)容】

[0005]本公開的目的至少部分地在于提供一種半導(dǎo)體設(shè)置及其制造方法。
[0006]根據(jù)本公開的一個(gè)方面，提供了一種半導(dǎo)體設(shè)置，包括:襯底；在襯底上形成的背柵；在背柵的兩側(cè)形成的鰭；以及夾于背柵與各鰭之間的背柵介質(zhì)層，其中，背柵位于其相對(duì)兩側(cè)的端部相對(duì)于端部之間的中部凹入，從而端部與每一鰭的交迭面積小于中部與該鰭的交迭面積。
[0007]根據(jù)本公開的另一方面，提供了一種制造半導(dǎo)體設(shè)置的方法，包括:在襯底中形成背柵槽；在背柵槽的側(cè)壁上形成背柵介質(zhì)層；向背柵槽中填充導(dǎo)電材料，形成背柵；對(duì)襯底進(jìn)行構(gòu)圖，以形成與背柵介質(zhì)層鄰接的鰭；以及對(duì)背柵進(jìn)行構(gòu)圖，使背柵位于其相對(duì)兩側(cè)的端部相對(duì)于端部之間的中部凹入，從而端部與每一鰭的交迭面積小于中部與該鰭的交迭面積。
[0008]根據(jù)本發(fā)明的示例性實(shí)施例，兩個(gè)鰭之間夾有背柵，從而整體上構(gòu)成一種三明治鰭(sandwich Fin,或者簡(jiǎn)稱為sFin)。以這種sFin為基礎(chǔ),可以制作多種器件,例如三明治鰭式場(chǎng)效應(yīng)晶體管(sFinFET)。在這樣的基于sFin的器件中，一方面，可以通過背柵，有效地控制器件的閾值電壓。另一方面，背柵可以充當(dāng)鰭的支撐結(jié)構(gòu)，有助于改善結(jié)構(gòu)的可靠性。
[0009]另外，背柵可以構(gòu)圖為位于其相對(duì)兩側(cè)的端部相對(duì)于端部之間的中部凹入(例如呈現(xiàn)“凸”形)，從而端部與每一鰭的交迭面積小于中部與該鰭的交迭面積。這樣的構(gòu)造在諸如sFinFET這樣的器件中特別有利，例如可以減小源/漏與背柵之間的電容。
【專利附圖】

【附圖說明】
[0010]通過以下參照附圖對(duì)本公開實(shí)施例的描述，本公開的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中:
[0011]圖1(a)是示出了根據(jù)本公開一個(gè)實(shí)施例的半導(dǎo)體設(shè)置的透視圖，圖1(b)是示出了圖1(a)所示的半導(dǎo)體設(shè)置沿A-A'線切開后的透視圖；
[0012]圖2是示出了根據(jù)本公開另一實(shí)施例的半導(dǎo)體設(shè)置的透視圖；
[0013]圖3是示出了圖2所示的半導(dǎo)體設(shè)置沿A-A'線切開后的透視圖；
[0014]圖4-25是示出了根據(jù)本公開另一實(shí)施例的制造半導(dǎo)體設(shè)置的流程中多個(gè)階段的示意圖。
【具體實(shí)施方式】
[0015]以下，將參照附圖來描述本公開的實(shí)施例。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本公開的范圍。此外，在以下說明中，省略了對(duì)公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本公開的概念。
[0016]在附圖中示出了根據(jù)本公開實(shí)施例的各種結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚表達(dá)的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對(duì)大小、位置關(guān)系僅是示例性的，實(shí)際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實(shí)際所需可以另外設(shè)計(jì)具有不同形狀、大小、相對(duì)位置的區(qū)域/層。
[0017]在本公開的上下文中，當(dāng)將一層/元件稱作位于另一層/元件“上”時(shí)，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當(dāng)調(diào)轉(zhuǎn)朝向時(shí)，該層/元件可以位于該另一層/元件“下”。
[0018]根據(jù)本公開的實(shí)施例，提供了一種半導(dǎo)體設(shè)置。該半導(dǎo)體設(shè)置可以包括在襯底如體半導(dǎo)體襯底上形成的三明治鰭(sFin)結(jié)構(gòu)。例如，該sFin結(jié)構(gòu)包括兩個(gè)鰭以及夾于這兩個(gè)鰭之間的背柵。鰭與背柵之間通過背柵介質(zhì)隔開，從而可以通過向背柵施加偏置，來對(duì)鰭加以控制。根據(jù)一示例，鰭可以通過對(duì)襯底進(jìn)行構(gòu)圖從而由襯底的一部分來形成。備選地，鰭可以通過對(duì)襯底上生長(zhǎng)的外延層進(jìn)行構(gòu)圖來形成。
[0019]根據(jù)本公開的實(shí)施例，sFin中的背柵可以呈現(xiàn)這樣的形式:位于其相對(duì)兩側(cè)的端部相對(duì)于端部之間的中部凹入(例如，呈現(xiàn)“凸”形)，從而端部與每一鰭的交迭面積小于中部與該鰭的交迭面積。背柵可以與襯底電接觸。這樣，可以通過襯底，來向背柵施加偏置。為了改善偏置施加效率，襯底中可以形成有阱區(qū)，從而背柵與阱區(qū)電接觸?？梢酝ㄟ^到達(dá)阱區(qū)的電接觸部，來向背柵施加偏置。另外，為了進(jìn)一步降低背柵與阱區(qū)之間的接觸電阻，在阱區(qū)中與背柵相對(duì)應(yīng)的位置處可以形成有接觸區(qū)。這種接觸區(qū)的摻雜濃度可以高于阱區(qū)中其余部分的摻雜濃度。背柵端部的厚度優(yōu)選大于零(盡管可以基本上為零，從而事實(shí)上這種“端部”并不存在)，從而有助于背柵與襯底(特別是其中的阱區(qū))的電接觸。
[0020]根據(jù)本公開的實(shí)施例，可以sFin為基礎(chǔ)，來形成多種半導(dǎo)體器件，例如sFinFET。盡管sFin中包括了背柵，但是sFin整體上可以呈現(xiàn)鰭狀，從而現(xiàn)有的各種FinFET制造工藝和制造設(shè)備仍然可適用于制造sFinFET。因此，可以應(yīng)用本公開的技術(shù)，而無需重新開發(fā)另外的制造工藝和制造設(shè)備。
[0021]這種sFinFET例如可以包括在襯底上形成的、與sFin相交的柵堆疊。為了電隔離柵堆疊與襯底，sFinFET可以包括在襯底上形成的隔離層，這種隔離層露出sFin中鰭的一部分(該部分用作sFinFET的真正鰭)，而柵堆疊形成于隔離層上。由于鰭的底部被隔離層遮擋，所以柵堆疊難以對(duì)鰭的底部進(jìn)行有效控制，從而可能造成源漏之間經(jīng)由鰭底部的漏電流。為抑制這種漏電流，sFinFET可以包括位于鰭的露出部分下方的穿通阻擋部(PTS)。例如，該P(yáng)TS可以基本上位于sFin的鰭中被隔離層遮擋的部分中。
[0022]柵堆疊在鰭中限定了溝道區(qū)(對(duì)應(yīng)于鰭中與柵堆疊相交的部分)，并因此限定了源/漏區(qū)(對(duì)應(yīng)于鰭中位于溝道區(qū)相對(duì)兩側(cè)的部分)。在該示例中，背柵的中部對(duì)應(yīng)于溝道區(qū)。這樣，既可以通過背柵(特別是其中部)有效地對(duì)鰭(特別是其溝道區(qū))進(jìn)行控制，又可以降低源/漏區(qū)與背柵之間的電容(因?yàn)槎瞬颗c鰭之間的交迭面積減小)。
[0023]背柵的頂部可以形成有電介質(zhì)層，以將背柵與其他部件(例如，柵堆疊和源/漏)電隔離。另外，在如上所述設(shè)置PTS的情況下，背柵端部頂面上的電介質(zhì)層的頂面可以位于穿通阻擋部的頂面和底面之間。
[0024]根據(jù)一些示例，為了增強(qiáng)器件性能，可以應(yīng)用應(yīng)變?cè)?漏技術(shù)。例如，源/漏區(qū)可以包括與鰭不同材料的半導(dǎo)體層，從而可以向溝道區(qū)施加應(yīng)力。例如，對(duì)于P型器件，可以施加壓應(yīng)力；而對(duì)于η型器件，可以施加拉應(yīng)力。
[0025]根據(jù)本公開的一些示例，sFin可以如下來制作。例如，可以在襯底中形成背柵槽，通過向該背柵槽中填充導(dǎo)電材料如金屬、摻雜的多晶硅等來形成背柵。另外，在填充背柵槽之前，可以在背柵槽的側(cè)壁上形成背柵介質(zhì)層。根據(jù)一有利示例，這種背柵介質(zhì)層可以按側(cè)墻(spacer)形成工藝來制作，由此可以簡(jiǎn)化工藝。接下來，可以對(duì)襯底進(jìn)行構(gòu)圖，來形成與背柵介質(zhì)層鄰接的鰭。例如，可以如此對(duì)襯底進(jìn)行構(gòu)圖，使得在背柵槽的一側(cè)側(cè)壁(更具體地，背柵槽該側(cè)壁上形成的背柵介質(zhì)層)上留有襯底的(鰭狀)部分。然后，可以進(jìn)一步對(duì)背柵進(jìn)行構(gòu)圖，使背柵位于其相對(duì)兩側(cè)的端部相對(duì)于端部之間的中部凹入，從而端部與每一鰭的交迭面積小于中部與該鰭的交迭面積。
[0026]為了便于背柵槽和鰭的構(gòu)圖，根據(jù)一有利示例，可以在襯底上形成構(gòu)圖輔助層。該構(gòu)圖輔助層可以被構(gòu)圖為具有與背柵槽相對(duì)應(yīng)的開口，并且在其與開口相對(duì)的側(cè)壁上可以形成圖案轉(zhuǎn)移層。這樣，可以構(gòu)圖輔助層和圖案轉(zhuǎn)移層為掩模，來構(gòu)圖背柵槽(以下稱作“第一構(gòu)圖”)；另外，可以圖案轉(zhuǎn)移層為掩模，來構(gòu)圖鰭(以下稱作“第二構(gòu)圖”)。
[0027]這樣，鰭通過兩次構(gòu)圖形成:在第一構(gòu)圖中，形成鰭的一個(gè)側(cè)面；而在第二構(gòu)圖中，形成鰭的另一個(gè)側(cè)面。在第一構(gòu)圖中，鰭尚與襯底的主體相連并因此得到支撐。另外，在第二構(gòu)圖中，鰭與背柵相連并因此得到支撐。結(jié)果，可以防止鰭的制造過程中坍塌，并因此可以更高的產(chǎn)率來制造較薄的鰭。
[0028]在第二構(gòu)圖之前，可以在背柵槽中形成電介質(zhì)層，以覆蓋背柵。該電介質(zhì)層一方面可以使背柵(例如與柵堆疊)電隔離，另一方面可以防止第二構(gòu)圖對(duì)背柵造成影響。
[0029]另外，為了便于構(gòu)圖，根據(jù)一有利示例，可以按側(cè)墻形成工藝，來在構(gòu)圖輔助層的側(cè)壁上形成圖案轉(zhuǎn)移層。由于側(cè)墻形成工藝不需要掩模，從而可以減少工藝中使用的掩模數(shù)量。
[0030]根據(jù)一示例，襯底可以包括S1、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP, GaN, SiC,InGaAs, InSb, InGaSb，而構(gòu)圖輔助層可以包括非晶硅。在這種情況下，為了避免在構(gòu)圖背柵槽期間不必要地刻蝕構(gòu)圖輔助層，可以在構(gòu)圖輔助層的頂面上形成保護(hù)層。另外，在形成構(gòu)圖輔助層之前，還可以在襯底上形成停止層。對(duì)于構(gòu)圖輔助層的構(gòu)圖(以在其中形成開口)可以停止于該停止層。例如，刻蝕保護(hù)層可以包括氮化物(如，氮化硅)，圖案轉(zhuǎn)移層可以包括氮化物，停止層可以包括氧化物(如，氧化硅)。
[0031]另外，根據(jù)本公開的一些示例，在如上所述制造sFin之后，可以如下來制作sFinFET。例如，可以在形成有sFin的襯底上形成隔離層，該隔離層露出sFin(特別是其中的鰭)的一部分。然后，可以在隔離層上形成與sFin相交的柵堆疊。
[0032]在制作sFinFET的示例中，根據(jù)一有利示例，可以利用柵堆疊為掩模來對(duì)背柵進(jìn)行構(gòu)圖。具體地，柵堆疊在背柵中限定了中部(對(duì)應(yīng)于背柵中與柵堆疊相交的部分)，并因此限定了端部(對(duì)應(yīng)于背柵中位于中部相對(duì)兩側(cè)的部分)。這樣，可以實(shí)現(xiàn)背柵的中部與鰭中溝道區(qū)的自對(duì)準(zhǔn)，從而可以有效地對(duì)溝道區(qū)進(jìn)行控制并因此控制sFinFET的閾值。
[0033]在對(duì)背柵進(jìn)行構(gòu)圖時(shí)，可以去除背柵端部的一部分，或者甚至可以將背柵完全去除。在背柵槽中由于背柵端部的(部分)去除而導(dǎo)致的空間中，可以形成另一電介質(zhì)層，以覆蓋背柵端部的剩余部分(或者在端部完全去除的情況下，覆蓋襯底)，使其(例如與源/漏)電隔離)。
[0034]根據(jù)本公開的一些示例，還可以對(duì)背柵介質(zhì)層進(jìn)行構(gòu)圖，以至少部分地去除構(gòu)圖后的背柵露出的背柵介質(zhì)層部分。這樣，可以露出鰭與背柵相對(duì)一側(cè)的(至少部分)表面。隨后，可以在鰭的表面上例如通過外延生長(zhǎng)形成半導(dǎo)體層，從而有效擴(kuò)展源/漏區(qū)的范圍，有助于降低源/漏區(qū)的電阻。
[0035]為了形成上述的PTS，可以在形成隔離層之后且在形成柵堆疊之前，進(jìn)行離子注入。由于sFin的形狀因子及其頂部存在的各電介質(zhì)層(例如，圖案轉(zhuǎn)移層等)，PTS可以基本上形成于sFin的鰭中被隔離層遮擋的部分中。之后，還可以去除sFin中鰭頂部的電介質(zhì)層(例如，圖案轉(zhuǎn)移層等)。這樣，隨后形成的柵堆疊可以與鰭露出的側(cè)面及頂面接觸。
[0036]本公開可以各種形式呈現(xiàn)，以下將描述其中一些示例。
[0037]圖1(a)是示出了根據(jù)本公開一個(gè)實(shí)施例的半導(dǎo)體設(shè)置的透視圖，且圖1(b)是示出了圖1(a)所示的半導(dǎo)體設(shè)置沿A-A'線切開后的透視圖。如圖1(a)和I (b)所示，該半導(dǎo)體設(shè)置包括襯底100，例如體半導(dǎo)體襯底如S1、Ge等，化合物半導(dǎo)體襯底如SiGe、GaAs,GaSb> AlAs、InAs> InP、GaN> SiC、InGaAs> InSb、InGaSb 等,絕緣體上半導(dǎo)體襯底(SOI)等。為方便說明，以下以體硅襯底及硅系材料為例進(jìn)行描述。
[0038]該半導(dǎo)體設(shè)置還包括在襯底上形成的sFin結(jié)構(gòu)。具體地，該sFin結(jié)構(gòu)可以包括在襯底上形成的兩個(gè)鰭104以及夾于它們之間的背柵120。鰭104的寬度例如為約3-28nm，且與背柵120之間通過背柵介質(zhì)層116隔開。背柵介質(zhì)層116可以包括各種合適的電介質(zhì)材料，例如氧化物(例如，氧化硅)，其等效厚度(圖中紙面內(nèi)水平方向上的維度)例如為約10-30nm。背柵120可以包括各種合適的導(dǎo)電材料，如摻雜的多晶硅，其寬度(圖中紙面內(nèi)水平方向上的維度)例如為約5-30nm。背柵120可以與襯底100電接觸，從而可以通過襯底100向背柵120施加偏置。為此，襯底100中可以包括阱區(qū)100-1，以增強(qiáng)與背柵120的電接觸。
[0039]在圖1的示例中，鰭104與襯底100 —體，由襯底100的一部分形成。這里需要指出的是，盡管在圖1中將阱區(qū)100-1示出為還進(jìn)入到鰭104中，但是本公開不限于此。例如，阱區(qū)100-1可以位于鰭104下方的襯底部分中，而沒有進(jìn)入到鰭104中(特別是，在鰭104底部形成穿通阻擋部的情況下，如下所述)。
[0040]如圖1(b)所示，背柵120形成為位于其相對(duì)兩側(cè)的端部相對(duì)于端部之間的中部凹入(例如呈“凸”形)，從而端部與鰭104的交迭面積小于中部與鰭104的交迭面積。
[0041]圖1中還示出了位于背柵120頂面上的電介質(zhì)層，包括位于中部頂面上的電介質(zhì)層124和位于端部頂面上的電介質(zhì)層148。這些電介質(zhì)層可以將背柵120與襯底正面(圖1中上表面)形成的其余部件(例如，柵堆疊、源/漏區(qū))電隔離。電介質(zhì)層124和電介質(zhì)層148可以包括相同或不同的材料。例如，電介質(zhì)層124可以包括氧化物(如氧化硅)，電介質(zhì)層148可以包括氮化物(如氮化硅)。
[0042]在圖1的示例中，背柵介質(zhì)層116被構(gòu)圖為與背柵120以及電介質(zhì)層124和148的形狀一致。這樣，鰭104位于背柵120 —側(cè)的側(cè)面可以露出。隨后，可以在兩個(gè)鰭104的相對(duì)側(cè)面上例如通過外延生長(zhǎng)，形成半導(dǎo)體層。這種半導(dǎo)體層甚至可以將兩個(gè)鰭104連接起來。
[0043]圖2是示出了根據(jù)本公開另一實(shí)施例的半導(dǎo)體設(shè)置的透視圖，且圖3是示出了圖2所示的半導(dǎo)體設(shè)置沿A-A'線切開后的透視圖。圖2和3所示的半導(dǎo)體設(shè)置同樣包括襯底200以及在該襯底200上形成的sFin。與圖1的實(shí)施例類似，sFin可以包括在襯底上形成的兩個(gè)鰭204以及夾于它們之間的背柵220。鰭204與背柵220之間通過背柵介質(zhì)層216隔開。為了增強(qiáng)背柵220與基底襯底200之間的電接觸，基底襯底200中可以包括阱區(qū)200-1。關(guān)于這些特征的結(jié)構(gòu)和材料參數(shù)，可以參見以上結(jié)合圖1的說明。
[0044]另外，該半導(dǎo)體設(shè)置還包括在襯底200上形成的隔離層202以及在隔離層202上形成的與sFin相交的柵堆疊。例如，隔離層202可以包括氧化物。柵堆疊可以包括柵介質(zhì)層238和柵導(dǎo)體層240。例如，柵介質(zhì)層238可以包括高K柵介質(zhì)如HfO2,厚度為l_5nm ;柵導(dǎo)體層240可以包括金屬柵導(dǎo)體。另外，柵介質(zhì)層238還可以包括一層薄的氧化物(高K柵介質(zhì)形成于該氧化物上)，例如厚度為0.3-1.2nm。在柵介質(zhì)層238和柵導(dǎo)體240之間，還可以形成功函數(shù)調(diào)節(jié)層(圖中未示出)。另外，柵堆疊兩側(cè)形成有柵側(cè)墻230。例如，柵側(cè)墻230可以包括氮化物，厚度為約5-20nm。
[0045]在該示例中，背柵220位于柵堆疊下方的部分對(duì)應(yīng)于其“中部”，而位于柵堆疊兩側(cè)的部分對(duì)應(yīng)于其“端部”。同樣，背柵220形成為端部相對(duì)于中部凹入(例如呈“凸”形)，從而端部與鰭104的交迭面積小于中部與鰭104的交迭面積。在中部，背柵220通過其頂面上的電介質(zhì)層224與柵堆疊隔離。
[0046]由于柵堆疊的存在，在sFin中限定了溝道區(qū)(對(duì)應(yīng)于鰭與柵堆疊相交的部分)和源/漏區(qū)(對(duì)應(yīng)于鰭中位于溝道區(qū)相對(duì)兩側(cè)的部分)。在圖2所示的半導(dǎo)體設(shè)置中，在源/漏區(qū)，還在鰭的表面上生長(zhǎng)形成半導(dǎo)體層232。半導(dǎo)體層232可以包括不同于鰭204的材料，以便能夠向鰭204(特別是其中的溝道區(qū))施加應(yīng)力。例如，在鰭204包括Si的情況下，對(duì)于η型器件，半導(dǎo)體層232可以包括S1:C(C的原子百分比例如為約0.2-2%),以施加拉應(yīng)力；對(duì)于P型器件，半導(dǎo)體層232可以包括SiGe (例如，Ge的原子百分比為約15-75% )，以施加壓應(yīng)力。另外，半導(dǎo)體層232的存在還展寬了源/漏區(qū)，從而有利于后繼制造與源/漏區(qū)的接觸部。
[0047]在圖2的示例中，背柵介質(zhì)層216也被構(gòu)圖為至少部分地露出鰭204在背柵220一側(cè)的表面，從而半導(dǎo)體層232也形成于該表面上。例如，如圖2所示，兩個(gè)鰭204之間可以通過半導(dǎo)體層232而連接在一起。這樣，在源/漏區(qū)，基本上不存在導(dǎo)體-電介質(zhì)-導(dǎo)體的結(jié)構(gòu)(這種結(jié)構(gòu)會(huì)形成電容)。在端部，背柵220通過其頂面上的電介質(zhì)層248與源/漏區(qū)(在該示例中，為半導(dǎo)體層232)隔離。
[0048]如圖3所示，柵堆疊與鰭204(與背柵220相反一側(cè))的側(cè)面相交。具體地，柵介質(zhì)層238與鰭204的該側(cè)面接觸，從而柵導(dǎo)體層240可以通過柵介質(zhì)層238控制在鰭204的該側(cè)面上產(chǎn)生導(dǎo)電溝道。
[0049]在圖2和3所示的示例中，還示出了位于鰭204頂部的一些層結(jié)構(gòu)。這些層結(jié)構(gòu)例如可以是在該半導(dǎo)體設(shè)置的制造過程中殘留的，對(duì)于該半導(dǎo)體設(shè)置的結(jié)構(gòu)和工作并無實(shí)質(zhì)影響。根據(jù)本公開的一些示例，也可以去除這些殘留層結(jié)構(gòu)。
[0050]圖4-25是示出了根據(jù)本公開另一實(shí)施例的制造半導(dǎo)體設(shè)置的流程中多個(gè)階段的示意圖。
[0051]如圖4所示，提供襯底1000，例如體硅襯底。在襯底1000中，例如通過離子注入，形成有阱區(qū)1000-1。例如，對(duì)于P型器件，可以形成η型阱區(qū)；而對(duì)于η型器件，可以形成P型阱區(qū)。例如，η型阱區(qū)可以通過在襯底1000中注入η型雜質(zhì)如P或As來形成，ρ型阱區(qū)可以通過在襯底1000中注入ρ型雜質(zhì)如B來形成。如果需要，在注入之后還可以進(jìn)行退火。本領(lǐng)域技術(shù)人員能夠想到多種方式來形成η型阱、ρ型阱，在此不再贅述。
[0052]在襯底1000上可以依次形成停止層1006、構(gòu)圖輔助層1008和保護(hù)層1010。例如，停止層1006可以保護(hù)氧化物(如氧化硅)，厚度為約5-25nm ;構(gòu)圖輔助層1008可以包括非晶硅，厚度為約50-200nm ;保護(hù)層1010可以包括氮化物(如氮化硅)，厚度為約5_15nm。這些層的材料選擇主要是為了在后繼處理過程中提供刻蝕選擇性。本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，這些層可以包括其他合適的材料，并且其中的一些層在某些情況下可以省略。
[0053]接著，在保護(hù)層1010上可以形成光刻膠1012。例如通過光刻，對(duì)光刻膠1012進(jìn)行構(gòu)圖，以在其中形成與將要形成的背柵相對(duì)應(yīng)的開口。開口的寬度Dl例如可以為約15_100nmo
[0054]接著，如圖5所示，可以光刻膠1012為掩模，依次對(duì)保護(hù)層1010和構(gòu)圖輔助層1008進(jìn)行刻蝕，如反應(yīng)離子刻蝕(RIE)，從而在保護(hù)層1010和構(gòu)圖輔助層1008中形成開口?？涛g可以停止于停止層1006。當(dāng)然，如果構(gòu)圖輔助層1008與之下的襯底1000之間具有足夠的刻蝕選擇性，甚至可以去除這種停止層1006。之后，可以去除光刻膠1012。
[0055]然后，如圖6所示，可以在構(gòu)圖輔助層1008(與開口相對(duì))的側(cè)壁上，形成圖案轉(zhuǎn)移層1014。圖案轉(zhuǎn)移層1014可以按照側(cè)墻形成工藝來制作。例如，可以通過在圖5所示結(jié)構(gòu)(去除光刻膠1012)的表面上淀積一層氮化物，然后對(duì)氮化物進(jìn)行RIE，來形成側(cè)墻形式的圖案轉(zhuǎn)移層。所淀積的氮化物層的厚度可以為約3-28nm(基本上確定隨后形成的鰭的寬度)。這種淀積例如可以通過原子層淀積(ALD)來進(jìn)行。本領(lǐng)域技術(shù)人員知道多種方式來形成這種側(cè)墻，在此不再贅述。
[0056]接下來，如圖7所示，可以構(gòu)圖輔助層1008和圖案轉(zhuǎn)移層1014為掩模，對(duì)襯底1000進(jìn)行構(gòu)圖，以在其中形成背柵槽BG。在此，可以依次對(duì)停止層1006和襯底1000進(jìn)行RIE，來形成背柵槽BG。由于保護(hù)層1010的存在，這些RIE不會(huì)影響到構(gòu)圖輔助層1008。當(dāng)然，如果構(gòu)圖輔助層1008的材料與停止層1006和襯底1000的材料之間具有足夠的刻蝕選擇性，甚至可以去除保護(hù)層1010。
[0057]根據(jù)一有利實(shí)施例，背柵槽BG進(jìn)入到阱區(qū)1000-1中。例如，如圖7所示，背柵槽BG的底面相比于阱區(qū)1000-1的頂面或最終形成的sFinFET溝道底部下凹D2的深度。D2可以在約10-30nm的范圍。
[0058]隨后，如圖8所示，可以在背柵槽BG的側(cè)壁上形成背柵介質(zhì)層1016。背柵介質(zhì)層1016可以包括任何合適的電介質(zhì)材料，如氧化物或高K介質(zhì)材料如Hf02。在此，可以按照側(cè)墻形成工藝，來制作背柵介質(zhì)層1016。例如，可以通過在圖7所示結(jié)構(gòu)的表面上通過熱氧化，來形成一層等效厚度(EOT)為約10-30nm的氧化物層，然后對(duì)該氧化物層進(jìn)行RIE，來形成側(cè)墻形式的背柵介質(zhì)層。
[0059]在此，為了降低將要形成的背柵與襯底之間的接觸電阻，如圖8中的箭頭所示，可以經(jīng)由背柵槽BG，進(jìn)行離子注入，以在襯底1000(特別是阱區(qū)1000-1)中形成接觸區(qū)1018。離子注入的摻雜類型與阱區(qū)的摻雜類型相同，從而接觸區(qū)1018的摻雜濃度(例如，為lE18-lE21cm_3)高于阱區(qū)1000-1中其余部分處的摻雜濃度。由于D2(參見圖7)的存在，可以防止離子注入的摻雜劑進(jìn)入到隨后形成的鰭中。
[0060]然后，如圖9所示，可以在背柵槽BG中填充導(dǎo)電材料，以形成背柵1020。背柵1020可以包括摻雜(并因此導(dǎo)電)的半導(dǎo)體材料如多晶硅，摻雜的極性(P型或η型)可以用來調(diào)節(jié)器件的閾值電壓，且摻雜的濃度可以為約lE18-lE21cm_3。填充例如可以通過淀積且然后回蝕導(dǎo)電材料來進(jìn)行。備選地，背柵1020可以包括金屬如TiN、W等或其組合。根據(jù)一有利示例，背柵1020的頂面可以與襯底1000的頂面基本上持平或者(略)高于襯底1000的頂面。
[0061]在如上所述形成背柵之后，接下來可以對(duì)襯底1000進(jìn)行構(gòu)圖，來形成鰭。
[0062]在本實(shí)施例中，隨后將形成與鰭相交的柵堆疊來制造FinFET。如圖10所示，可以在背柵槽BG中進(jìn)一步填充電介質(zhì)層1022，以覆蓋背柵1020。例如，電介質(zhì)層1022可以包括氧化物，且可以通過淀積氧化物然后回蝕來形成。另外，根據(jù)一有利示例，在填充電介質(zhì)層1022之前，可以選擇性去除背柵介質(zhì)層1016被背柵1020露出的部分，使得電介質(zhì)層1022完全覆蓋背柵堆疊(背柵1020和背柵介質(zhì)層1016)，以避免其在隨后的處理中受影響。另夕卜，還可以選擇性去除構(gòu)圖輔助層1008頂部的保護(hù)層1010。例如，這可以通過相對(duì)于電介質(zhì)層1022 (例如，氧化物)RIE保護(hù)層1010 (例如，氮化物)來進(jìn)行。
[0063]接下來，如圖11所示，可以通過選擇性刻蝕，如通過TMAH溶液進(jìn)行濕法刻蝕，來去除構(gòu)圖輔助層1008，留下圖案轉(zhuǎn)移層1014。然后，可以圖案轉(zhuǎn)移層1014為掩模，進(jìn)一步選擇性刻蝕如RIE停止層1006和襯底1000。這樣，如圖12所示，就在背柵1020兩側(cè)留下了鰭狀的襯底部分1004，它們對(duì)應(yīng)于圖案轉(zhuǎn)移層1014的形狀。
[0064]這里需要指出的是，盡管在圖12中將鰭1004的底部示出為與背柵1020的底部基本上持平，但是本公開不限于此。根據(jù)本公開的示例，為了使得背柵1020能夠有效地控制鰭1004，在豎直方向上鰭1004的延伸范圍優(yōu)選不超過背柵1020的延伸范圍。
[0065]這樣，就得到了根據(jù)該實(shí)施例的預(yù)備sFin結(jié)構(gòu)。如圖12所示，該預(yù)備sFin結(jié)構(gòu)包括背柵1020以及位于背柵1020相對(duì)兩側(cè)的鰭1004，背柵1020與各鰭1004之間夾有背柵介質(zhì)層1016。另外，背柵1020的頂面上設(shè)有電介質(zhì)層1022。
[0066]在圖12的預(yù)備sFin中，還示出了圖案轉(zhuǎn)移層1014和停止層1006的殘留物。這些殘留物對(duì)于后繼工藝并無實(shí)質(zhì)影響，因此在此可以不予理會(huì)，以簡(jiǎn)化工藝。當(dāng)然，可以按需將它們?nèi)コ?br> [0067]在該預(yù)備sFin中，尚未對(duì)背柵1020進(jìn)行進(jìn)一步構(gòu)圖。在該實(shí)施例中，將對(duì)背柵1020的進(jìn)一步構(gòu)圖與FET的制造工藝結(jié)合起來。但是，本公開不限于此。例如，背柵的進(jìn)一步構(gòu)圖可以單獨(dú)進(jìn)行。
[0068]這里需要指出的是,在圖12所示的示例中，一起形成了三個(gè)預(yù)備sFin。但是本公開不限于此。例如，可以根據(jù)需要，形成更多或更少的預(yù)備sFin。另外，所形成的預(yù)備sFin的布局也不一定是如圖所示的并行設(shè)置。
[0069]在以下，將說明制造sFinFET的示例方法流程。
[0070]為制造sFinFET，可以在襯底1000上形成隔離層。例如，如圖13所示，可以在襯底上例如通過淀積形成電介質(zhì)層1002(例如，可以包括氧化物)，然后對(duì)淀積的電介質(zhì)層進(jìn)行回蝕，來形成隔離層。通常，淀積的電介質(zhì)層可以完全覆蓋預(yù)備sFin，并且在回蝕之前可以對(duì)淀積的電介質(zhì)進(jìn)行平坦化，如化學(xué)機(jī)械拋光(CMP)。根據(jù)一優(yōu)選示例，可以通過濺射來對(duì)淀積的電介質(zhì)層進(jìn)行平坦化處理。例如，濺射可以使用等離子體，如Ar或N等離子體。
[0071]在回蝕電介質(zhì)層1002時(shí)，背柵1020頂部的電介質(zhì)層1022 (在該示例中，與電介質(zhì)層1002均包括氧化物)也會(huì)被去除，如圖14所示。這樣，就露出了背柵1020。
[0072]在襯底1000中形成阱區(qū)1000-1的情況下，阱區(qū)的頂面可以不低于隔離層1002的頂面(參見圖14)。例如，隔離層1002的頂面優(yōu)選稍稍露出阱區(qū)。即，隔離層1002的頂面略低于阱區(qū)1000-1的頂面(附圖中沒有示出它們之間的高度差)。
[0073]為改善器件性能，特別是降低源漏泄漏，根據(jù)本公開的一示例，如圖14中的箭頭所示，可以通過離子注入來形成穿通阻擋部(PTS) 1046。例如，對(duì)于η型器件而言，可以注入P型雜質(zhì)，如B、BF2或In ;對(duì)于ρ型器件，可以注入η型雜質(zhì)，如As或P。離子注入可以垂直于襯底表面?？刂齐x子注入的參數(shù)，使得PTS形成于鰭1004位于隔離層1006表面之下的部分中，并且具有期望的摻雜濃度，例如約5E17-2E19cm_3，并且摻雜濃度應(yīng)高于襯底中阱區(qū)1000-1的摻雜濃度。應(yīng)當(dāng)注意，由于sFin的形狀因子(細(xì)長(zhǎng)形)及其頂部存在的各電介質(zhì)層，有利于在深度方向上形成陡峭的摻雜分布?？梢赃M(jìn)行退火如尖峰退火、激光退火和/或快速退火，以激活注入的摻雜劑。這種PTS有助于減小源漏泄漏。
[0074]由于背柵1020的頂面外露，從而離子注入可能進(jìn)入到背柵1020 (特別是其頂端)中。如果需要的話，可以對(duì)背柵1020進(jìn)行少許RIE，以去除其頂端一部分。之后，可以通過淀積然后回蝕例如氧化物，來在背柵1020頂面上重新覆蓋電介質(zhì)層1024(參見圖15)。
[0075]接下來，可以在隔離層1002上形成與預(yù)備sFin相交的柵堆疊。例如，這可以如下進(jìn)行。具體地，如圖15所示，例如通過淀積，形成柵介質(zhì)層1026。例如，柵介質(zhì)層1026可以包括氧化物，厚度為約0.8-1.5nm。在圖15所示的示例中,僅示出了形成于預(yù)備sFin頂面和側(cè)面上的柵介質(zhì)層1026。但是，柵介質(zhì)層1026也可以包括在隔離層1002的頂面上延伸的部分。然后，例如通過淀積，形成柵導(dǎo)體層1028。例如，柵導(dǎo)體層1028可以包括多晶硅。柵導(dǎo)體層1028可以填充預(yù)備sFin之間的間隙，并可以進(jìn)行平坦化處理例如CMP。[0076]如圖16(圖16(b)示出了沿圖16(a)中BB'線的截面圖)所示，對(duì)柵導(dǎo)體層1028進(jìn)行構(gòu)圖。在圖16的示例中，柵導(dǎo)體層1028被構(gòu)圖為與預(yù)備sFin相交的條形。根據(jù)另一實(shí)施例，還可以構(gòu)圖后的柵導(dǎo)體層1028為掩模，進(jìn)一步對(duì)柵介質(zhì)層1026進(jìn)行構(gòu)圖。
[0077]在形成構(gòu)圖的柵導(dǎo)體之后，例如可以柵導(dǎo)體為掩模，進(jìn)行暈圈(halo)注入和延伸區(qū)(extension)注入。
[0078]這樣，柵堆疊就限定了預(yù)備sFin中背柵的“中部”(背柵中處于柵堆疊下方的部分)，且因此可以容易地對(duì)背柵進(jìn)行進(jìn)一步構(gòu)圖。具體地，如圖17所示，例如可以RIE，依次選擇性去除柵導(dǎo)體層1028兩側(cè)的柵介質(zhì)層1026(在以上進(jìn)行了柵介質(zhì)層1026的構(gòu)圖的情況下，可以省略該步驟)、電介質(zhì)層1024和背柵1020。在此，背柵1020可以是被部分去除，甚至是完全去除。這樣，背柵1020就被構(gòu)圖為中部?jī)蓚?cè)的端部相對(duì)于中部凹入的形狀(參見圖18(c))，基本上呈“凸”形。于是，背柵被進(jìn)一步構(gòu)圖的預(yù)備sFin形成了根據(jù)該實(shí)施例的 sFin。
[0079]接下來，如圖18 (圖18(b)示出了沿圖18(a)中線的截面圖，圖18 (C)示出了沿圖18(a)中ClCl'線的截面圖，圖18(d)示出了沿圖18(a)中C2C2'線的截面圖)所示，可以在柵導(dǎo)體層1028的側(cè)壁上形成柵側(cè)墻1030。例如，可以通過淀積形成厚度約為5-20nm的氮化物(如氮化硅)，然后對(duì)氮化物進(jìn)行RIE，來形成柵側(cè)墻1030。在此，在形成柵側(cè)墻時(shí)可以控制RIE的量，使得柵側(cè)墻1030基本上不會(huì)形成于sFin的側(cè)壁上。本領(lǐng)域技術(shù)人員知道多種方式來形成這種側(cè)墻，在此不再贅述。
[0080]另外，背柵1020端部的頂面上可以覆蓋電介質(zhì)層1048。例如，電介質(zhì)層1048可以包括氮化物，并且可以在形成柵側(cè)墻的同時(shí)一起形成，從而有助于簡(jiǎn)化工藝。根據(jù)一有利示例，電介質(zhì)層1048的頂面位于PTS1046的頂面和底面之間。
[0081]在形成側(cè)墻之后，可以柵導(dǎo)體及側(cè)墻為掩模，進(jìn)行源/漏(S/D)注入。隨后，可以通過退火，激活注入的離子，以形成源/漏區(qū)，得到sFinFET。
[0082]為改善器件性能，根據(jù)本公開的一示例，可以利用應(yīng)變?cè)?漏技術(shù)。具體地，如圖19 (圖19(b)示出了沿圖19(a)中線的截面圖，圖19(c)示出了沿圖19(a)中ClCr線的截面圖)所示，可以通過外延，在鰭1004被柵堆疊露出的部分(對(duì)應(yīng)于源/漏區(qū))的表面上形成半導(dǎo)體層1032。優(yōu)選地，在外延之前，還可以選擇性去除背柵介質(zhì)層1016的露出部分(參見圖18(b))。從而半導(dǎo)體層1032也在鰭1004面對(duì)背柵一側(cè)的表面上生長(zhǎng)。在圖19的示例中，示出了半導(dǎo)體層1032將兩個(gè)鰭1004連接起來的情況。
[0083]根據(jù)本公開的一實(shí)施例，可以在生長(zhǎng)半導(dǎo)體層1032的同時(shí)，對(duì)其進(jìn)行原位摻雜。例如，對(duì)于η型器件，可以進(jìn)行η型原位摻雜；而對(duì)于ρ型器件，可以進(jìn)行ρ型原位摻雜。另外，為了進(jìn)一步提升性能，半導(dǎo)體層1032可以包括不同于鰭1004的材料，以便能夠向鰭1004(其中將形成器件的溝道區(qū))施加應(yīng)力。例如，在鰭1004包括Si的情況下，對(duì)于η型器件，半導(dǎo)體層1032可以包括S1: C (C的原子百分比例如為約0.2-2% )，以施加拉應(yīng)力；對(duì)于P型器件，半導(dǎo)體層1014可以包括SiGe (例如，Ge的原子百分比為約15-75% )，以施加壓應(yīng)力。另一方面，生長(zhǎng)的半導(dǎo)體層1032使得源/漏區(qū)在橫向上展寬，從而有助于隨后形成到源/漏區(qū)的接觸部。
[0084]在柵導(dǎo)體層1028包括多晶硅的情況下，半導(dǎo)體層1032的生長(zhǎng)可能也會(huì)發(fā)生在犧牲柵導(dǎo)體層1028的頂面上。這在附圖中并未示出。[0085]在上述實(shí)施例中，在形成sFin之后，直接形成了柵堆疊。本公開不限于此。例如，替代柵工藝同樣適用于本公開。
[0086]根據(jù)本公開的另一實(shí)施例,在圖15中形成的柵介質(zhì)層1026和柵導(dǎo)體層1028為犧牲柵介質(zhì)層和犧牲柵導(dǎo)體層(這樣，通過結(jié)合圖15、16描述的操作得到的柵堆疊為犧牲柵堆疊)。接下來，可以同樣按以上結(jié)合圖17描述的操作來對(duì)背柵進(jìn)行構(gòu)圖，并可以按以上結(jié)合圖18描述的操作來形成柵側(cè)墻1030。另外，同樣可以按以上結(jié)合圖19描述的操作，來應(yīng)用應(yīng)變?cè)?漏技術(shù)。
[0087]接下來，可以根據(jù)替代柵工藝，對(duì)犧牲柵堆疊進(jìn)行處理，以形成器件的真正柵堆疊。例如，這可以如下進(jìn)行。
[0088]具體地，如圖20 (圖20(a)對(duì)應(yīng)于圖18(c)的截面圖，圖20(b)對(duì)應(yīng)于圖18(d)的截面圖)所示，例如通過淀積，形成電介質(zhì)層1034。該電介質(zhì)層1034例如可以包括氧化物。隨后，對(duì)該電介質(zhì)層1034進(jìn)行平坦化處理例如CMP。該CMP可以停止于柵側(cè)墻1030，從而露出犧牲柵導(dǎo)體層1028。隨后，如圖21 (圖21 (a)對(duì)應(yīng)于圖18(b)的截面圖，圖21 (b)對(duì)應(yīng)于圖20(a)的截面圖，圖21(c)對(duì)應(yīng)于圖20(b)的截面圖)所示，例如通過TMAH溶液，選擇性去除犧牲柵導(dǎo)體1028，從而在柵側(cè)墻1030內(nèi)側(cè)形成了柵槽1036。根據(jù)另一示例，還可以進(jìn)一步去除犧牲柵介質(zhì)層1026。
[0089]然后，如圖22(圖 22(a)、22(b)、22(c)分別對(duì)應(yīng)于圖 21 (a)、21 (b)、21 (c)的截面圖)、圖23 (示出了圖22所示結(jié)構(gòu)的俯視圖)所示，通過在柵槽中形成柵介質(zhì)層1038和柵導(dǎo)體層1040，形成最終的柵堆疊。柵介質(zhì)層1038可以包括高K柵介質(zhì)例如HfO2，厚度為約l-5nm。另外，柵介質(zhì)層1038還可以包括一層薄的氧化物(高K柵介質(zhì)形成于該氧化物上)，例如厚度為0.3-1.2nm。柵導(dǎo)體層1040可以包括金屬柵導(dǎo)體。優(yōu)選地,在柵介質(zhì)層1038和柵導(dǎo)體層1040之間還可以形成功函數(shù)調(diào)節(jié)層(未示出)。
[0090]這樣，就得到了根據(jù)該實(shí)施例的sFinFET。如圖22、23所示，該sFinFET包括在襯底1000(更具體地，隔離層1002)上形成的與SFin (包括背柵1020和鰭1004)相交的柵堆疊(包括柵介質(zhì)層1038和柵導(dǎo)體層1040)。如圖22(a)所示，柵導(dǎo)體層1040可以經(jīng)由柵介質(zhì)層1038，控制鰭1004在(與背柵1020相反一側(cè)的)側(cè)面上產(chǎn)生導(dǎo)電溝道。另外，背柵1020可以經(jīng)由背柵介質(zhì)層1016控制鰭1004，從而按需改變sFinFET的閾值。背柵1020通過電介質(zhì)層1024、1048與柵堆疊、源/漏區(qū)電隔離。
[0091]在如上所述形成sFinFET之后，還可以制作各種電接觸。例如，如圖24所示，可以在圖21所示結(jié)構(gòu)的表面上淀積層間電介質(zhì)(ILD)層1042。該ILD層1042例如可以包括氧化物?？梢詫?duì)ILD層1042進(jìn)行平坦化處理例如CMP，使其表面大致平坦。然后，例如可以通過光刻，形成接觸孔，并在接觸孔中填充導(dǎo)電材料如金屬(例如，W或Cu等)，來形成接觸部，例如與柵堆疊的接觸部1044-1、與源/漏區(qū)的接觸部1044-2以及與背柵的接觸部1044-2。
[0092]圖25(a)、(b)分別示出了沿圖24中BlB廣線、B2B2,線的截面圖。如圖25所示，接觸部1044-1穿透ILD層1042，到達(dá)柵導(dǎo)體1040，并因此與柵導(dǎo)體1040電接觸；接觸部1044-2穿透ILD層1042以及電介質(zhì)層1034，達(dá)到源/漏區(qū)(在該示例中為半導(dǎo)體層1032)，并因此與源/漏區(qū)電接觸；接觸部1044-3穿透ILD層1042、電介質(zhì)層1034以及隔離層1002，到達(dá)襯底1000(特別是，其中的阱區(qū)1000-1)，并因此與背柵1020電接觸。通過這些電接觸，可以施加所需的電信號(hào)。
[0093]這里需要指出的是，盡管在圖25中將三個(gè)sFin的源/漏區(qū)示出為連接至相同的接觸部，但是本公開不限于此。具體的電連接方式可以根據(jù)設(shè)計(jì)而定。
[0094]在以上的描述中，對(duì)于各層的構(gòu)圖、刻蝕等技術(shù)細(xì)節(jié)并沒有做出詳細(xì)的說明。但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過各種技術(shù)手段，來形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計(jì)出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實(shí)施例，但是這并不意味著各個(gè)實(shí)施例中的措施不能有利地結(jié)合使用。
[0095]以上對(duì)本公開的實(shí)施例進(jìn)行了描述。但是，這些實(shí)施例僅僅是為了說明的目的，而并非為了限制本公開的范圍。本公開的范圍由所附權(quán)利要求及其等價(jià)物限定。不脫離本公開的范圍，本領(lǐng)域技術(shù)人員可以做出多種替代和修改，這些替代和修改都應(yīng)落在本公開的范圍之內(nèi)。
【權(quán)利要求】
1.一種半導(dǎo)體設(shè)置，包括: 襯底； 在襯底上形成的背柵； 在背柵的兩側(cè)形成的鰭；以及 夾于背柵與各鰭之間的背柵介質(zhì)層， 其中，背柵位于其相對(duì)兩側(cè)的端部相對(duì)于端部之間的中部凹入，從而端部與每一鰭的交迭面積小于中部與該鰭的交迭面積。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)置，其中，背柵中部的頂面與各鰭的頂面基本上持平或高于鰭的頂面。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)置，其中，端部與每一鰭的交迭面積基本上為零。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)置，其中，背柵包括導(dǎo)電材料，且寬度為5-30nm。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)置，其中，鰭包括S1、Ge、SiGe,GaAs, GaSb, AlAs,InAs, InP、GaN, SiC, InGaAs, InSb, InGaSb,且寬度為約 3_28nm。
6.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)置，其中，背柵介質(zhì)層包括氧化物，且等效厚度為約10_30nmo
7.根據(jù)權(quán)利要求1所述的半導(dǎo)體設(shè)置，還包括位于背柵頂部的電介質(zhì)層。
8.根據(jù)權(quán)利要求7所述的半導(dǎo)體設(shè)置，還包括: 在襯底上形成的隔離層，所述隔離層露出鰭的一部分；和 在隔離層上形成的柵堆疊，所述柵堆疊與所述鰭和背柵的中部相交。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體設(shè)置，其中，襯底中包括阱區(qū)，其中背柵與阱區(qū)電接觸。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體設(shè)置，還包括:在所述鰭被隔離層露出的部分下方形成的穿通阻擋部，所述穿通阻擋部的摻雜濃度高于阱區(qū)的摻雜濃度。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體設(shè)置，其中，背柵端部頂面上的電介質(zhì)層的頂面位于穿通阻擋部的頂面和底面之間。
12.根據(jù)權(quán)利要求8所述的半導(dǎo)體設(shè)置，還包括在鰭位于柵堆疊相對(duì)兩側(cè)的部分的表面上生長(zhǎng)的半導(dǎo)體層。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件，其中，如果所述半導(dǎo)體設(shè)置用于P型器件，則半導(dǎo)體層帶壓應(yīng)力；如果所述半導(dǎo)體設(shè)置用于η型器件，則半導(dǎo)體層帶拉應(yīng)力。
14.一種制造半導(dǎo)體設(shè)置的方法，包括: 在襯底中形成背柵槽； 在背柵槽的側(cè)壁上形成背柵介質(zhì)層； 向背柵槽中填充導(dǎo)電材料，形成背柵； 對(duì)襯底進(jìn)行構(gòu)圖，以形成與背柵介質(zhì)層鄰接的鰭；以及 對(duì)背柵進(jìn)行構(gòu)圖，使背柵位于其相對(duì)兩側(cè)的端部相對(duì)于端部之間的中部凹入，從而端部與每一鰭的交迭面積小于中部與該鰭的交迭面積。
15.根據(jù)權(quán)利要求14所述的方法，還包括:在對(duì)背柵進(jìn)行構(gòu)圖后，至少部分地去除背柵露出的背柵介質(zhì)層部分。
16.根據(jù)權(quán)利要求14所述的方法，其中，形成背柵槽包括: 在襯底上形成構(gòu)圖輔助層，該構(gòu)圖輔助層被構(gòu)圖為具有與背柵槽相對(duì)應(yīng)的開口 ； 在構(gòu)圖輔助層與開口相對(duì)的側(cè)壁上形成圖案轉(zhuǎn)移層； 以該構(gòu)圖輔助層及圖案轉(zhuǎn)移層為掩模，對(duì)襯底進(jìn)行刻蝕，以形成背柵槽，以及 形成鰭包括: 選擇性去除構(gòu)圖輔助層； 以及 以圖案轉(zhuǎn)移層為掩模，對(duì)襯底進(jìn)行刻蝕，以形成鰭。
17.根據(jù)權(quán)利要求16所述的方法，其中，背柵槽中填充的導(dǎo)電材料的頂面與襯底的頂面基本上持平或高于襯底的頂面。
18.根據(jù)權(quán)利要求14所述的方法，其中，在形成背柵之后且在對(duì)襯底進(jìn)行構(gòu)圖之前，該方法還包括:在背柵槽中形成電介質(zhì)層，以覆蓋背柵。
19.根據(jù)權(quán)利要求16所述的方法，其中，襯底包括S1、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs, InSb、InGaSb，構(gòu)圖輔助層包括非晶硅，以及 該方法還包括:在構(gòu)圖輔助層的頂面上形成保護(hù)層，以在背柵槽的刻蝕期間保護(hù)構(gòu)圖輔助層。
20.根據(jù)權(quán)利要求19所述的方法，還包括:在襯底上形成停止層，構(gòu)圖輔助層形成于該停止層上。
21.根據(jù)權(quán)利要求20所述的方法，其中，保護(hù)層包括氮化物，圖案轉(zhuǎn)移層包括氮化物，停止層包括氧化物。
22.根據(jù)權(quán)利要求16所述的方法，其中，按側(cè)墻形成工藝，在構(gòu)圖輔助層的側(cè)壁上形成圖案轉(zhuǎn)移層。
23.根據(jù)權(quán)利要求14所述的方法，其中，按側(cè)墻形成工藝，在背柵槽的側(cè)壁上形成背柵介質(zhì)層。
24.根據(jù)權(quán)利要求18所述的方法，其中，在形成鰭之后且在對(duì)背柵構(gòu)圖之前，該方法還包括: 在襯底上形成隔離層，所述隔離層露出鰭的一部分； 在隔離層上形成的柵堆疊，所述柵堆疊與所述鰭和背柵相交。
25.根據(jù)權(quán)利要求24所述的方法，其中，對(duì)背柵進(jìn)行構(gòu)圖包括: 以柵堆疊為掩模，對(duì)背柵進(jìn)行構(gòu)圖，使得背柵位于柵堆疊兩側(cè)的部分至少部分地被去除。
26.根據(jù)權(quán)利要求25所述的方法，還包括:在背柵槽位于柵堆疊兩側(cè)的部分中形成另一電介質(zhì)層。
【文檔編號(hào)】H01L21/28GK103985755SQ201310050137
【公開日】2014年8月13日 申請(qǐng)日期:2013年2月8日 優(yōu)先權(quán)日:2013年2月8日
【發(fā)明者】朱慧瓏 申請(qǐng)人:中國(guó)科學(xué)院微電子研究所