專利名稱：利用側(cè)壁圖像轉(zhuǎn)移技術(shù)形成sram裝置的方法
技術(shù)領(lǐng)域：
本發(fā)明大體上涉及復雜半導體裝置的制造，尤其涉及利用側(cè)壁圖像轉(zhuǎn)移技術(shù)形成SRAM (Static Random Access Memory ;靜態(tài)隨機存取存儲器)裝置的多種方法。
背景技術(shù)：
制造例如CPU (中央處理單元)、儲存裝置、ASIC (application specificintegrated circuits ;專用集成電路)等先進集成電路需要依據(jù)特定的電路布局在給定的芯片區(qū)域上形成大量電路組件，例如晶體管、電阻、電容等。場效應晶體管(field effecttransistor ;FET)為平面裝置,無論是NMOS晶體管還是PMOS晶體管,通常包括形成于半導體基板中由溝道區(qū)隔離的摻雜源漏區(qū)。柵極絕緣層位于該溝道區(qū)上方，且導電柵極電極位于該柵極絕緣層上方。在該柵極電極施加適當?shù)碾妷菏乖摐系绤^(qū)導電，從而使電流自該源區(qū)向該漏區(qū)流動。與具有平面結(jié)構(gòu)的FET相反，所謂的3D裝置例如FinFET (鰭式場效應晶體管)為三維結(jié)構(gòu)。更具體而言，在FinFET中，形成大體垂直設(shè)置的鰭形主動區(qū)域，且柵極電極包圍該鰭形主動區(qū)域的兩側(cè)及上表面以形成三柵極結(jié)構(gòu)，從而使用具有三維結(jié)構(gòu)而非平面結(jié)構(gòu)的溝道。在一些情況下，絕緣覆蓋層，例如氮化硅，是位于該鰭片的頂部且該FinFET裝置僅有雙柵極結(jié)構(gòu)。與平面FET不同，在FinFET裝置中，形成的溝道垂直于半導體基板的表面，以縮小該半導體裝置的物理尺寸。另外，在FinFET中，該裝置的漏區(qū)的結(jié)電容(junctioncapacitance)大大降低,往往至少降低一些短溝道效應。為形成此類集成電路裝置，需以非常細致的順序或流程執(zhí)行大量處理操作，例如沉積工藝、蝕刻工藝、加熱工藝、掩模操作等。一般而言，形成集成電路裝置，尤其包括形成多個材料層并圖案化或移除該些材料層的其中部分，以定義理想的結(jié)構(gòu)，例如柵極電極、側(cè)間隙壁(sidewall spacer)等。裝置設(shè)計人員主要地通過縮小晶體管的尺寸或按比例縮小晶體管的各組件 的尺寸，例如晶體管的柵極長度，而得以成功提升晶體管裝置的電性功能。實際上，當前晶體管的裝置尺寸已縮小至難以使用現(xiàn)有的基于193納米的光刻(photolithography)工具及技術(shù)直接圖案化此類特征的程度。因此，裝置設(shè)計人員采用多種技術(shù)來圖案化非常小特征。一種這樣的技術(shù)通常稱作側(cè)壁圖像轉(zhuǎn)移技術(shù)。圖1A至IE示例現(xiàn)有的側(cè)壁圖像轉(zhuǎn)移技術(shù)。如圖1A所示，在例如半導體基板的結(jié)構(gòu)10上方形成芯軸12。芯軸12可由多種材料制成，例如非晶硅、多晶硅等。芯軸12的尺寸可依據(jù)特定的應用而變化?？衫矛F(xiàn)有的沉積、光刻及蝕刻工具及技術(shù)來沉積并圖案化芯軸材料層，從而形成芯軸12。接著，如圖1B所示，在芯軸12及結(jié)構(gòu)10上方共形地沉積間隙壁材料層14。間隙壁材料層14可由多種材料組成，像是例如氮化硅、二氧化硅等。如圖1C所示，執(zhí)行非等向性蝕刻工藝，以定義與芯軸12相鄰的間隙壁14A。接著，如圖1D所示，通過執(zhí)行選擇性蝕刻工藝以移除芯軸12，該選擇性蝕刻工藝保留間隙壁14A作為后續(xù)蝕刻工藝的掩模，從而在結(jié)構(gòu)10中定義特征18，如圖1E所示。半導體存儲器裝置廣泛應用于當前的許多集成電路裝置以及許多消費類產(chǎn)品中。一般而言，存儲器裝置是儲存電子信息的工具。目前有多種類型的存儲器裝置，例如SRAMs(Static Random Access Memory ;靜態(tài)隨機存取存儲器)、DRAMs (Dynamic Random AccessMemory ;動態(tài)隨機存取存儲器)、ROMs (Read Only Memory ;只讀存儲器)等,其中每一類型的存儲器裝置相對其它類型都分別具有各自的優(yōu)缺點。例如，SRAMs通常用于較高速度和/或降低功耗為重要的應用中，例如微處理器、手機以及其它移動消費產(chǎn)品等的緩存。甚至非?；镜碾娮酉M產(chǎn)品通常都包含數(shù)以百萬的此類存儲器裝置。不論存儲器裝置的類型，業(yè)界一直致力于提高此類存儲器裝置的性能及耐用性。在典型的操作中，在存儲器裝置中儲存的電荷(HIGH)代表數(shù)字“1”，而在該裝置中缺失這樣一電荷或儲存較低電荷(LOW)則表示數(shù)字“O”。特定的讀/寫電路用于存取存儲器裝置，以在這樣一存儲器裝置上儲存數(shù)字信息并確定當前是否在該存儲器裝置中儲存電荷。對于單個存儲器裝置，在其有效的生命周期中，這些編程/擦除周期(“P/E周期”)通常發(fā)生數(shù)百萬次。如圖2所示，典型的6T (六個晶體管)SRAM存儲器單元100包含兩個N型FinFET通柵晶體管102A/B、兩個P型FinFET上拉晶體管104A/B、以及兩個N型FinFET下拉晶體管106A/B。各P型FinFET上拉晶體管104A/B的柵極分別連接相應N型FinFET下拉晶體管106A/B的柵極。P型FinFET上拉晶體管104A/B的漏極連接相應N型FinFET下拉晶體管106A/B的漏極，以形成具有傳統(tǒng)組態(tài)的反相器。P型FinFET上拉晶體管104A/B的源極連接高參考電位，通常為Vcc，且N型FinFET下拉晶體管106A/B的源極連接低參考電位，通常為Vss或接地(ground)。組成一反相器的P型FinFET上拉晶體管104A和N型FinFET下拉晶體管106A的柵極連接另一反相器的晶體管104BU06B的漏極。類似地，組成另一反相器的P型FinFET上拉晶體管104B和N型FinFET下拉晶體管106B的柵極連接晶體管104A、106A的漏極。因此，第一反相器的晶體管104A、106A的漏極(結(jié)點NI)上的電位被施加于第二反相器的晶體管104B、106B的柵極，且電荷用于保持第二反相器處于ON或OFF狀態(tài)。邏輯相反電位出現(xiàn)于第二反相器的晶體管104BU06B的漏極(結(jié)點N2)以及第一反相器的晶體管104A、106A的柵極上，以使第一反相器相對第二反相器保持互補OFF或ON狀態(tài)。因此，所示SRAM單元100的鎖存(latch)具有兩個穩(wěn)定狀態(tài):第一種狀態(tài)為預定義電位在電荷儲存結(jié)點NI上且低電位在電荷儲存結(jié)點N2上；以及第二種狀態(tài)為低電位在電荷儲存結(jié)點NI上且該預定義電位在電荷儲存結(jié)點N2上。通過在該鎖存的該兩種狀態(tài)之間切換而記錄二進制數(shù)據(jù)。必須在 電荷儲存結(jié)點上進而在相關(guān)反相器的耦接柵極上儲存充足的電荷，以明確地保持其中一反相器“0N”且明確地保持另一反相器“0FF”，以保持存儲器狀態(tài)。通過選擇性耦接各電荷儲存結(jié)點(NI，N2)與一對互補位線(BL，BL)的其中相應一個而以非破壞性方式自傳統(tǒng)SRAM單元100中讀出數(shù)據(jù)。該選擇性耦接通過上述通柵晶體管102A/B實現(xiàn)，其中，各通柵晶體管連接于其中一電荷儲存結(jié)點(NI，N2)與其中一互補位線(BL，SL)之間。向通柵晶體管102A/B的柵極提供字線(word line)信號，以在數(shù)據(jù)讀取操作期間開啟該通柵晶體管(切換至0N)。自或至電荷儲存結(jié)點(NI，N2)流過該開啟的通柵晶體管的電荷對其中一位線放電且向另一位線充電。該些位線上的電壓變化由差分放大器(未圖示)感測。在可預見的未來，SRAM將繼續(xù)廣泛用于集成電路產(chǎn)品中。因此，半導體廠商將繼續(xù)努力開發(fā)更高效且更有效的制造SRAM裝置的方法。本發(fā)明提供利用側(cè)壁圖像轉(zhuǎn)移技術(shù)形成SRAM裝置的多種方法。

發(fā)明內(nèi)容
下面提供本發(fā)明的簡要總結(jié)，以提供本發(fā)明的其中一些形態(tài)的基本理解。本發(fā)明內(nèi)容并非詳盡概述本發(fā)明。其并非意圖識別本發(fā)明的關(guān)鍵或重要組件或劃定本發(fā)明的范圍。其唯一目的在于提供一些簡化的概念，作為后面所討論的更詳細說明的前序?！愣?本發(fā)明提供利用側(cè)壁圖像轉(zhuǎn)移技術(shù)形成SRAM (Static Random AccessMemory ;靜態(tài)隨機存取存儲器)裝置的多種方法。在一示例中，該方法包含:在半導體基板上方形成硬掩模層，在該硬掩模層上方形成圖案化間隙壁掩模層，其中，該圖案化間隙壁掩模層由多個第一間隙壁、多個第二間隙壁以及多個第三間隙壁組成，以及通過該圖案化間隙壁掩模層在該硬掩模層上執(zhí)行第一蝕刻工藝，從而定義圖案化硬掩模層。該方法還包含通過該圖案化硬掩模層在該基板上執(zhí)行第二蝕刻工藝，從而在該基板中定義多個第一鰭片、第二鰭片以及第三鰭片，其中，該第一鰭片具有與該第一間隙壁的寬度大致對應的第一寬度，該第二鰭片具有與該第二間隙壁的寬度大致對應的第二寬度，以及該第三鰭片具有與該第三間隙壁的寬度大致對應的第三寬度。本發(fā)明提供的另一種形成SRAM裝置的方法，包括:在半導體基板上方形成硬掩模層；在位于該硬掩模層上方從而多個相互隔開的第一芯軸上方沉積第一間隙壁材料層；在該第一間隙壁材料層上執(zhí)行第一非等向性蝕刻工藝，從而定義多個第一間隙壁；在形成該多個第一間隙壁后，形成與各該多個第一間隙壁相鄰的第二芯軸；在該第二芯軸上方沉積第二間隙壁材料層；在該第二間隙壁材料層上執(zhí)行第二非等向性蝕刻工藝，從而定義多個第二間隙壁，各該第二間隙壁與該第二芯軸的其中一個相鄰；在形成該多個第二間隙壁后，形成與各該第二間隙壁相鄰的第三芯軸； 在該第三芯軸上方沉積第三間隙壁材料層；在該第三間隙壁材料層上執(zhí)行第三非等向性蝕刻工藝，從而定義多個第三間隙壁；執(zhí)行至少一工藝操作，以相對該第一、第二以及第三間隙壁選擇性移除該第一、第二以及第三芯軸，其中，在移除該第一、第二以及第三芯軸后，該第一、第二以及第三間隙壁定義圖案化間隙壁掩模層；通過該圖案化間隙壁掩模層在該硬掩模層上執(zhí)行第一蝕刻工藝，從而定義圖案化硬掩模層；以及通過該圖案化硬掩模層在該基板上執(zhí)行第二蝕刻工藝，從而定義該基板中的多個第一鰭片、該基板中的多個第二鰭片以及該基板中的多個第三鰭片，其中，該第一鰭片具有與該第一間隙壁的寬度大致對應的第一寬度，該第二鰭片具有與該第二間隙壁的寬度大致對應的第二寬度，以及該第三鰭片具有與該第三間隙壁的寬度大致對應的第三寬度。


結(jié)合附圖參照下面的說明可理解本發(fā)明，該些附圖中類似的附圖標記代表類似的組件。圖1A至IE顯示現(xiàn)有側(cè)壁圖像轉(zhuǎn)移技術(shù)的示例。圖2顯示現(xiàn)有的六個晶體管SRAM裝置的電路示意圖。圖3顯示本發(fā)明的SRAM裝置的一具體實施例的平面視圖。圖4A至4S顯示本發(fā)明利用側(cè)壁圖像轉(zhuǎn)移技術(shù)形成SRAM裝置的多種方法。盡管本發(fā)明的主題容許各種修改及替代形式，但附圖中以示例形式顯示其特定的具體實施例并在此進行詳細描述。不過，應當理解，這里對特定的具體實施例的說明并非意圖將本發(fā)明限于所揭露的特定形式，相反，意圖涵蓋落入由所附權(quán)利要求定義的本發(fā)明精神及范圍內(nèi)的所有修改、等同及替代。
具體實施例方式下面描述本發(fā)明的不同具體實施例。出于清楚目的，并非實際具體實施中的全部特征都描述于本說明書中。當然，應當了解，在任意此類實際實施例的開發(fā)中，必須作大量的特定實施決定以滿足開發(fā)者的特定目標，例如符合與系統(tǒng)相關(guān)及與商業(yè)相關(guān)的約束條件，該些約束條件因不同實施而異。而且，應當了解，此類開發(fā)努力可能復雜而耗時，但其仍然是本領(lǐng)域技術(shù)人員借助本說明書所執(zhí)行的常規(guī)程序。下面參照附圖描述本發(fā)明主題。附圖中示意各種結(jié)構(gòu)、系統(tǒng)及裝置是出于解釋目的以及避免模糊本發(fā)明與本領(lǐng)域技術(shù)人員已知的細節(jié)。但是，本發(fā)明包含該些附圖以描述并解釋實施例。這里所用的詞語和詞組的意思應當解釋為與相關(guān)領(lǐng)域技術(shù)人員對該些詞語及詞組的理解一致。這里的術(shù)語或詞組的連貫使用并不意圖暗含特別的定義，亦即與本領(lǐng)域技術(shù)人員所理解的通常慣用意思不同的定義。若術(shù)語或詞組意圖具有特定意義，亦即不同于本領(lǐng)域技術(shù)人員所理解的意思，則此類特別定義會以直接明確地提供該術(shù)語或詞組的特定定義的定義方式明確表示于說明書中。本發(fā)明提供利用側(cè)壁轉(zhuǎn)移技術(shù)形成SRAM裝置的多種方法。下面參照附圖詳細說明本發(fā)明的方法及裝置的多種實施例。圖3顯示可利用本文揭露的技術(shù)制造的SRAM裝置200的一具體實施例的示意布局。SRAM裝置200包含四個說明的N型FinFET晶體管(NI至N4)以及兩個P型FinFET晶體管(P1、P2)。SRAM裝置200包含分別用于晶體管N1、N2、P1、P2、N3及N4的多個鰭片202、204、206、208、210、212。圖3中的虛線顯示最終橫跨該些鰭片而形成的多個柵極結(jié)構(gòu)216。圖4A至4S顯示SRAM裝置200沿圖3的虛線201的剖視圖。圖4A至4S顯示于此揭露的針對包括多個FinFET晶體管的SRAM裝置的多種方法，其中，利用側(cè)壁圖像 轉(zhuǎn)移技術(shù)來形成此類FinFET裝置的鰭片。如圖4A所示，在半導體基板220上方形成硬掩模222，且在硬掩模層222上方形成多個第一芯軸250A、250B。半導體基板220可由多種材料制成，例如硅、砷化鎵等，且其可具有塊體(bulk)組態(tài)或所謂的絕緣體上娃(silicon-on-1nsulator ;S0I)基板。硬掩模層222可由多種材料組成,像是例如氮化娃、氮氧化娃等。可通過執(zhí)行化學氣相沉積(chemical vapor deposition ;CVD)工藝來形成硬掩模層222，且其厚度變化可取決于特定的應用，例如20至50納米，以及該SRAM裝置的細節(jié)，后面將作詳細描述。第一芯軸250A、250B可由多種材料制成，例如非晶硅、多晶硅、二氧化硅等?？衫靡阎某练e、光刻及蝕刻工具及技術(shù)沉積并圖案化芯軸材料層，從而形成第一芯軸250A、250B。本文揭露的方法尤其包括多種芯軸及間隙壁的形成。一般而言，芯軸及間隙壁應當由相對彼此可選擇性蝕刻的材料制成。在一實施例中，所描述的兩第一芯軸250A、250B之間的間距(pitch) 225為最終SRAM結(jié)構(gòu)的最小間距的約10倍。其通常為傳統(tǒng)光刻的極限量級。各第一芯軸250A、250B的寬度223可為約90至180納米。接著，如圖4B所示，在第一芯軸250A、250B及結(jié)構(gòu)220上方共形沉積第一間隙壁材料層219。第一間隙壁材料層219可由多種材料組成，像是例如氮化硅、二氧化硅等。第一間隙壁材料層219的厚度可依據(jù)要形成于結(jié)構(gòu)220中的特征的尺寸而變化，后面將作詳細描述。在一說明實施例中，第一間隙壁材料層219可為氮化硅層，且其厚度可為約5至50納米。接著，如圖4C所示，在第一間隙壁材料層219上執(zhí)行非等向性蝕刻工藝，以定義與芯軸250A、250B相鄰的多個第一間隙壁219A-219D。在一說明實施例中，各該第一間隙壁219A-219D的寬度可為約5至50納米。接著，如圖4D所示，在該裝置上方共性沉積第二芯軸材料層230。第二芯軸材料層230可由多種材料組成，像是例如非晶硅、多晶硅、二氧化硅等。第二芯軸材料層230的厚度可依據(jù)要形成于結(jié)構(gòu)220中的特征的尺寸而變化，后面將作詳細描述。在一說明實施例中，第二芯軸材料層230的厚度可為約25至50納米。第二芯軸材料層230可由與第一芯軸250A、250B相同的材料制成，但并非在所有應用中必須。接著，如圖4E所示，在第二芯軸材料層230上執(zhí)行非等向性蝕刻工藝，以定義與第一間隙壁219A-219D相鄰的多個第二芯軸230A-230D。第二芯軸230A-230D的寬度可與第一芯軸250A、250B的寬度相同或不同，亦即，第二芯軸230A-230D可窄于第一芯軸250A、250B的寬度，如圖4E所示。在一說明實施例中，第二芯軸230A-230D的寬度為約20至50納米。接著，如圖4F所示，在結(jié)構(gòu)220上方共形沉積第二間隙壁材料層229。第二間隙壁材料層229可由多種材料組成，像是例如氮化硅、二氧化硅等。第二間隙壁材料層229的厚度可依據(jù)要形成于結(jié)構(gòu)220中的特征的尺寸而變化，后面將作詳細描述。在一說明實施例中，第二間隙壁材料層229可為氮化硅層，且其厚度可為約5至50納米。第二間隙壁材料層229可由與第一間隙壁材料層219所使用的材料相同或不同的材料制成。第二間隙壁材料層229的厚度可與第一間隙壁材料層219的厚度相同或不同。接著，如圖4G所示，在第二間隙壁材料層229上執(zhí)行非等向性蝕刻工藝，以定義多個第一間隙壁229A-229D。在一說明實施例中，各第一間隙壁229A-229D的寬度可為約5至50納米。 接著，如圖4H所示,在該裝置上方覆被沉積(blanket-deposited)第三芯軸材料層240，使其過填充圖4G中所示結(jié)構(gòu)之間的間隙。第三芯軸材料層240可由多種材料組成，像是例如非晶硅、多晶硅、二氧化硅等。在一說明實施例中，第二芯軸材料層230的厚度可由二氧化硅制成。第三芯軸材料層240可由與第一芯軸250A、250B和/或第二芯軸230A-230D相同的材料制成，但并非在所有應用中必須，或者該些芯軸可都由不同的材料制成。如圖41所示,執(zhí)行化學機械拋光(chemical mechanical polishing ;CMP)工藝，以平坦化第三芯軸材料層240的上表面，從而定義多個第三芯軸240A-240C。接著，如圖4J所示，通過利用已知的光刻及蝕刻技術(shù)通過圖案化掩模層(未圖示)執(zhí)行蝕刻工藝，以在第三芯軸240B中形成開口 242。在一說明實施例中，開口 242可具有約40至120納米的寬度。接著，如圖4K所示，在結(jié)構(gòu)220上方共形沉積第三間隙壁材料層239。第三間隙壁材料層239可由多種材料組成，像是例如氮化硅、二氧化硅等。第三間隙壁材料層239的厚度可依據(jù)要形成于結(jié)構(gòu)220中的特征的尺寸而變化，后面將作詳細描述。在一說明實施例中，第三間隙壁材料層239可為氮化硅層，且其厚度可為約5至50納米。第三間隙壁材料層239可由與第一間隙壁材料層219和/或第二間隙壁材料層229所使用的材料相同或不同的材料制成。第三間隙壁材料層239的厚度可與第一間隙壁材料層219和/或第二間隙壁材料層229的厚度相同或不同。接著，如圖4L所示，在第三間隙壁材料層239上執(zhí)行非等向性蝕刻工藝，以定義多個第三間隙壁239A、239B。在一說明實施例中，各該第三間隙壁239A、239B的寬度可為約5至50納米。接著，如圖4M所示，執(zhí)行一個或多個蝕刻工藝，以選擇性移除第一芯軸250A、250B,第二芯軸230A-230D以及第三芯軸240A-240C。虛線255顯示將形成SRAM裝置200的區(qū)域的簡單輪廓，且大體上顯示間隙壁219B、229B、239A、239B、229C以及219C將用于形成先前所述的六個晶體管SRAM裝置200。亦即，間隙壁219B、229B、239A、239B、229C以及219C共同地定義圖案化間隙壁掩模層253，其將用于形成SRAM裝置200。在完整閱讀本申請后，本領(lǐng)域的技術(shù)人員將了解，可于基板220中在虛線225的相反側(cè)的區(qū)域中形成其它SRAM裝置(未圖示)?？稍谛纬蛇@樣的其它3狀11裝置中使用各間隙壁2294、2194、2190以及229D。接著，如圖4N所示，在硬掩模層222上執(zhí)行的蝕刻工藝期間，使用如圖4M中所示的各間隙壁作為蝕刻掩模。此蝕刻工藝從而定義圖案化硬掩模層222A。圖40顯示通過該圖案化硬掩模層222A在基板220上執(zhí)行濕式或干式蝕刻工藝以在基板220中定義多個溝槽252后的裝置。溝槽252定義分別用于SRAM裝置200的FinFET晶體管 N1、N2、P1、P2、N3 以及 N4 的多個鰭片 202、204、206、208、210 以及 212。在該工藝點之后，可使用傳統(tǒng)的制造技術(shù)完成SRAM裝置的制造。例如，如圖4P所示，覆被沉積絕緣材料層254，以過填充溝槽252。絕緣材料層254可由多種不同的材料組成，例如二氧化硅。圖4Q顯示利用圖案化硬掩模層222A作為拋光阻止層，在絕緣材料層254上執(zhí)行CMP工藝后的裝置。接著，如圖4R所示，在絕緣材料層254上執(zhí)行蝕刻工藝以降低其厚度，從而建立SRAM裝置200的鰭片的最終高度。利用這里所揭露的方法，相鄰SRAM裝置之間的單元至單元間距274可為約300至600納米。另外，在這里所示的示例中，SRAM裝置200中的相鄰晶體 管之間的間距270可為約25至80納米。在完整閱讀本申請后，本領(lǐng)域的技術(shù)人員將了解，這里所揭露的方法在制造SRAM裝置方面為裝置設(shè)計者提供了很大的靈活性。在圖4A至圖4R所示的示例中，第一間隙壁、第二間隙壁以及第三間隙壁都具有大致相同的厚度。不過，借由利用本發(fā)明的方法，該第一間隙壁、第二間隙壁以及第三間隙壁的厚度可不同，以實現(xiàn)不同的設(shè)計目的，例如，希望兩個P型FinFET晶體管(206及208)的鰭片比四個N型FinFET晶體管(202、204、210以及212)的鰭片厚。例如，圖4S顯示一 SRAM裝置，其中，各晶體管的鰭片具有不同的寬度。更具體而言，在該示例中，鰭片206 (晶體管Pl)和鰭片208 (晶體管P2)的寬度281是鰭片202(晶體管NI)和鰭片212 (晶體管N4)的寬度285的兩倍。鰭片204 (晶體管N2)和鰭片210(晶體管N3)的寬度283是鰭片202 (晶體管NI)和鰭片212 (晶體管N4)的寬度285的1.5倍。利用這里所揭露的方法，第一間隙壁219B、219C的寬度分別確定N型FinFET裝置NI及N4的鰭片202、212的寬度；第二間隙壁229B、229C的寬度分別確定N型FinFET裝置N2及N3的鰭片204、210的寬度；以及第三間隙壁239A、239B的寬度分別確定P型FinFET裝置Pl及P2的鰭片206、208的寬度。通過控制各該間隙壁的厚度，可控制各鰭片獲得理想的厚度，從而提升裝置性能。第二芯軸230B的寬度建立N型FinFET裝置NI及N2的鰭片202、204之間的間距，而第二芯軸230C的寬度建立N型FinFET裝置N3及N4的鰭片210、212之間的間距。如需要，這里所揭露的方法使裝置設(shè)計者能夠微調(diào)SRAM裝置的設(shè)計。例如，可變更P型FinFET裝置以及N型FinFET裝置的鰭片寬度，從而能夠在個別基礎(chǔ)上調(diào)整此類裝置的閾值電壓值，以實現(xiàn)更好的閾值電壓匹配。這里所揭露的方法還能夠精確控制SRAM裝置上晶體管組之間的間距。由于本領(lǐng)域技術(shù)人員借助這里的教導可很容易地以不同但等同的方式修改并實施本發(fā)明，因此上述特定的具體實施例僅為說明性質(zhì)。例如，可以不同的順序執(zhí)行上述工藝步驟。而且，本發(fā)明并不限于這里所示架構(gòu)或設(shè)計的細節(jié)，而是如下面的權(quán)利要求書所述。因此，顯然，可對上面揭露的特定具體實施例進行修改或變更，所有此類變更落入本發(fā)明的范圍及精神內(nèi)。因此 ，本發(fā)明的保護范圍如下面的權(quán)利要求書所述。
權(quán)利要求
1.一種形成SRAM裝置的方法，包括: 在半導體基板上方形成硬掩模層； 在該硬掩模層上方形成圖案化間隙壁掩模層，該圖案化間隙壁掩模層由多個第一間隙壁、多個第二間隙壁以及多個第三間隙壁組成； 通過該圖案化間隙壁掩模層在該硬掩模層上執(zhí)行第一蝕刻工藝，從而定義圖案化硬掩模層； 通過該圖案化硬掩模層在該基板上執(zhí)行第二蝕刻工藝，從而定義該基板中的多個第一鰭片、該基板中的多個第二鰭片以及該基板中的多個第三鰭片，其中，該第一鰭片具有與該第一間隙壁的寬度大致對應的第一寬度，該第二鰭片具有與該第二間隙壁的寬度大致對應的第二寬度，以及該第三鰭片具有與該第三間隙壁的寬度大致對應的第三寬度。
2.如權(quán)利要求1所述的方法，其中，該第一、第二以及第三寬度相同。
3.如權(quán)利要求1所述的方法，其中，該第一、第二以及第三寬度彼此不同。
4.如權(quán)利要求1所述的方法，其中，該第一、第二以及第三寬度的其中兩個相同，而該第一、第二以及第三寬度的其中另一個不同于該兩個。
5.如權(quán)利要求1所述的方法，其中，該第一、第二以及第三間隙壁都由相同的材料組成。
6.如權(quán)利要求1所述的方法，其中，各該第一、第二以及第三間隙壁都由不同的材料組 成。
7.如權(quán)利要求1所述的方法，其中，該半導體基板由硅組成。
8.如權(quán)利要求1所述的方法，進一步包括在執(zhí)行該第二蝕刻工藝之前，移除該圖案化間隙壁掩模層。
9.如權(quán)利要求1所述的方法，其中，形成該圖案化間隙壁掩模層包括: 沉積第一間隙壁材料層； 在該第一間隙壁材料層上執(zhí)行第一非等向性蝕刻工藝，從而定義該多個第一間隙壁； 在形成該多個第一間隙壁后，沉積第二間隙壁材料層； 在該第二間隙壁材料層上執(zhí)行第二非等向性蝕刻工藝，從而定義該多個第二間隙壁； 在形成該多個第二間隙壁后，沉積第三間隙壁材料層；以及 在該第三間隙壁材料層上執(zhí)行第三非等向性蝕刻工藝，從而定義該多個第三間隙壁。
10.一種形成SRAM裝置的方法，包括: 在半導體基板上方形成硬掩模層； 在位于該硬掩模層上方從而多個相互隔開的第一芯軸上方沉積第一間隙壁材料層； 在該第一間隙壁材料層上執(zhí)行第一非等向性蝕刻工藝，從而定義多個第一間隙壁； 在形成該多個第一間隙壁后，形成與各該多個第一間隙壁相鄰的第二芯軸； 在該第二芯軸上方沉積第二間隙壁材料層； 在該第二間隙壁材料層上執(zhí)行第二非等向性蝕刻工藝，從而定義多個第二間隙壁，各該第二間隙壁與該第二芯軸的其中一個相鄰； 在形成該多個第二間隙壁后，形成與各該第二間隙壁相鄰的第三芯軸； 在該第三芯軸上方沉積第三間隙壁材料層； 在該第三間隙壁材料層上執(zhí)行第三非等向性蝕刻工藝，從而定義多個第三間隙壁；執(zhí)行至少一工藝操作，以相對該第一、第二以及第三間隙壁選擇性移除該第一、第二以及第三芯軸，其中，在移除該第一、第二以及第三芯軸后，該第一、第二以及第三間隙壁定義圖案化間隙壁掩模層； 通過該圖案化間隙壁掩模層在該硬掩模層上執(zhí)行第一蝕刻工藝，從而定義圖案化硬掩模層；以及 通過該圖案化硬掩模層在該基板上執(zhí)行第二蝕刻工藝，從而定義該基板中的多個第一鰭片、該基板中的多個第二鰭片以及該基板中的多個第三鰭片，其中，該第一鰭片具有與該第一間隙壁的寬度大致對應的第一寬度，該第二鰭片具有與該第二間隙壁的寬度大致對應的第二寬度，以及該第三鰭片具有與該第三間隙壁的寬度大致對應的第三寬度。
11.如權(quán)利要求10所述的方法，其中，該第一、第二以及第三寬度相同。
12.如權(quán)利要求10所述的方法，其中，該第一、第二以及第三寬度彼此不同。
13.如權(quán)利要求10所述的方法，其中，該第一、第二以及第三寬度的其中兩個相同，而該第一、第二以及第三寬度的其中另一個不同于該兩個。
14.如權(quán)利要求10所述的方法，其中，該第一、第二以及第三間隙壁都由相同的材料組成。
15.如權(quán)利要求10所述的方法，其中，各該第一、第二以及第三間隙壁都由不同的材料組成。
16.如權(quán)利要求10所述的方法，進一步包括在執(zhí)行該第二蝕刻工藝之前，移除該圖案化間隙壁掩模層。
全文摘要
本發(fā)明涉及利用側(cè)壁圖像轉(zhuǎn)移技術(shù)形成SRAM裝置的方法，在一示例中，本發(fā)明方法包含在半導體基板上方形成硬掩模層；在該硬掩模層上方形成圖案化間隙壁掩模層，其中，該圖案化間隙壁掩模層由多個第一間隙壁、第二間隙壁以及第三間隙壁組成；以及通過該圖案化間隙壁掩模層在該硬掩模層上執(zhí)行第一蝕刻工藝，以定義圖案化硬掩模層。該方法還包含通過該圖案化硬掩模層執(zhí)行第二蝕刻工藝，以在該基板中定義多個第一鰭片、第二鰭片以及第三鰭片，其中，該第一鰭片的寬度大致對應該第一間隙壁的寬度，該第二鰭片的寬度大致對應該第二間隙壁的寬度，以及該第三鰭片的寬度大致對應該第三間隙壁的寬度。
文檔編號H01L21/8244GK103227152SQ20131003047
公開日2013年7月31日 申請日期2013年1月25日 優(yōu)先權(quán)日2012年1月26日
發(fā)明者N·V·里考斯 申請人:格羅方德半導體公司