專利名稱：非易失性存儲器單元集成電路及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于非易失性存儲器，且特別是有關(guān)于具有變化溝道區(qū)界面的非易失 性存儲器，變化溝道區(qū)界面例如是舉升的源極與漏極或凹入的溝道區(qū)。
背景技術(shù)：
稱為EEPROM與快閃存儲器的電荷儲存結(jié)構(gòu)的電性可程序化與可抹除非易失性存 儲器技術(shù)，被使用于各種的現(xiàn)代化應(yīng)用。多個存儲器單元結(jié)構(gòu)被EEPROM與快閃存儲器使 用。當(dāng)集成電路的尺寸縮小時，基于電荷捕捉介電層的存儲器單元結(jié)構(gòu)的重要性逐漸興起， 此乃因?yàn)榭烧{(diào)尺寸的能力與工藝簡化的緣故。基于電荷捕捉介電層的存儲器單元結(jié)構(gòu)包含 以譬如業(yè)界稱為PHINES，SONOS或NROM的結(jié)構(gòu)。這些存儲器單元結(jié)構(gòu)通過在電荷捕捉介電 層(例如氮化硅)中捕捉電荷來儲存數(shù)據(jù)。當(dāng)負(fù)電荷被捕捉時，存儲器單元的臨限電壓會 增加。存儲器單元的臨限電壓通過從電荷捕捉層移除負(fù)電荷而減少。已知的非易失性氮化物單元結(jié)構(gòu)是平面的，以使氧化物-氮化物-氧化物(ONO) 結(jié)構(gòu)形成于基板的表面上。然而，這種平面的結(jié)構(gòu)具有微縮尺寸的能力不佳、程序化及抹除 操作功率高，以及高片狀電阻值的性質(zhì)。這種結(jié)構(gòu)說明于YEH，C. C.等人，“PHINES 嶄 新的低功率程序化/抹除、小間隔、單存儲單元雙位元的快閃存儲器(PHINES :A Novel Low Power Program/Erase, Small Pitch, 2-Bit per Cell Flash Memory)“，電子裝置會議， 2002 年，IEDM' 02. Digest. International, 8-11, 2002 年 12 月，頁數(shù)931_934。因此，需要修改此已知的非易失性氮化物單元結(jié)構(gòu)的平面結(jié)構(gòu)，以處理上述一個 或多個缺點(diǎn)。

發(fā)明內(nèi)容
本發(fā)明有關(guān)于一種具有變化溝道區(qū)界面的非易失性存儲器。根據(jù)本發(fā)明的第一方面，提出一種非易失性存儲器單元集成電路，其包含電荷捕 捉結(jié)構(gòu)、源極與漏極區(qū)，以及介電結(jié)構(gòu)。電荷捕捉結(jié)構(gòu)儲存電荷以控制由非易失性存儲器單 元集成電路儲存的邏輯狀態(tài)。在各種不同的實(shí)施例中，此電荷捕捉結(jié)構(gòu)儲存一位(bit)或 多位。源極區(qū)與漏極區(qū)由溝道區(qū)分離，溝道區(qū)為經(jīng)歷反轉(zhuǎn)以電連接源極與漏極區(qū)的電路的 一部分。介電結(jié)構(gòu)在缺乏電場的情況下電性隔離此電路的多個部分，以克服介電結(jié)構(gòu)。介 電結(jié)構(gòu)至少部分位于電荷捕捉結(jié)構(gòu)與溝道區(qū)之間，且至少部分位于電荷捕捉結(jié)構(gòu)與柵極電 壓源之間。界面將所述一個或多個介電結(jié)構(gòu)的一部分與此溝道區(qū)分離。此界面的第一端結(jié)束 于源極區(qū)的一中間部分，而此界面的第二端結(jié)束于漏極區(qū)的一中間部分。為了實(shí)施此界面，一實(shí)施例將源極區(qū)與漏極區(qū)舉升離非易失性存儲器單元集成電路的基板。在另一實(shí)施例中，此溝道區(qū)凹入非易失性存儲器單元集成電路的基板。
根據(jù)本發(fā)明的第二方面，提出一種非易失性存儲器單元集成電路的制造方法，其 包含以下步驟 形成電荷捕捉結(jié)構(gòu)來儲存電荷以控制由非易失性存儲器單元集成電路儲存的邏 輯狀態(tài)，其中在各種不同的實(shí)施例中，電荷捕捉結(jié)構(gòu)儲存一位或多位；形成由溝道區(qū)分離的源極區(qū)與漏極區(qū)；及形成介電結(jié)構(gòu)，其至少部分位于電荷捕捉結(jié)構(gòu)與溝道區(qū)之間，且至少部分位于電 荷捕捉結(jié)構(gòu)與柵極電壓源之間。界面分離一個或多個介電結(jié)構(gòu)的一部分與溝道區(qū)，而此界面的第一端結(jié)束于源極 區(qū)的中間部分，此界面的第二端結(jié)束于漏極區(qū)的中間部分。為了實(shí)施此界面，一實(shí)施例添加一層材料至此集成電路的基板，將源極區(qū)與漏極 區(qū)舉升離非易失性存儲器單元集成電路的基板。另一實(shí)施例形成溝槽于基板中，以使電荷 捕捉結(jié)構(gòu)與介電結(jié)構(gòu)形成于此溝槽中。在本發(fā)明其他實(shí)施例中，電荷儲存結(jié)構(gòu)為納米晶體結(jié)構(gòu)而非電荷捕捉結(jié)構(gòu)。在本發(fā)明的其他實(shí)施例中，至少部分位于電荷捕捉結(jié)構(gòu)與溝道區(qū)之間的介電結(jié)構(gòu) 包含例如披露于此的一種ONO結(jié)構(gòu)。為讓本發(fā)明的上述內(nèi)容能更明顯易懂，下文特舉優(yōu)選實(shí)施例，并配合所附圖示，作 詳細(xì)說明如下


圖1為非易失性存儲器單元的示意圖，非易失性存儲器單元在源極區(qū)與漏極區(qū)之 間具有凹入溝道。圖2為非易失性存儲器單元的示意圖，非易失性存儲器單元具有舉升離半導(dǎo)體基 板的源極區(qū)與漏極區(qū)。圖3A為在具有凹入溝道的非易失性存儲器單元中，電子從柵極注入至電荷儲存 結(jié)構(gòu)的示意圖。圖;3B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，電子從柵極注 入至電荷儲存結(jié)構(gòu)的示意圖。圖4A為在具有凹入溝道的非易失性存儲器單元中，電子從基板注入至電荷儲存 結(jié)構(gòu)的示意圖。圖4B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，電子從基板注 入至電荷儲存結(jié)構(gòu)的示意圖。圖5A為在具有凹入溝道的非易失性存儲器單元中，帶間熱電子注入至電荷儲存 結(jié)構(gòu)的示意圖。圖5B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，帶間熱電子注 入至電荷儲存結(jié)構(gòu)的示意圖。圖6A為在具有凹入溝道的非易失性存儲器單元中，溝道熱電子注入至電荷儲存 結(jié)構(gòu)的示意圖。圖6B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，溝道熱電子注入至電荷儲存結(jié)構(gòu)的示意圖。圖7A為在具有凹入溝道的非易失性存儲器單元中，基板熱電子注入至電荷儲存 結(jié)構(gòu)的示意圖。圖7B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，基板熱電子注 入至電荷儲存結(jié)構(gòu)的示意圖。圖8A為在具有凹入溝道的非易失性存儲器單元中，空穴從柵極注入至電荷儲存 結(jié)構(gòu)的示意圖。圖8B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，空穴從柵極注 入至電荷儲存結(jié)構(gòu)的示意圖。圖9A為在具有凹入溝道的非易失性存儲器單元中，空穴從基板注入至電荷儲存 結(jié)構(gòu)的示意圖。圖9B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，空穴從基板注 入至電荷儲存結(jié)構(gòu)的示意圖。圖IOA為在具有凹入溝道的非易失性存儲器單元中，帶間熱空穴注入至電荷儲存 結(jié)構(gòu)的示意圖。圖IOB為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，帶間熱空穴注 入至電荷儲存結(jié)構(gòu)的示意圖。圖IlA為在具有凹入溝道的非易失性存儲器單元中，溝道熱空穴注入至電荷儲存 結(jié)構(gòu)的示意圖。圖IlB為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，溝道熱空穴注 入至電荷儲存結(jié)構(gòu)的示意圖。圖12A為在具有凹入溝道的非易失性存儲器單元中，基板熱空穴注入至電荷儲存 結(jié)構(gòu)的示意圖。圖12B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，基板熱空穴注 入至電荷儲存結(jié)構(gòu)的示意圖。圖13A為在具有凹入溝道的非易失性存儲器單元中，用以讀取儲存于電荷儲存結(jié) 構(gòu)的右側(cè)的數(shù)據(jù)的一反向讀取操作的示意圖。圖13B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，用以讀取儲存 于電荷儲存結(jié)構(gòu)的右側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。圖14A為在具有凹入溝道的非易失性存儲器單元中，用以儲存位于電荷儲存結(jié)構(gòu) 的左側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。圖14B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，用以儲存位于 電荷儲存結(jié)構(gòu)的左側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。圖15A為在具有凹入溝道的非易失性存儲器單元中，用以讀取儲存于電荷儲存結(jié) 構(gòu)的右側(cè)的數(shù)據(jù)的一帶間讀取操作的示意圖。圖15B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，用以讀取儲存 于電荷儲存結(jié)構(gòu)的右側(cè)的數(shù)據(jù)的一帶間讀取操作的示意圖。圖16A為在具有凹入溝道的非易失性存儲器單元中，用以儲存位于電荷儲存結(jié)構(gòu) 的左側(cè)的數(shù)據(jù)的帶間讀取操作的示意圖。
圖16B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，用以儲存位于 電荷儲存結(jié)構(gòu)的左側(cè)的數(shù)據(jù)的帶間讀取操作的示意圖。圖17為具有一凹入溝道的一非易失性存儲器單元陣列的制造流程圖，其顯示圖 19至2圖的工藝步驟的各種可能的組合。圖18A為具有舉升的源極區(qū)與漏極區(qū)的一 NOR非易失性存儲器單元陣列的制造流 程圖，其顯示圖M至27的工藝步驟的各種可能的組合。圖18B為具有舉升的源極區(qū)與漏極區(qū)的一 NAND非易失性存儲器單元陣列的制造 流程圖，其顯示圖觀至30的工藝步驟的各種可能的組合。圖19A至19C為在圖22或23之前，在具有凹入溝道的非易失性存儲器單元中，用 以形成溝槽的工藝步驟。圖20A至20E為在圖22或23以前，在非易失性存儲器單元中形成溝槽之前，用以 縮小柵極長度的工藝步驟。圖21A至21E為在圖22或23以前，在非易失性存儲器單元中形成溝槽之前，用以 擴(kuò)大柵極長度的工藝步驟。圖22A至2 為在圖19、20或21以后的結(jié)束工藝步驟，用以形成NOR非易失性存 儲器單元陣列，每個NOR非易失性存儲器單元位于溝槽中，以使每個非易失性存儲器單元 具有凹入溝道。圖23A至23E為在圖19、20或21以后的結(jié)束工藝步驟，用以形成NAND非易失性 存儲器單元陣列，每個NAND非易失性存儲器單元位于溝槽中，以使每個非易失性存儲器單 元具有凹入溝道。圖24A至24D為在圖25或沈以前的開始工藝步驟，用以形成在NOR陣列中的非 易失性存儲器單元的舉升的源極區(qū)與漏極區(qū)。圖25A至25B為在圖M以后且在圖27以前的結(jié)束工藝步驟，其使用外延硅以形 成在NOR陣列中的非易失性存儲器單元的舉升的源極區(qū)與漏極區(qū)。圖26A至26C為在圖M以后且在圖27以前的結(jié)束工藝步驟，其使用多晶硅以形 成在NOR陣列中的非易失性存儲器單元的舉升的源極區(qū)與漏極區(qū)。圖27A至27D為在圖25或沈以前的結(jié)束工藝步驟，用以形成NOR非易失性存儲 器單元陣列，每個NOR非易失性存儲器單元都具有舉升的源極區(qū)與漏極區(qū)。圖28A至28D為在圖四或30以前的開始工藝步驟，用以形成NAND非易失性存儲 器單元陣列，每個NAND非易失性存儲器單元具有舉升的源極區(qū)與漏極區(qū)。圖29A至29B為在圖觀以后的結(jié)束工藝步驟，其使用外延硅以形成NAND非易失 性存儲器單元陣列，每個NAND非易失性存儲器單元都具有舉升的源極區(qū)與漏極區(qū)。圖30A至30C為在圖觀圖以后的結(jié)束工藝步驟，其使用多晶硅以形成NAND非易 失性存儲器單元陣列，每個NAND非易失性存儲器單元都具有舉升的源極區(qū)與漏極區(qū)。圖31為具有如披露于此的變化溝道區(qū)界面的例示的非易失性存儲器集成電路的 方塊圖。圖32為在源極區(qū)與漏極區(qū)之間具有凹入溝道的非易失性存儲器單元的示意圖， 由此使下介電結(jié)構(gòu)具有三層薄ONO結(jié)構(gòu)。圖33為具有舉升離半導(dǎo)體基板的源極區(qū)與漏極區(qū)的非易失性存儲器單元的示意圖，由此使下介電結(jié)構(gòu)具有三層薄ONO結(jié)構(gòu)。附圖標(biāo)記說明102、302、402、502、602、702、802、902、1002、1102、1202、1302、1402、1502、1602、 2264,2722 柵極/柵極區(qū)104:介電結(jié)構(gòu)106 電荷儲存結(jié)構(gòu)108 電荷儲存結(jié)構(gòu)/介電結(jié)構(gòu)110、210、304、404、804、904、1204、2280、2380、2560、2660、2960、3060 源極 / 源極
區(qū)112、212、306、406、806、906、1206、2282、2382、2562、2662、2962、3062 漏極區(qū) / 漏 極114、214 溝道區(qū)/溝道116:源極與漏極區(qū)118:界面120 結(jié)深度122 本體/本體區(qū)208:介電結(jié)構(gòu)218 界面220:結(jié)深度308、408、808、908、1208 本體區(qū)504、1104 :p+ 型源極區(qū)506、1106 :p+ 型漏極區(qū)508、708、1108 :N 型本體區(qū)604,704,1004、1304、1404、1504、1604 :n+ 型源極區(qū)606、706、1006、1306、1406、1506、1606 :n+型漏極區(qū)608、1008、1308、1408、1508、1608 :P 型本體區(qū)710、1210:阱區(qū)1900、2400、2800 基板1910、1912、2112、2290、2772 氧化物1922 光致抗蝕劑1930、1932、2232 溝槽2040、2042、2440、2840 間隙壁2250 介電材料與電荷儲存結(jié)構(gòu)2260,2262 柵極材料2270、2272 介電材料2410 介電材料與電荷儲存結(jié)構(gòu)2412 :0N02420、2650、2652、2820、3050、3052 多晶硅2430:SiN/氧化物
9
2442,2842 間隙壁側(cè)壁
2550,2950 外延硅
2810電荷儲存結(jié)構(gòu)
2812:0N0
3100存儲器陣列
3101列解碼器
3102字線
3103行解碼器
3104位線
3105匯流排
3106感測放大器與數(shù)據(jù)輸入結(jié)構(gòu)
3107數(shù)據(jù)匯流排
3108偏壓配置供應(yīng)電壓
3109偏壓配置狀態(tài)機(jī)
3111數(shù)據(jù)輸入線
3115數(shù)據(jù)輸出線
3150集成電路
3208:0N0結(jié)構(gòu)
具體實(shí)施例方式圖1為非易失性存儲器單元的示意圖，非易失性存儲器單元在源極區(qū)與漏極區(qū)之 間具有凹入的溝道。柵極102，在多數(shù)實(shí)施例中為部分的字線，具有柵極電壓Vg。在某些實(shí)施例中， 柵極結(jié)構(gòu)包含材料，其功函數(shù)大于N型硅的本征功函數(shù)，或大于約4. IeV,且最好是大于約 4. 25eV,譬如大于約kV。代表性的柵極材料包含P型多晶硅、氮化鈦、鉬與其他高功函數(shù) 金屬及材料。適合本發(fā)明的實(shí)施例的具有相當(dāng)高的功函數(shù)的其他材料包含金屬，其包含但 不限于釕(Ru)、銥(Ir)、鎳(Ni)與鈷(Co)；金屬合金，其包含但不限于釕-鈦與鎳-鈦；金 屬氮化物；以及金屬氧化物，其包含但不限于氧化釕(RuO2)。高功函數(shù)柵極材料產(chǎn)生比典型 的N型多晶硅柵極較高的電子隧穿的注入勢壘。具有二氧化硅作為外介電層的N型多晶硅 柵極的注入勢壘在3. 15eV左右。因此，本發(fā)明的實(shí)施例使用供柵極用與供外介電層用的材 料，具有一注入勢壘，其高于約3. MeV，例如高于約3.如V，且最好是高于約^V。關(guān)于具有 二氧化硅外介電層的P型多晶硅柵極，其注入勢壘大約是4. 25eV，且相對于具有含二氧化 硅外介電層的N型多晶硅柵極的單元而言，所產(chǎn)生的收斂單元的閥值被減少大約2伏特。介電結(jié)構(gòu)104位于柵極102與電荷儲存結(jié)構(gòu)106之間。另一介電結(jié)構(gòu)108位于電 荷儲存結(jié)構(gòu)106與溝道區(qū)114之間。代表性介電材料包含具有大約2至10納米的厚度的 二氧化硅與氮氧化硅，或其他類似的高介電常數(shù)材料，其包含譬如氧化鋁(Al2O3)。電荷儲存結(jié)構(gòu)106儲存電荷以控制由非易失性存儲器單元所儲存的邏輯狀態(tài)。較 先的實(shí)施例的電荷儲存結(jié)構(gòu)是會導(dǎo)電的，譬如是多晶硅，以使儲存電荷擴(kuò)展遍及此電荷儲 存結(jié)構(gòu)。較新的實(shí)施例的電荷儲存結(jié)構(gòu)為電荷捕捉與納米晶體結(jié)構(gòu)。這種較新的實(shí)施例不像導(dǎo)電材料，會將電荷儲存于電荷儲存結(jié)構(gòu)的特定位置，由此啟動不同位置的電荷儲存結(jié) 構(gòu)以儲存分別的邏輯狀態(tài)。代表性的電荷捕捉結(jié)構(gòu)包含具有大約3至9納米的厚度的氮化娃。源極區(qū)110具有源極電壓Vs，而漏極區(qū)112具有漏極電壓Vd。源極區(qū)110與漏極 區(qū)112在多數(shù)的實(shí)施例中為部分的位線，且其特征為結(jié)深度120。本體區(qū)122在多數(shù)的實(shí)施 例中是基板或阱，且具有本體電壓Vb。為因應(yīng)被施加至柵極102、源極110、漏極112及本體 122的適當(dāng)?shù)钠珘号渲茫纬蓽系?14以電連接源極110與漏極112。源極與漏極區(qū)116的上邊緣高于在溝道114與介電結(jié)構(gòu)108之間的界面118。然 而，在溝道114與介電結(jié)構(gòu)108之間的界面118維持在源極與漏極區(qū)的下邊緣上方。因此， 在溝道114與介電結(jié)構(gòu)108之間的界面118結(jié)束于源極區(qū)110與漏極區(qū)112的中間區(qū)域。源極區(qū)110與漏極區(qū)112的上邊緣與本體區(qū)122的上邊緣排成一線。因此，圖1 的非易失性存儲器單元為凹入溝道的實(shí)施例。圖2為一非易失性存儲器單元的示意圖，非易失性存儲器單元具有舉升離半導(dǎo)體 基板的源極區(qū)與漏極區(qū)。圖1與圖2的非易失性存儲器單元實(shí)質(zhì)上是類似的。然而，源極區(qū) 210與漏極區(qū)212的上邊緣位于本體區(qū)122的上邊緣的上方。因此，圖2的非易失性存儲器 單元為舉升的源極與漏極的實(shí)施例。在溝道214與介電結(jié)構(gòu)208之間的界面218仍然結(jié)束 于源極區(qū)210與漏極區(qū)212的中間區(qū)域。源極區(qū)210與漏極區(qū)212的特征為結(jié)深度220。圖3A為在具有凹入溝道的非易失性存儲器單元中，電子從柵極注入至電荷儲存 結(jié)構(gòu)的示意圖。柵極區(qū)302具有-IOV的柵極電壓Vg。源極區(qū)304具有IOV或浮動的源極電壓Vs。 漏極區(qū)306具有IOV或浮動的漏極電壓Vd。本體區(qū)308具有IOV的本體電壓Vb。圖;3B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，電子從柵極注 入至電荷儲存結(jié)構(gòu)的示意圖。圖3B的偏壓配置類似于圖3A。圖4A為在具有凹入溝道的非易失性存儲器單元中，電子從基板注入至電荷儲存 結(jié)構(gòu)的示意圖。柵極區(qū)402具有IOV的柵極電壓Vg。源極區(qū)404具有-IOV或浮動的源極電壓Vs。 漏極區(qū)406具有-IOV或浮動的漏極電壓Vd。本體區(qū)408具有-IOV的本體電壓Vb。圖4B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，電子從基板注 入至電荷儲存結(jié)構(gòu)的示意圖。圖4B的偏壓配置類似于圖4A。圖5A為在具有凹入溝道的非易失性存儲器單元中，帶間(band-to-band)熱電子 注入至電荷儲存結(jié)構(gòu)的示意圖。柵極區(qū)502具有IOV的柵極電壓Vg。ρ+型源極區(qū)504具有-5V的源極電壓Vs。 P+型漏極區(qū)506具有OV或浮動的漏極電壓Vd。N型本體區(qū)508具有OV的本體電壓Vb。圖5B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，帶間熱電子注 入至電荷儲存結(jié)構(gòu)的示意圖。圖5B的偏壓配置類似于圖5A。圖6A為在具有凹入溝道的非易失性存儲器單元中，溝道熱電子注入至電荷儲存 結(jié)構(gòu)的示意圖。柵極區(qū)602具有IOV的柵極電壓Vg。η+型源極區(qū)604具有-5V的源極電壓Vs。 η+型漏極區(qū)606具有OV的漏極電壓Vd。P型本體區(qū)608具有OV的本體電壓Vb。
圖6B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，溝道熱電子注 入至電荷儲存結(jié)構(gòu)的示意圖。圖6B的偏壓配置類似于圖6A。圖7A為在具有凹入溝道的非易失性存儲器單元中，基板熱電子注入至電荷儲存 結(jié)構(gòu)的示意圖。柵極區(qū)702具有IOV的柵極電壓Vg。η+型源極區(qū)704具有OV的源極電壓Vs。η+ 型漏極區(qū)706具有OV的漏極電壓Vd。N型本體區(qū)708具有-6V的本體電壓Vb。P型阱區(qū) 710具有-5V的阱電壓Vw。源極區(qū)704與漏極區(qū)706位于此阱區(qū)710中，而阱區(qū)710位于 本體區(qū)708中。圖7B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，基板熱電子注 入至電荷儲存結(jié)構(gòu)的示意圖。圖7B的偏壓配置類似于圖7A。圖8A為在具有凹入溝道的非易失性存儲器單元中，空穴從柵極注入至電荷儲存 結(jié)構(gòu)的示意圖。柵極區(qū)802具有IOV的柵極電壓Vg。源極區(qū)804具有-IOV或浮動的源極電壓Vs。 漏極區(qū)806具有-IOV或浮動的漏極電壓Vd。本體區(qū)808具有-IOV的本體電壓Vb。圖8B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，空穴從柵極注 入至電荷儲存結(jié)構(gòu)的示意圖。圖8B的偏壓配置類似于圖8A。圖9A為在具凹入溝道的非易失性存儲器單元中，空穴從基板注入至電荷儲存結(jié) 構(gòu)的示意圖。柵極區(qū)902具有-IOV的柵極電壓Vg。源極區(qū)904具有IOV或浮動的源極電壓Vs。 漏極區(qū)906具有IOV或浮動的漏極電壓Vd。本體區(qū)908具有IOV的本體電壓Vb。圖9B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，空穴從基板注 入至電荷儲存結(jié)構(gòu)的示意圖。圖9B的偏壓配置類似于圖9A。圖IOA為在具有凹入溝道的非易失性存儲器單元中，帶間熱空穴注入至電荷儲存 結(jié)構(gòu)的示意圖。柵極區(qū)1002具有-IOV的柵極電壓Vg。η+型源極區(qū)1004具有5V的源極電壓Vs。 η+型漏極區(qū)1006具有OV或浮動的漏極電壓Vd。P型本體區(qū)1008具有OV的本體電壓Vb。圖IOB為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，帶間熱空穴注 入至電荷儲存結(jié)構(gòu)的示意圖。圖IOB的偏壓配置類似于圖10A。圖IlA為在具有凹入溝道的非易失性存儲器單元中，溝道熱空穴注入至電荷儲存 結(jié)構(gòu)的示意圖。柵極區(qū)1102具有-IOV的柵極電壓Vg。ρ+型源極區(qū)1104具有OV的源極電壓Vs。 P+型漏極區(qū)1106具有5V的漏極電壓Vd。N型本體區(qū)1108具有OV的本體電壓Vb。圖IlB為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，溝道熱空穴注 入至電荷儲存結(jié)構(gòu)的示意圖。圖IlB的偏壓配置類似于圖IlA0圖12A為在具有凹入溝道的非易失性存儲器單元中，基板熱空穴注入至電荷儲存 結(jié)構(gòu)的示意圖。柵極區(qū)1202具有-IOV的柵極電壓Vg。ρ+型源極區(qū)1204具有OV的源極電壓Vs。 P+型漏極區(qū)1206具有OV的漏極電壓Vd。P型本體區(qū)1208具有6V的本體電壓Vb。N型阱 區(qū)1210具有5V的阱電壓Vw。源極區(qū)1204與漏極區(qū)1206位于阱區(qū)1210中，而阱區(qū)1210位于本體區(qū)1208中。圖12B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，基板熱空穴注 入至電荷儲存結(jié)構(gòu)的示意圖。圖12B的偏壓配置類似于圖12A。圖13A為在具有凹入溝道的非易失性存儲器單元中，用以讀取儲存于電荷儲存結(jié) 構(gòu)的右側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。柵極區(qū)1302具有3V的柵極電壓Vg。η+型源極區(qū)1304具有1. 5V的源極電壓Vs。 η+型漏極區(qū)1306具有OV的漏極電壓Vd。P型本體區(qū)1308具有OV的本體電壓Vb。圖1 為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，用以讀取儲存 于電荷儲存結(jié)構(gòu)的右側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。圖13B的偏壓配置類似于圖13A。圖14A為在具有凹入溝道的非易失性存儲器單元中，用以儲存位于電荷儲存結(jié)構(gòu) 的左側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。柵極區(qū)1402具有3V的柵極電壓Vg。η+型源極區(qū)1404具有OV的源極電壓Vs。 η+型漏極區(qū)1406具有1. 5V的漏極電壓Vd。P型本體區(qū)1408具有OV的本體電壓Vb。圖14B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，用以儲存位于 電荷儲存結(jié)構(gòu)的左側(cè)的數(shù)據(jù)的反向讀取操作的示意圖。圖14B的偏壓配置類似于圖14A。圖15A為在具有凹入溝道的非易失性存儲器單元中，用以讀取儲存于電荷儲存結(jié) 構(gòu)的右側(cè)的數(shù)據(jù)的一帶間讀取操作的示意圖。柵極區(qū)1502具有-IOV的柵極電壓Vg。η+型源極區(qū)1504具有浮動的源極電壓 Vs。η+型漏極區(qū)1506具有2V的漏極電壓Vd。P型本體區(qū)1508具有OV的本體電壓Vb。圖15B為在具有舉升的源極與漏極區(qū)的非易失性存儲器單元中，用以讀取儲存于 電荷儲存結(jié)構(gòu)的右側(cè)的數(shù)據(jù)的一帶間讀取操作的示意圖。圖15B的偏壓配置類似于圖15A。圖16A為在具有凹入溝道的非易失性存儲器單元中，用以儲存位于電荷儲存結(jié)構(gòu) 的左側(cè)的數(shù)據(jù)的帶間讀取操作的示意圖。柵極區(qū)1602具有-IOV的柵極電壓Vg。η+型源極區(qū)1604具有2V的源極電壓Vs。 η+型漏極區(qū)1606具有浮動的漏極電壓Vd。P型本體區(qū)1608具有OV的本體電壓Vb。圖16B為在具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元中，用以儲存位于 電荷儲存結(jié)構(gòu)的左側(cè)的數(shù)據(jù)的帶間讀取操作的示意圖。圖16B的偏壓配置類似于圖16A。由于結(jié)合的垂直與橫向電場的緣故，流經(jīng)非易失性存儲器單元結(jié)構(gòu)的帶間電流以 高準(zhǔn)確度決定電荷儲存結(jié)構(gòu)的特定部分的電荷儲存狀態(tài)。較大的垂直與橫向電場導(dǎo)致較大 的帶間電流。一種偏壓配置被應(yīng)用至各種不同的端子，以使這些能帶彎曲到足以在非易失 性存儲器單元結(jié)構(gòu)中產(chǎn)生帶間電流，同時將在非易失性存儲器單元節(jié)點(diǎn)之間的電位差保持 為足夠低，以使程序化或抹除不會產(chǎn)生。在偏壓配置的例子中，非易失性存儲器單元結(jié)構(gòu)相對于有源源極區(qū)或漏極區(qū)與本 體區(qū)被逆向偏壓，產(chǎn)生逆向偏壓的結(jié)。此外，柵極結(jié)構(gòu)的電壓導(dǎo)致這些能帶彎曲成足以使帶 間隧穿經(jīng)由非易失性存儲器單元結(jié)構(gòu)而產(chǎn)生。在其中一個非易失性存儲器單元結(jié)構(gòu)節(jié)點(diǎn) (在多數(shù)的實(shí)施例中是源極區(qū)或漏極區(qū))中的高摻雜濃度。其中此結(jié)構(gòu)節(jié)點(diǎn)具有所產(chǎn)生的 空間電荷區(qū)域的高電荷密度，以及此空間電荷區(qū)域在短距離內(nèi)的電壓改變，有助于產(chǎn)生急 遽的能帶彎曲。位于逆向偏壓的結(jié)的一側(cè)上的此價帶的電子經(jīng)由被禁止的間隙遂穿至在逆 向偏壓的結(jié)的另一側(cè)上的導(dǎo)帶，并向下漂移至勢能丘(potential hill)，更深入至逆向偏壓的結(jié)的N型節(jié)點(diǎn)。類似地，空穴漂移過勢能丘，遠(yuǎn)離逆向偏壓的結(jié)的N型節(jié)點(diǎn)，并朝向逆 向偏壓的結(jié)的P型節(jié)點(diǎn)。柵極區(qū)的電壓控制位于電荷儲存結(jié)構(gòu)附近的逆向偏壓的結(jié)的部分的電壓。當(dāng)柵極 結(jié)構(gòu)的電壓變成更負(fù)時，位于電荷儲存結(jié)構(gòu)的附近的逆向偏壓的結(jié)的此部分的電壓變成更 負(fù)，導(dǎo)致二極管結(jié)構(gòu)中的更深的能帶彎曲。因?yàn)橐韵?1)與O)的至少某些組合的結(jié)果，更 多帶間電流會流動(1)在彎曲能帶的一側(cè)的被占據(jù)的電子能級與彎曲能帶的另一側(cè)的未 被占據(jù)的電子能級之間漸增重疊量；以及( 在被占據(jù)的電子能級與未被占據(jù)的電子能級 之間的更狹小的阻絕寬度 6ze，Physics of Semiconductor Devices，1981)。儲存于電荷儲存結(jié)構(gòu)上的凈負(fù)或凈正電荷更進(jìn)一步影響能帶彎曲度。依據(jù)高斯定 律，當(dāng)負(fù)電壓相對于逆向偏壓的結(jié)被施加至柵極區(qū)時，較強(qiáng)電場由靠近具有相當(dāng)高的凈負(fù) 電荷的電荷儲存結(jié)構(gòu)的部分的逆向偏壓的結(jié)的部分所經(jīng)歷。類似地，當(dāng)正電壓相對于逆向 偏壓的結(jié)被施加至柵極區(qū)時，較強(qiáng)電場由靠近具有相當(dāng)高的凈正電荷的電荷儲存結(jié)構(gòu)的部 分的逆向偏壓的結(jié)的部分所經(jīng)歷。關(guān)于讀取的不同的偏壓配置以及關(guān)于程序化與抹除的偏壓配置顯示出慎重的平 衡。關(guān)于讀取，在逆向偏壓的結(jié)節(jié)點(diǎn)之間的電位差不應(yīng)導(dǎo)致載荷子的實(shí)質(zhì)上的數(shù)目通過一 介電材料至電荷儲存結(jié)構(gòu)并影響電荷儲存狀態(tài)(亦即，程序化邏輯位準(zhǔn))。相較之下，關(guān)于 程序化與抹除，在逆向偏壓的結(jié)節(jié)點(diǎn)之間的電位差足以導(dǎo)致載流子的實(shí)質(zhì)上的數(shù)目通過一 介電材料并通過帶間熱載流子注入來影響電荷儲存狀態(tài)。圖17為具有凹入溝道的非易失性存儲器單元陣列的制造流程圖，其顯示圖19至 23的工藝步驟的各種可能的組合。圖17披露下述的處理流程組合圖19與22 ；圖19與 23 ；圖20與22 ；圖20與23 ；圖21與22 ；以及圖21與23。這些組合伴隨著后端處理。圖18A與18B為具有舉升的源極區(qū)與漏極區(qū)的非易失性存儲器單元陣列的制造流 程圖。圖18A為具有舉升的源極區(qū)與漏極區(qū)的NOR非易失性存儲器單元陣列的制造流程 圖，其顯示圖M至27的工藝步驟的各種可能的組合。圖18A披露下述的處理流程組合圖 24,25與27 ；以及圖24 J6與27。這些組合伴隨著后端處理。圖18B為具有舉升的源極區(qū)與漏極區(qū)的NAND非易失性存儲器單元陣列的制造流 程圖，其顯示圖28至30的工藝步驟的各種可能的組合。圖18B披露下述的處理流程組合 圖觀與四；以及圖28與30。這些組合伴隨著后端處理。圖19A至19C為在圖22或23之前，在具有刻有溝槽的溝道的非易失性存儲器單 元中，用以形成溝槽的工藝步驟。在圖19A中，氧化物1910沉積于基板1900上。光致抗蝕 劑被沉積并刻以圖案，且被刻以圖案的光致抗蝕劑用以依據(jù)光致抗蝕劑圖案來移除氧化物 的數(shù)個部分。在圖19B中，殘留的光致抗蝕劑1922保護(hù)殘留的氧化物1912。殘留的光致抗 蝕劑被移除，且未被氧化物覆蓋的基板被蝕刻。在圖19C中，溝槽1930被蝕刻至未被氧化 物1912覆蓋的基板1900中。圖20A至20E為在圖22或23以前，在非易失性存儲器單元中形成溝槽之前，用 以縮小柵極長度的工藝步驟。圖20A至20E為在圖22或23以前，用以在非易失性存儲器 單元中形成溝槽之前縮小柵極長度的工藝步驟。圖20A至20C類似于圖19A至19C。在圖 20D中，間隙壁2040沉積至此溝槽中，殘留下較小溝槽1932。在圖20E中，溝槽的底部旁的間隙壁部分被蝕刻，殘留下間隙壁2042。此種柵極長度縮小可留下相較于圖19的較小柵極 長度。圖21A至21E為在圖22或23以前，在非易失性存儲器單元中形成溝槽之前，用以 擴(kuò)大柵極長度的工藝步驟。圖21A至21B類似于圖19A至19B。在圖21C中，殘留的被刻以 圖案的光致抗蝕劑被移除，露出圖案化的氧化物1912。在圖21D中，此圖案化的氧化物被蝕 刻，殘留下較小的圖案化的氧化物2112。在圖21E中，溝槽2132被蝕刻凹入至未被氧化物 2112覆蓋的基板1900中。此種柵極長度比例調(diào)整會留下相較于圖19的較長的柵極長度。圖22A至2 為在圖19、20或21以后的結(jié)束工藝步驟，用以形成NOR非易失性存 儲器單元陣列，每個NOR非易失性存儲器單元位于溝槽中，以使每個非易失性存儲器單元 具有凹入溝道。在圖22A中，例如ONO層的介電材料與電荷儲存結(jié)構(gòu)2250形成于溝槽中，從 而殘留下較小溝槽2232。在圖22B中，沉積例如多晶硅的柵極材料2260。在圖22C中，柵 極材料被蝕刻，從而殘留下柵極材料2262在溝槽的內(nèi)部。在圖22D中，例如SiN的介電材 料2270沉積于柵極材料2262上。在圖22E中，此介電材料被蝕刻，而殘留下介電材料2272 在溝槽的內(nèi)部。在圖22F中，殘留的圖案化的氧化物被移除。在此時點(diǎn)，柵極材料2262與 氧化物2272的堆疊上升高于基板的表面。在圖22G中，離子注入法形成源極區(qū)2280與漏 極區(qū)2282。在圖22H中，沉積例如HDP氧化物的氧化物2290。在圖221中，例如通過CMP、 回浸(dip-back)或回蝕來移除覆蓋氧化物2272的過剩的氧化物。在圖22J中，移除氧化 物2272。在圖22K中，沉積額外柵極材料而形成柵極區(qū)2264。圖23A至23E為在圖19、20或21以后的結(jié)束工藝步驟，用以形成NAND非易失性存 儲器單元陣列，每個NAND非易失性存儲器單元位于溝槽中，以使每個非易失性存儲器單元 具有凹入溝道。在圖23A中，例如ONO層的介電材料與電荷儲存結(jié)構(gòu)2250形成于溝槽中， 從而殘留下較小溝槽2232。在圖23B中，沉積例如多晶硅的柵極材料2260。在圖23C中， 過剩的柵極材料例如通過CMP而被移除，從而暴露ONO層。在圖23D中，殘留的圖案化的氧 化物被移除。在此時點(diǎn)，柵極材料2262上升高于基板的表面。在圖23E中，離子注入法形 成源極區(qū)2380與漏極區(qū)2382。圖24A至24D為在圖25或沈以前的開始工藝步驟，用以形成在NOR陣列中的非 易失性存儲器單元的舉升的源極區(qū)與漏極區(qū)。在圖24A中，例如ONO層的介電材料與電荷 儲存結(jié)構(gòu)2410沉積于基板MOO上。在圖MB中，沉積例如多晶硅的柵極材料，例如SiN的 氧化物材料沉積于柵極材料上，而形成光刻(photolithographic)結(jié)構(gòu)，殘留下SiN 2430、 多晶硅M20與ΟΝΟ M12的堆疊。在圖MC中，形成間隙壁對40。在圖MD中，蝕刻間隙 壁，而殘留下間隙壁側(cè)壁M42。圖25A至25B為在圖M以后且在圖27以前的結(jié)束工藝步驟，其使用外延硅以形 成在NOR陣列中的非易失性存儲器單元的舉升的源極區(qū)與漏極區(qū)。在圖25A中，沉積外延 硅2550。在圖25B中，離子注入法形成源極區(qū)2560與漏極區(qū)2562。圖26A至26C為在圖M以后且在圖27以前的結(jié)束工藝步驟，其使用多晶硅以形 成在NOR陣列中的非易失性存儲器單元的舉升的源極區(qū)與漏極區(qū)。在圖2隊(duì)中，沉積多晶 硅沈50。在圖^B中，回蝕此多晶硅以留下多晶硅沈52。在圖^C中，離子注入法形成源 極區(qū)沈60與漏極區(qū)沈62。圖27A至27D為在圖25或沈以前的結(jié)束工藝步驟，用以形成NOR非易失性存儲器單元陣列，每個NOR非易失性存儲器單元都具有舉升的源極區(qū)與漏極區(qū)。在圖27A中，沉積 例如HDP氧化物的介電材料，而覆蓋包含間隙壁側(cè)壁與氧化物M30的結(jié)構(gòu)。在圖27B中， 例如通過CMP、回浸(dip-back)或回蝕來移除覆蓋氧化物M30的過剩的氧化物，而殘留下 氧化物2772圍繞間隙壁側(cè)壁。在圖27C中，移除氧化物M30。在圖27D中，沉積額外柵極 材料以形成柵極區(qū)2722。圖28A至28D為在圖四或30以前的開始工藝步驟，用以形成NAND非易失性存儲 器單元陣列，每個NAND非易失性存儲器單元具有舉升的源極區(qū)與漏極區(qū)。在圖28k中，例 如ONO層的介電材料與電荷儲存結(jié)構(gòu)觀10沉積于基板觀00上。在圖^B中，沉積例如多 晶硅的柵極材料，形成光刻結(jié)構(gòu)，而殘留下多晶硅觀20與ONO觀12的堆疊。在圖^C中， 形成間隙壁觀40。在圖^D，蝕刻此間隙壁，而殘留下間隙壁側(cè)壁觀42。圖四々至298為在圖觀以后的結(jié)束工藝步驟，其使用外延硅以形成NAND非易失性 存儲器單元陣列，每個NAND非易失性存儲器單元都具有舉升的源極區(qū)與漏極區(qū)。在圖29A 中，沉積外延硅四50。在圖^B中，離子注入法形成源極區(qū)四60與漏極區(qū)四62。圖30A至30C為在圖28以后的結(jié)束工藝步驟，其使用多晶硅以形成NAND非易失性 存儲器單元陣列，每個NAND非易失性存儲器單元都具有舉升的源極區(qū)與漏極區(qū)。圖30A至 30C為在圖M以后且在圖27以前的結(jié)束工藝步驟，其使用多晶硅以形成在NOR陣列中的非 易失性存儲器單元的舉升的源極區(qū)與漏極區(qū)。在圖30A中，沉積多晶硅3050。在圖30B中， 回蝕多晶硅以留下多晶硅3052。在圖30C中，離子注入法形成源極區(qū)3060與漏極區(qū)3062。圖31為具有如披露于此的變化溝道區(qū)界面的例示的非易失性存儲器集成電路的 方塊圖。集成電路3150包含位于半導(dǎo)體基板上的非易失性存儲器單元的存儲器陣列 3100。陣列3100的每個存儲器單元具有變化溝道區(qū)界面，例如凹入溝道區(qū)，或舉升的源極 區(qū)與漏極區(qū)。陣列3100的存儲器單元可能是個別的單元，其互相連接成一陣列，或互相連 接成多重陣列。列解碼器3101連接至多條字線3102，其沿著存儲器陣列3100的列配置。 行解碼器3103連接至多條位線3104，其沿著存儲器陣列3100的行配置。在匯流排3105上 的位址提供至行解碼器3103與列解碼器3101。感測放大器與數(shù)據(jù)輸入結(jié)構(gòu)3106經(jīng)由數(shù) 據(jù)匯流排3107而連接至行解碼器3103。數(shù)據(jù)經(jīng)由數(shù)據(jù)輸入線3111，而從集成電路3150上 的輸入/輸出埠，或從在集成電路3150的內(nèi)部或外部的其他數(shù)據(jù)源提供至方塊3106中的 數(shù)據(jù)輸入結(jié)構(gòu)。數(shù)據(jù)經(jīng)由數(shù)據(jù)輸出線3115而從方塊3106上的感測放大器提供至集成電路 3150上的輸入/輸出埠，或提供至在集成電路3150的內(nèi)部或外部的其他數(shù)據(jù)目標(biāo)。偏壓配 置狀態(tài)機(jī)3109控制偏壓配置供應(yīng)電壓3108(例如抹除確認(rèn)與程序化確認(rèn)電壓)的施加，以 及用以程序化、抹除及讀取存儲器單元的配置。圖32為在源極與漏極區(qū)之間具有凹入溝道的非易失性存儲器單元的示意圖，由 此使下介電結(jié)構(gòu)具有三層薄ONO結(jié)構(gòu)。此結(jié)構(gòu)類似圖1的非易失性存儲器單元，但是此介電 結(jié)構(gòu)108 (在電荷儲存結(jié)構(gòu)108與溝道區(qū)114之間)被三層薄ONO結(jié)構(gòu)3208所置換。ONO 結(jié)構(gòu)3208具有小空穴隧穿阻擋勢壘，例如少于或等于大約4. kV，或最好是少于或等于大 約1.9eV。ONO結(jié)構(gòu)3208的接近例示的厚度范圍如下。關(guān)于下氧化物< 20埃，5_20埃，或 < 15埃。關(guān)于中間的氮化物< 20埃或10-20埃。關(guān)于上氧化物< 20埃或15-20埃。圖 32的存儲器單元的某些實(shí)施例以S0N0N0S或能帶隙工程(bandgapengineered，BE) -SONOS表示。三層薄ONO結(jié)構(gòu)3208的各種不同的實(shí)施例的額外細(xì)節(jié)披露于美國專利申請案號 11/324，M0，其于此并入作參考。圖33為具有舉升離半導(dǎo)體基板的源極區(qū)與漏極區(qū)的非易失性存儲器單元的示意 圖，由此使下介電結(jié)構(gòu)具有三層薄ONO結(jié)構(gòu)3208。綜上所述，雖然本發(fā)明已以一優(yōu)選實(shí)施例披露如上，然其并非用以限定本發(fā)明。本 發(fā)明所屬技術(shù)領(lǐng)域中普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動 與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定者為準(zhǔn)。本發(fā)明主張發(fā)明人廖意瑛于2006年7月10日申請的美國專利臨時申請案號 60/806，840的優(yōu)先權(quán)，該案的名稱為溝槽溝道非易失性存儲器單元結(jié)構(gòu)、制造方法及操作 方法(Recess-Channel Non-Volatile Memory Cell Structure，Manufacturing Methods and Operating Methods)。
權(quán)利要求
1.一種非易失性存儲器單元集成電路，包含電荷捕捉結(jié)構(gòu)，用來儲存電荷以控制由該非易失性存儲器單元集成電路儲存的邏輯狀態(tài)；源極區(qū)與漏極區(qū)，以溝道區(qū)分離；以及一個或多個介電結(jié)構(gòu)，至少部分位于該電荷捕捉結(jié)構(gòu)與該溝道區(qū)之間，并至少部分位 于該電荷捕捉結(jié)構(gòu)與柵極電壓源之間，其中界面分離該一個或多個介電結(jié)構(gòu)的一部分以及該溝道區(qū)，該界面的第一端結(jié)束于 該源極區(qū)的中間部分，且該界面的第二端結(jié)束于該漏極區(qū)的中間部分。
2.如權(quán)利要求1所述的電路，其中由于該源極區(qū)與該漏極區(qū)被舉升離開該非易失性存 儲器單元集成電路的基板，使得該界面的該第一端結(jié)束于該源極區(qū)的中間部分，而該界面 的該第二端結(jié)束于該漏極區(qū)的中間部分。
3.如權(quán)利要求1所述的電路，其中由于該溝道區(qū)凹入該非易失性存儲器單元集成電路 的基板，使得該界面的該第一端結(jié)束于該源極區(qū)的中間部分，而該界面的該第二端結(jié)束于 該漏極區(qū)的中間部分。
4.如權(quán)利要求1所述的電路，其中該電荷捕捉結(jié)構(gòu)儲存一位元。
5.如權(quán)利要求1所述的電路，其中該電荷捕捉結(jié)構(gòu)儲存多重位元。
6.如權(quán)利要求1所述的電路，其中至少部分位于該電荷捕捉結(jié)構(gòu)與該溝道區(qū)之間的該 介電結(jié)構(gòu)包含下氧化硅層；中間氮化硅層，位于該下氧化硅層上；以及上氧化硅層，位于該中間氮化硅層上。
7.如權(quán)利要求6所述的電路，其中該下氧化硅層具有少于大約20埃的厚度、大約5至 20埃的厚度或少于大約15埃的厚度。
8.如權(quán)利要求6所述的電路，其中該中間氮化硅層具有少于大約20埃的厚度或大約 10至20埃的厚度。
9.如權(quán)利要求6所述的電路，其中該上氧化硅層具有少于大約20埃的厚度或大約15 至20埃的厚度。
10.一種非易失性存儲器單元集成電路的制造方法，包含以下步驟形成電荷捕捉結(jié)構(gòu)來儲存電荷，以控制由該非易失性存儲器單元集成電路儲存的邏輯 狀態(tài)；形成由溝道區(qū)分離的源極區(qū)與漏極區(qū)；以及形成一個或多個介電結(jié)構(gòu)，所述一個或多個介電結(jié)構(gòu)至少部分位于該電荷捕捉結(jié)構(gòu)與 該溝道區(qū)之間，且至少部分位于該電荷捕捉結(jié)構(gòu)與柵極電壓源之間，其中界面分離所述一個或多個介電結(jié)構(gòu)的一部分與該溝道區(qū)，該界面的第一端結(jié)束于 該源極區(qū)的中間部分，且該界面的第二端結(jié)束于該漏極區(qū)的中間部分。
11.如權(quán)利要求10所述的方法，其中這些源極與漏極區(qū)的該形成步驟包含添加一層材料至該集成電路的基板，以使所述的源極與漏極區(qū)被舉升離開該非易失性 存儲器單元集成電路的該基板。
12.如權(quán)利要求10所述的方法，還包含以下步驟在基板中形成溝槽，以使該電荷捕捉結(jié)構(gòu)的該形成步驟與所述一個或多個介電結(jié)構(gòu)的 該形成步驟發(fā)生于該溝槽中。
13.如權(quán)利要求10所述的方法，其中該電荷捕捉結(jié)構(gòu)儲存一位元。
14.如權(quán)利要求10所述的方法，其中該電荷捕捉結(jié)構(gòu)儲存多重位元。
15.如權(quán)利要求10所述的方法，其中至少部分位于該電荷捕捉結(jié)構(gòu)與該溝道區(qū)之間的 該介電結(jié)構(gòu)的該形成步驟包含形成下氧化硅層；形成中間氮化硅層于該下氧化硅層上；以及形成上氧化硅層于該中間氮化硅層上。
16.如權(quán)利要求15所述的方法，其中該下氧化硅層具有少于大約20埃的厚度、大約5 至20埃的厚度或少于大約15埃的厚度。
17.如權(quán)利要求15所述的方法，其中該中間氮化硅層具有少于大約20埃的厚度或大約 10至20埃的厚度。
18.如權(quán)利要求15所述的方法，其中該上氧化硅層具有少于大約20埃的厚度或大約 15至20埃的厚度。
19.一種非易失性存儲器單元集成電路，包含納米晶體結(jié)構(gòu)，用來儲存電荷以控制由該非易失性存儲器單元集成電路儲存的邏輯狀態(tài)；源極區(qū)與漏極區(qū)，其由溝道區(qū)分離；以及一個或多個介電結(jié)構(gòu)，其至少部分位于該納米晶體結(jié)構(gòu)與該溝道區(qū)之間，且至少部分 位于該納米晶體結(jié)構(gòu)與柵極電壓源之間，其中界面分離所述一個或多個介電結(jié)構(gòu)的一部分與該溝道區(qū)，該界面的第一端結(jié)束于 該源極區(qū)的中間部分，而該界面的第二端結(jié)束于該漏極區(qū)的中間部分。
20.如權(quán)利要求19所述的電路，其中由于該源極區(qū)與該漏極區(qū)被舉升離開該非易失 性存儲器單元集成電路的基板，使得該界面的該第一端結(jié)束于該中間部分源極區(qū)的中間部 分，而該界面的該第二端結(jié)束于該漏極區(qū)的中間部分。
21.如權(quán)利要求19所述的電路，其中由于該溝道區(qū)凹入該非易失性存儲器單元集成電 路的基板，使得該界面的該第一端結(jié)束于該源極區(qū)的中間部分，而該界面的該第二端結(jié)束 于該漏極區(qū)的中間部分。
22.如權(quán)利要求19所述的電路，其中該納米晶體結(jié)構(gòu)儲存一位元。
23.如權(quán)利要求19所述的電路，其中該納米晶體結(jié)構(gòu)儲存多重位元。
24.一種非易失性存儲器單元集成電路的制造方法，包含以下步驟形成納米晶體結(jié)構(gòu)來儲存電荷，以控制由該非易失性存儲器單元集成電路儲存的邏輯 狀態(tài)；形成由溝道區(qū)分離的源極區(qū)與漏極區(qū)；以及形成一個或多個介電結(jié)構(gòu)，其至少部分位于該納米晶體結(jié)構(gòu)與該溝道區(qū)之間，且至少 部分位于該納米晶體結(jié)構(gòu)與柵極電壓源之間，其中界面分離所述一個或多個介電結(jié)構(gòu)的一部分與該溝道區(qū)，該界面的第一端結(jié)束于 該源極區(qū)的中間部分，且該界面的第二端結(jié)束于該漏極區(qū)的中間部分。
25.如權(quán)利要求M所述的方法，其中該源極區(qū)與該漏極區(qū)的該形成步驟包含添加一層材料至該集成電路的基板，以使該源極區(qū)與漏極區(qū)被舉升離開該非易失性存 儲器單元集成電路的該基板。
26.如權(quán)利要求M所述的方法，還包含以下步驟在基板中形成溝槽，以使該納米晶體結(jié)構(gòu)的該形成步驟與所述一個或多個介電結(jié)構(gòu)的 該形成步驟發(fā)生于該溝槽中。
27.如權(quán)利要求M所述的方法，其中該納米晶體結(jié)構(gòu)儲存一位元。
28.如權(quán)利要求M所述的方法，其中該納米晶體結(jié)構(gòu)儲存多重位元。
全文摘要
本發(fā)明公開了一種非易失性存儲器單元集成電路及其制造方法。該集成電路包含電荷捕捉結(jié)構(gòu)，用來儲存電荷以控制由該非易失性存儲器單元集成電路儲存的邏輯狀態(tài)；源極區(qū)與漏極區(qū)，以溝道區(qū)分離；以及一個或多個介電結(jié)構(gòu)，至少部分位于該電荷捕捉結(jié)構(gòu)與該溝道區(qū)之間，并至少部分位于該電荷捕捉結(jié)構(gòu)與柵極電壓源之間，其中界面分離該一個或多個介電結(jié)構(gòu)的一部分以及該溝道區(qū)，該界面的第一端結(jié)束于該源極區(qū)的中間部分，且該界面的第二端結(jié)束于該漏極區(qū)的中間部分。
文檔編號H01L21/336GK102064198SQ20101052160
公開日2011年5月18日 申請日期2007年7月10日 優(yōu)先權(quán)日2006年7月10日
發(fā)明者廖意瑛 申請人:旺宏電子股份有限公司