專(zhuān)利名稱(chēng)：半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體集成電路器件，并且更特別地涉及一種對(duì)于將焊盤(pán)置于I/ 0單元之上的結(jié)構(gòu)布局有用的技術(shù)，其中I/O單元位于同一結(jié)構(gòu)中。
背景技術(shù)：
例如，通過(guò)在單晶硅等形成的半導(dǎo)體晶片中形成各種半導(dǎo)體集成電路器件并且之 后通過(guò)劃片將該半導(dǎo)體晶片分成單個(gè)的半導(dǎo)體芯片，可以制造芯片狀的半導(dǎo)體集成電路器 件。在半導(dǎo)體集成電路器件的主表面中，沿著該半導(dǎo)體集成電路器件的外圍部分設(shè)置作為 外部端子的多個(gè)鍵合焊盤(pán)。例如，日本專(zhuān)利公開(kāi)No. 9-283632描述了一種涉及下列半導(dǎo)體集成電路器件的技 術(shù)，在該半導(dǎo)體集成電路器件中，沿著半導(dǎo)體芯片的外圍部分以交錯(cuò)方式布置多行鍵合焊 盤(pán)，該半導(dǎo)體集成電路器件具有三個(gè)或更多互連層，其中第一引出線(xiàn)由包括至少頂層導(dǎo)線(xiàn) 的一層或更多層導(dǎo)線(xiàn)形成，該第一引出線(xiàn)將內(nèi)行的鍵合焊盤(pán)電耦合到內(nèi)部電路，并且其中 第二引出線(xiàn)由多層導(dǎo)線(xiàn)形成，這些層不同于第一引出線(xiàn)的那些層，第二引出線(xiàn)將外行的鍵 合焊盤(pán)電耦合到內(nèi)部電路。此外，日本專(zhuān)利公開(kāi)No. 2003-163267描述了一種涉及下列半導(dǎo)體集成電路器件 的技術(shù)，該半導(dǎo)體集成電路器件包括單元部分和形成為圍繞該單元部分的緩沖電路部分， 其中在緩沖電路部分的外圍部分之上以及在緩沖電路部分之上分別形成多個(gè)鍵合焊盤(pán)，并 且這些鍵合焊盤(pán)以交錯(cuò)方式布置在緩沖電路部分的外圍部分之上以及緩沖電路部分之上。

發(fā)明內(nèi)容
隨著更先進(jìn)的器件工藝技術(shù)的出現(xiàn)，在內(nèi)部邏輯部分中的供給電壓、柵膜厚度和 柵寬度將減少，使得其面積根據(jù)縮放規(guī)則而變小。另一方面，在1/0(輸入/輸出)部分中 的供給電壓等沒(méi)有改變，使得目前可以通過(guò)規(guī)劃電路設(shè)計(jì)來(lái)減少其面積。為了減少I(mǎi)/O單元的面積，使用PAA (有源區(qū)上焊盤(pán))技術(shù)的例子的數(shù)目增加，在 該技術(shù)中將通常置于I/O外部的焊盤(pán)設(shè)置在I/O單元之上。然而，如果采用這種PAA技術(shù)， 則頂層的金屬線(xiàn)被分派為用于鍵合焊盤(pán)，而在此鍵合焊盤(pán)正下方的金屬層被分派為用于 鍵合的緩沖層，因此外圍導(dǎo)線(xiàn)可用的金屬層的數(shù)目減少了這些量，且由此對(duì)于避免電遷移 (EM)的限制和由靜電放電(ESD)所引起的破壞變得嚴(yán)重。在使用PAA技術(shù)的SoC(片上系統(tǒng))產(chǎn)品中，向I/O單元提供的功能是簡(jiǎn)單的，且5因此假設(shè)為交錯(cuò)布置，則可以通過(guò)利用I/O單元的寬度等于或小于焊盤(pán)寬度的一半的事實(shí) 來(lái)設(shè)計(jì)部件的布置，以便具有抵抗電遷移和靜電放電的魯棒性。另一方面，由于各種原因諸如其功能復(fù)雜以及考慮到施加5V或更高的電壓而使 用足夠厚柵膜厚度的MOS晶體管，所以與SoC中的I/O單元相比，在微計(jì)算機(jī)I/O單元中其 面積往往是增加的，因而交錯(cuò)布置有時(shí)難以實(shí)施。本發(fā)明的一個(gè)目的是提供一種半導(dǎo)體集成電路器件，其包括具有與焊盤(pán)寬度近似 相等的單元寬度的I/O單元，并具有抵抗電遷移和靜電放電的魯棒性。通過(guò)本說(shuō)明書(shū)和附圖的描述，本發(fā)明的上述和其它目的以及新穎特征將變得明Mo在本申請(qǐng)中公開(kāi)的發(fā)明中的典型發(fā)明將簡(jiǎn)要描述如下。S卩，提供了 形成在半導(dǎo)體襯底中的多個(gè)I/O單元；用于向I/O單元供給工作電源 的電源線(xiàn)，該電源線(xiàn)由在I/O單元之上的多個(gè)互連層形成；在電源線(xiàn)的上層和在與I/O單 元對(duì)應(yīng)的位置中形成的鍵合焊盤(pán)；以及能夠?qū)/O單元電耦合至鍵合焊盤(pán)的引出區(qū)域。這 里，電源線(xiàn)包括第一電源線(xiàn)和第二電源線(xiàn)。I/O單元包括耦合到第一電源線(xiàn)的第一元件和耦 合到第二電源線(xiàn)的第二元件。第一元件設(shè)置在第一電源線(xiàn)側(cè)且第二元件設(shè)置在第二電源線(xiàn) 側(cè)。根據(jù)上述結(jié)構(gòu)，由于在I/O單元之上的互連層，第一電源線(xiàn)和第二電源線(xiàn)可以允許高電 流，由此具有抵抗電遷移和靜電放電的魯棒性。在本申請(qǐng)中公開(kāi)的發(fā)明中的典型發(fā)明所獲得的效果將簡(jiǎn)要描述如下。S卩，可以提供一種半導(dǎo)體集成電路器件，其包括具有與焊盤(pán)寬度近似相等的單元 寬度的I/O單元，并具有抵抗電遷移和靜電放電的魯棒性。


圖1是與本發(fā)明有關(guān)的半導(dǎo)體集成電路器件中主要部分的平面視圖；圖2是沿著圖1中的線(xiàn)A-A’的橫截面視圖；圖3是與本發(fā)明有關(guān)的半導(dǎo)體集成電路器件中主要部分的另一平面視圖；圖4是沿著圖3中的線(xiàn)B-B’的橫截面視圖；圖5是與本發(fā)明有關(guān)的半導(dǎo)體集成電路器件中主要部分的另一平面視圖；圖6是沿著圖5中的線(xiàn)C-C’的橫截面視圖；圖7是與本發(fā)明有關(guān)的半導(dǎo)體集成電路器件中主要部分的另一平面視圖；圖8是沿著圖7中的線(xiàn)D-D’的橫截面視圖；圖9是與本發(fā)明有關(guān)的半導(dǎo)體集成電路器件中主要部分的另一平面視圖；圖10是沿著圖9中的線(xiàn)E-E’的橫截面視圖；圖11是與本發(fā)明有關(guān)的半導(dǎo)體集成電路器件中主要部分的平面視圖；圖12是與本發(fā)明有關(guān)的半導(dǎo)體集成電路器件中I/O單元的結(jié)構(gòu)例子的電路圖；圖13是與本發(fā)明有關(guān)的半導(dǎo)體集成電路器件中I/O單元的結(jié)構(gòu)例子的另一電路 圖；圖14是與本發(fā)明有關(guān)的半導(dǎo)體集成電路器件中電源單元的結(jié)構(gòu)例子的電路圖； 以及圖15是與本發(fā)明有關(guān)的半導(dǎo)體集成電路器件的平面視圖。
具體實(shí)施例方式1.典型實(shí)施例首先，將描述與本申請(qǐng)中公開(kāi)的本發(fā)明的典型實(shí)施例有關(guān)的概要。在與典型實(shí)施 例有關(guān)的一般描述中利用括號(hào)標(biāo)出的附圖標(biāo)記僅僅是為了示例包括在以括號(hào)中的附圖標(biāo) 記標(biāo)出的構(gòu)成元件的概念中的一個(gè)概念。[1]根據(jù)與本發(fā)明的典型實(shí)施例有關(guān)的半導(dǎo)體集成電路器件的一個(gè)方面，一種半 導(dǎo)體集成電路器件(10)，包括半導(dǎo)體襯底GO)；形成在半導(dǎo)體襯底中的多個(gè)I/O單元 (17)；用于向I/O單元供給工作電源的電源線(xiàn)(15、16)，該電源線(xiàn)由在I/O單元之上的多個(gè) 互連層形成；在電源線(xiàn)的上層和在與I/O單元對(duì)應(yīng)的位置中形成的鍵合焊盤(pán)(11)；以及用 于將I/O單元電耦合至鍵合焊盤(pán)的引出區(qū)域(31，32)。這里，電源線(xiàn)包括要設(shè)置成高電勢(shì)側(cè) 供給電壓電平的第一電源線(xiàn)(15)和要設(shè)置成接地電平的第二電源線(xiàn)(16)；且I/O單元包 括耦合到第一電源線(xiàn)的第一元件(D1，QP1)和耦合到第二電源線(xiàn)的第二元件(D2，QN1)。然 后，第一元件設(shè)置在第一電源線(xiàn)側(cè)且第二元件設(shè)置在第二電源線(xiàn)側(cè)。根據(jù)上述結(jié)構(gòu)，第一電 源線(xiàn)可以由第一元件共享，且第二電源線(xiàn)可以由第二元件共享。第一電源線(xiàn)和第二電源線(xiàn) 由I/O單元之上的多個(gè)互連層形成，由此允許高電流并且具有抵抗電遷移和靜電放電的魯 棒性。[2]引出區(qū)域可以包括第一引出區(qū)域(31)，用于將I/O單元從第一電源線(xiàn)側(cè)電耦 合到鍵合焊盤(pán)；以及，第二引出區(qū)域(3 ，用于將I/O單元從第二電源線(xiàn)側(cè)電耦合到鍵合焊ο[3]半導(dǎo)體集成電路器件(10)還可以包括I/O單元和鍵合焊盤(pán)之間的多個(gè)互連 層(M3至M5)，其中第一電源線(xiàn)和第二電源線(xiàn)可以由除了在鍵合焊盤(pán)正下方的互連層以外 的互連層形成。在鍵合焊盤(pán)正下方的互連層用作用于鍵合的緩沖層。[4]第一元件可以包括用于輸出數(shù)據(jù)的P溝道型MOS晶體管(QPl)和用于保護(hù)ρ 溝道型MOS晶體管的第一二極管元件(D 1)，而第二元件可以包括用于輸出數(shù)據(jù)的η溝道 型MOS晶體管(QNl)和用于保護(hù)η溝道型MOS晶體管的第二二極管元件(D2)。[5] I/O單元可以包括耦合在ρ溝道型MOS晶體管和第一二極管元件之間的第一 保護(hù)電阻元件(Rl)；以及耦合在η溝道型MOS晶體管和第二二極管元件之間的第二保護(hù)電 阻元件(R2)。W] I/O單元可以包括構(gòu)成預(yù)緩沖器的ρ溝道型MOS晶體管(BUFl)和η溝道型MOS 晶體管(BUF2)，用于基于要輸出的數(shù)據(jù)來(lái)驅(qū)動(dòng)ρ溝道型MOS晶體管和η溝道型MOS晶體管。[7]半導(dǎo)體集成電路器件可以包括用于獲得電源的電源單元(90)；在電源單元 之上形成的電源鍵合焊盤(pán)(9 ；以及用于將電源單元電耦合到電源鍵合焊盤(pán)的電源引出 區(qū)域(91,92)。[8]電源單元可以包括用于保護(hù)電路免受電涌的保護(hù)元件(D3，QN2)，其中在保護(hù) 元件中耦合到電源線(xiàn)的一個(gè)保護(hù)元件可以設(shè)置在電源線(xiàn)的附近。2.優(yōu)選實(shí)施例的描述接下來(lái)，將更為具體地描述優(yōu)選實(shí)施例。在示出優(yōu)選實(shí)施例的所有附圖中，具有相 似功能的元件以相似附圖標(biāo)記標(biāo)出，且省略了對(duì)這些元件的重復(fù)描述。另外，在實(shí)施例中使用的附圖中，為了實(shí)現(xiàn)可視性，即使在橫截面視圖中也會(huì)省略陰影。而且，為了實(shí)現(xiàn)可視性， 即使在透視圖或平面圖中也會(huì)使用陰影。圖15示出了與本發(fā)明有關(guān)的半導(dǎo)體集成電路器件的芯片布局的例子。例如，通過(guò)在由單晶硅等形成的半導(dǎo)體襯底(半導(dǎo)體晶片)中形成各種半導(dǎo)體集 成電路器件和鍵合焊盤(pán)11、且然后通過(guò)劃片等將半導(dǎo)體襯底分成單個(gè)的芯片，形成圖15中 所示的半導(dǎo)體集成電路器件10。因而，半導(dǎo)體集成電路器件10是半導(dǎo)體芯片。核心區(qū)域14設(shè)置在半導(dǎo)體集成電路器件10的主表面的中心部分。各種內(nèi)部電路 形成在核心區(qū)域14。例如，通過(guò)以矩陣布置許多基本單元來(lái)配置核心區(qū)域14，而通過(guò)組合 預(yù)定數(shù)目的η溝道型MOS晶體管和ρ溝道型MOS晶體管來(lái)配置該基本單元，并通過(guò)基于邏 輯設(shè)計(jì)在基本單元之間以及在每個(gè)基本單元的MOS晶體管之間進(jìn)行連接來(lái)實(shí)現(xiàn)期望的邏 輯功能。在半導(dǎo)體集成電路器件10的主表面中，沿著外圍部分布置多個(gè)鍵合焊盤(pán)(也可以 簡(jiǎn)稱(chēng)為“焊盤(pán)”)11。每個(gè)鍵合焊盤(pán)11用作允許電耦合至外部器件的外部端子。而且，用于核心區(qū)域14的核心電源線(xiàn)12和核心接地線(xiàn)(地線(xiàn))13布置在半導(dǎo)體 集成電路器件10的主表面的核心區(qū)域14之外，且在其之外進(jìn)一步地布置用于輸入/輸出 (I/O)的I/O電源線(xiàn)15和I/O接地線(xiàn)16。所有的核心電源線(xiàn)12、核心接地線(xiàn)13、1/0電源 線(xiàn)15以及I/O接地線(xiàn)16沿著半導(dǎo)體集成電路器件10的主表面的外圍部分延伸。此外，如 圖11所示，在核心電源線(xiàn)12、核心接地線(xiàn)13、1/0電源線(xiàn)15和I/O接地線(xiàn)16之下形成多個(gè) I/O單元17。然后，使用PAA技術(shù)，在I/O電源線(xiàn)15和I/O接地線(xiàn)16之上設(shè)置對(duì)應(yīng)于I/O 單元17的多個(gè)焊盤(pán)(PAD)ll。盡管沒(méi)有特別地限制，但這里將I/O單元17的寬度Wl和與 其對(duì)應(yīng)的焊盤(pán)11的寬度W2制成基本相等。圖12示出了 I/O單元17的結(jié)構(gòu)例子。允許數(shù)據(jù)輸出(輸出控制或輸入/輸出控制)的P溝道型MOS晶體管QPl和η溝 道型MOS晶體管QNl設(shè)置在I/O單元17中。ρ溝道型MOS晶體管QPl和η溝道型MOS晶體 管由從核心區(qū)域14傳來(lái)的信號(hào)驅(qū)動(dòng)控制。ρ溝道型MOS晶體管QPl的漏電極耦合到I/ 0電源線(xiàn)15，且η溝道型MOS晶體管QNl的源電極耦合到I/O接地線(xiàn)16。ρ溝道型MOS晶 體管QPl的源電極經(jīng)由保護(hù)電阻元件Rl耦合到焊盤(pán)11。η溝道型MOS晶體管QNl的漏電 極經(jīng)由保護(hù)電阻元件R2耦合到焊盤(pán)11。保護(hù)二極管元件Dl設(shè)置在焊盤(pán)11和I/O電源線(xiàn) 15之間，且保護(hù)二極管元件D2設(shè)置在焊盤(pán)11和I/O接地線(xiàn)16之間。例如，如果電涌(ESD 電涌)等輸入到鍵合焊盤(pán)11，則電阻元件Rl和R2阻止電涌輸入到ρ溝道型MOS晶體管QPl 和η溝道型MOS晶體管QN1，并經(jīng)由二極管元件Dl或二極管元件D2將電涌旁路到I/O電 源線(xiàn)15或I/O接地線(xiàn)16。這使得保護(hù)了 ρ溝道型MOS晶體管QPl和η溝道型MOS晶體管 QNl免受電涌。二極管元件D1、D2和電阻元件R1、R2形成在半導(dǎo)體襯底中。圖1示出了圖11中主要部分的布局例子。此外，圖2放大并示出了沿著圖1中的 線(xiàn)A-A’截取的橫截面。例如，在由ρ型單晶硅等形成的半導(dǎo)體襯底(半導(dǎo)體晶片)40的主表面中，設(shè)置 有二極管元件Dl形成區(qū)域21、電阻元件Rl形成區(qū)域22、ρ溝道型MOS晶體管QPl形成區(qū) 域23、二極管元件D2形成區(qū)域24、電阻元件R2形成區(qū)域25以及η溝道型MOS晶體管QNl 形成區(qū)域沈。這些區(qū)域通過(guò)形成在半導(dǎo)體襯底40的主表面中的隔離區(qū)域43而相互電隔離。隔離區(qū)域43由諸如氧化硅的絕緣體(場(chǎng)絕緣膜或掩埋絕緣膜)組成，并可以例如通過(guò) STI (淺溝槽隔離)方法、LOCOS (硅的局部氧化)方法等形成。此外，ρ阱(ρ型半導(dǎo)體區(qū)域)41和η阱(η型半導(dǎo)體區(qū)域)42形成在半導(dǎo)體襯底 40的主表面中。ρ阱41形成在平面上包含二極管元件D2形成區(qū)域24、電阻元件R2形成區(qū) 域25和η溝道型MOS晶體管QNl形成區(qū)域沈的區(qū)域中。η阱42形成在平面上包含二極管 元件Dl形成區(qū)域21、電阻元件Rl形成區(qū)域22和ρ溝道型MOS晶體管QPl形成區(qū)域23的 區(qū)域中。在η溝道型MOS晶體管QNl形成區(qū)域沈中，柵電極51經(jīng)由柵絕緣膜(未示出)形 成在P阱41之上。作為源/漏的η型半導(dǎo)體區(qū)域(η型擴(kuò)散層)形成在柵電極51兩側(cè)的 區(qū)域中。η溝道型MOS晶體管QNl由柵電極51、在該柵電極之下的柵絕緣膜和作為源/漏 的η型半導(dǎo)體區(qū)域形成。ρ溝道型MOS晶體管QPl形成區(qū)域23的結(jié)構(gòu)與具有相反導(dǎo)電類(lèi)型的η溝道型MOS 晶體管QNl形成區(qū)域沈的結(jié)構(gòu)基本相同。即，在ρ溝道型MOS晶體管QPl形成區(qū)域23中， 柵電極52經(jīng)由柵絕緣膜形成在η阱42之上，并且作為源/漏的ρ型半導(dǎo)體區(qū)域(P型擴(kuò)散 層)形成在柵電極52兩側(cè)的區(qū)域中。該柵電極52例如由低電阻的多晶硅(摻雜多晶硅) 膜制成，并且這些柵電極52通過(guò)未示出的導(dǎo)線(xiàn)等彼此電耦合。ρ溝道型MOS晶體管QPl由 柵電極52、在該柵電極之下的柵絕緣膜(未示出)和作為源/漏的ρ型半導(dǎo)體區(qū)域形成。在電阻元件形成區(qū)域25中，整個(gè)地形成隔離區(qū)域43，且在該隔離區(qū)域43之上，形 成例如由引入有雜質(zhì)的多晶硅(摻雜多晶硅)膜討制成的電阻元件R2。電阻元件形成區(qū)域22的結(jié)構(gòu)與電阻元件形成區(qū)域25的結(jié)構(gòu)基本相同。即，在電 阻元件形成區(qū)域22中，整個(gè)地形成隔離區(qū)域43，且在該隔離區(qū)域43之上，形成例如由引入 有雜質(zhì)的多晶硅(摻雜多晶硅)膜53制成的電阻元件R1。通過(guò)調(diào)整引入到構(gòu)成電阻元件的多晶硅膜中的雜質(zhì)濃度、構(gòu)成電阻元件的多晶硅 膜的尺度或者在要耦合到電阻元件的接觸部分之間的距離，可以將電阻元件Rl、R2的電阻值調(diào)整至期望值。在二極管元件形成區(qū)域M中，在ρ阱41之上形成η型半導(dǎo)體區(qū)域(η型擴(kuò)散層)55 和P型半導(dǎo)體區(qū)域(P型擴(kuò)散層)使得二者在平面上彼此相鄰。在η型半導(dǎo)體區(qū)域55和P 型半導(dǎo)體區(qū)域之間的PN結(jié)形成了二極管元件D1。此外，二極管元件形成區(qū)域21的結(jié)構(gòu)與具有相反導(dǎo)電類(lèi)型的二極管元件形成區(qū) 域M的結(jié)構(gòu)基本相同。即，在二極管元件形成區(qū)域21中，在η阱42之上形成ρ型半導(dǎo)體 區(qū)域(P型擴(kuò)散層)56和η型半導(dǎo)體區(qū)域(η型擴(kuò)散層)使得二者在平面上彼此相鄰，且在 P型半導(dǎo)體區(qū)域56和η型半導(dǎo)體區(qū)域之間的PN結(jié)形成了二極管元件D2。此外，保護(hù)環(huán)(ρ型擴(kuò)散層)57形成在半導(dǎo)體襯底40的主表面中的η溝道型MOS 晶體管形成區(qū)域26和二極管元件形成區(qū)域23的周?chē)?。此外，保護(hù)環(huán)(η型擴(kuò)散層)57形成 在半導(dǎo)體襯底40的主表面中的ρ溝道型MOS晶體管形成區(qū)域23和二極管元件形成區(qū)域21 的周?chē)?。多個(gè)層間電介質(zhì)和多個(gè)互連層形成在半導(dǎo)體襯底40之上。S卩，第一層導(dǎo)線(xiàn)Ml、第 二層導(dǎo)線(xiàn)M2、第三層導(dǎo)線(xiàn)M3、第四層導(dǎo)線(xiàn)M4、第五層導(dǎo)線(xiàn)M5、第六層導(dǎo)線(xiàn)M6和第七層導(dǎo)線(xiàn) M7以此順序從底部依次形成在半導(dǎo)體襯底40的主表面之上。其中，例如，第一層導(dǎo)線(xiàn)Ml由圖案化的鎢膜等形成，第二層導(dǎo)線(xiàn)M2、第三層導(dǎo)線(xiàn)M3、第四層導(dǎo)線(xiàn)M4、第五層導(dǎo)線(xiàn)M5、第六 層導(dǎo)線(xiàn)M6和第七層導(dǎo)線(xiàn)M7由通過(guò)大馬士革方法(單大馬士革方法或雙大馬士革方法)形 成的掩埋銅導(dǎo)線(xiàn)形成。作為其它形式，導(dǎo)線(xiàn)M2-M7可以是包括圖案化的鋁合金膜等的鋁導(dǎo) 線(xiàn)。在半導(dǎo)體襯底40和第一層導(dǎo)線(xiàn)Ml之間以及在導(dǎo)線(xiàn)M1-M7的每個(gè)導(dǎo)線(xiàn)之間，形成 由氧化硅膜或低介電常數(shù)絕緣膜(所謂低k膜)制成的層間電介質(zhì)。此外，根據(jù)需要，導(dǎo)線(xiàn) M1-M7經(jīng)由形成在層間電介質(zhì)中的導(dǎo)電塞PG而彼此電耦合。如果導(dǎo)線(xiàn)(M2-M7)通過(guò)雙大馬 士革方法形成，則導(dǎo)電塞PG與導(dǎo)線(xiàn)(M2-M7) —體地形成。此外，根據(jù)需要，第一層導(dǎo)線(xiàn)Ml經(jīng) 由形成在層間電介質(zhì)中的導(dǎo)電塞PG電耦合到形成在半導(dǎo)體襯底40的主表面中的元件(半 導(dǎo)體元件或無(wú)源元件)。第七層導(dǎo)線(xiàn)M7用作頂層，且使用該頂層形成鍵合焊盤(pán)11。用于供給高電勢(shì)側(cè)供給 電壓VCCQ的I/O電源線(xiàn)15和要設(shè)置成接地電平VSSQ的I/O接地線(xiàn)16由第三層導(dǎo)線(xiàn)M3、 第四層導(dǎo)線(xiàn)M4和第五層導(dǎo)線(xiàn)M5以及用于耦合這些導(dǎo)線(xiàn)的導(dǎo)電塞PG形成。另外，第六層導(dǎo) 線(xiàn)M6的一部分用作用于鍵合的緩沖層，且此部分不用作導(dǎo)線(xiàn)。二極管元件形成區(qū)域21、電阻元件形成區(qū)域22和ρ溝道型MOS晶體管形成區(qū)域 23形成在I/O電源線(xiàn)15附近。這樣可以縮短在二極管元件Dl的陰極以及ρ溝道型MOS晶 體管QPl的源電極與I/O電源線(xiàn)15之間的導(dǎo)線(xiàn)長(zhǎng)度。而且，在I/O電源線(xiàn)15附近布置二 極管元件Dl和ρ溝道型MOS晶體管QPl允許二極管元件Dl和ρ溝道型MOS晶體管QPl共 享I/O電源線(xiàn)15。因?yàn)镮/O電源線(xiàn)15由第三層導(dǎo)線(xiàn)M3、第四層導(dǎo)線(xiàn)M4和第五層導(dǎo)線(xiàn)M5 以及用于耦合這些導(dǎo)線(xiàn)的導(dǎo)電塞PG形成且因此具有與導(dǎo)線(xiàn)一樣大的橫截面面積，所以I/O 電源線(xiàn)15可以允許高電流。因?yàn)樽銐蛄康碾娪侩娏骺梢越?jīng)由二極管Dl饋給到高電勢(shì)側(cè)供 給電壓VCCQ線(xiàn)，所以還可以具有抵抗電遷移和靜電放電的魯棒性。而且，二極管元件形成區(qū)域24、電阻元件形成區(qū)域25以及η溝道型MOS晶體管形 成區(qū)域沈形成在I/O接地線(xiàn)16附近。這樣可以縮短在二極管元件D2的陽(yáng)極以及η溝道 型MOS晶體管QN2的源電極與I/O接地線(xiàn)16之間的導(dǎo)線(xiàn)長(zhǎng)度。而且，在I/O接地線(xiàn)16附 近布置二極管元件D2和η溝道型MOS晶體管QN2允許二極管元件D2和η溝道型MOS晶體 管QN2共享I/O接地線(xiàn)16。因?yàn)镮/O接地線(xiàn)16由第三層導(dǎo)線(xiàn)Μ3、第四層導(dǎo)線(xiàn)Μ4和第五層 導(dǎo)線(xiàn)Μ5以及用于耦合這些導(dǎo)線(xiàn)的導(dǎo)電塞PG形成且因此具有與導(dǎo)線(xiàn)一樣大的橫截面面積， 所以I/O接地線(xiàn)16可以允許高電流。因?yàn)樽銐蛄康碾娪侩娏骺梢越?jīng)由二極管D2饋給到接 地VSSQ線(xiàn)，所以還可以具有抵抗電遷移和靜電放電的魯棒性。顯然，如圖12所示，二極管元件Dl的陽(yáng)極、二極管元件D2的陰極、電阻元件R1、 R2的一端以及鍵合焊盤(pán)11 (第七層導(dǎo)線(xiàn)Μ7)需要彼此電耦合?？梢允褂梦挥贗/O單元17 兩端的引出區(qū)域31、32來(lái)實(shí)現(xiàn)這種耦合。S卩，二極管元件Dl的陽(yáng)極和電阻元件Rl的一端 經(jīng)由引出區(qū)域31電耦合到鍵合焊盤(pán)11 (第七層導(dǎo)線(xiàn)Μ7)，而二極管元件D2的陰極和電阻元 件R2的一端經(jīng)由引出區(qū)域32電耦合到鍵合焊盤(pán)11 (第七層導(dǎo)線(xiàn)Μ7)。引出區(qū)域31、32由 第二層導(dǎo)線(xiàn)Μ2、第三層導(dǎo)線(xiàn)Μ3、第四層導(dǎo)線(xiàn)Μ4、第五層導(dǎo)線(xiàn)Μ5、第六層導(dǎo)線(xiàn)Μ6、第七層導(dǎo)線(xiàn) Μ7以及用于耦合這些導(dǎo)線(xiàn)的導(dǎo)電塞PG形成。根據(jù)上述實(shí)施例，可以獲得下列的操作效果。(1)由于二極管元件形成區(qū)域21、電阻元件形成區(qū)域22和ρ溝道型MOS晶體管形10成區(qū)域23形成在I/O電源線(xiàn)15附近，所以可以縮短在二極管元件Dl的陰極以及ρ溝道型 MOS晶體管QPl的源電極與I/O電源線(xiàn)15之間的導(dǎo)線(xiàn)長(zhǎng)度。而且，由于二極管元件形成區(qū) 域24、電阻元件形成區(qū)域25以及η溝道型MOS晶體管形成區(qū)域沈形成在I/O接地線(xiàn)16附 近，所以可以縮短在二極管元件D2的陽(yáng)極以及η溝道型MOS晶體管QN2的源電極與I/O接 地線(xiàn)16之間的導(dǎo)線(xiàn)長(zhǎng)度。(2)在I/O電源線(xiàn)15附近布置二極管元件Dl和ρ溝道型MOS晶體管QPl允許二 極管元件Dl和ρ溝道型MOS晶體管QPl共享I/O電源線(xiàn)15。因?yàn)镮/O電源線(xiàn)15由第三層 導(dǎo)線(xiàn)Μ3、第四層導(dǎo)線(xiàn)Μ4、第五層導(dǎo)線(xiàn)Μ5和用于耦合這些導(dǎo)線(xiàn)的導(dǎo)電塞PG形成且因此具有 與導(dǎo)線(xiàn)一樣大的橫截面面積，所以I/O電源線(xiàn)15可以允許高電流。而且，在I/O接地線(xiàn)16 附近布置二極管元件D2和η溝道型MOS晶體管QN2允許二極管元件D2和η溝道型MOS晶 體管QN2共享I/O接地線(xiàn)16。因?yàn)镮/O接地線(xiàn)16由第三層導(dǎo)線(xiàn)Μ3、第四層導(dǎo)線(xiàn)Μ4、第五層 導(dǎo)線(xiàn)Μ5和用于耦合這些導(dǎo)線(xiàn)的導(dǎo)電塞PG形成且因此具有與導(dǎo)線(xiàn)一樣大的橫截面面積，所 以I/O接地線(xiàn)16可以允許高電流。因?yàn)榇藢?shí)施例允許高電流，足夠量的電涌電流可以饋給 到電源線(xiàn)，所以可以具有抵抗電遷移和靜電放電的魯棒性。圖3示出了圖11中主要部分的另一布局例子。此外，圖4放大并示出了沿圖3的 線(xiàn)Β-Β’所取的橫截面。圖3和圖4所示結(jié)構(gòu)與圖1和圖2所示結(jié)構(gòu)的主要不同在于，提供了二極管元件 Dl形成區(qū)域21且電阻元件Rl形成區(qū)域22夾在其間，以及提供了二極管元件D2形成區(qū)域 24且電阻元件R2形成區(qū)域25夾在其間。因?yàn)樘峁┝硕O管元件Dl形成區(qū)域21且電阻 元件Rl形成區(qū)域22夾在其間，且提供了二極管元件D2形成區(qū)域M且電阻元件R2形成區(qū) 域25夾在其間，所以與圖1和2所示的結(jié)構(gòu)相比，可以減少I(mǎi)/O單元17縱向(箭頭61的 方向)尺度。圖5示出了圖11中主要部分的另一布局例子。此外，圖6放大并示出了沿圖5的 線(xiàn)C-C’所取的橫截面。圖5和圖6所示結(jié)構(gòu)與圖3和圖4所示結(jié)構(gòu)的主要不同在于，電阻元件Rl形成區(qū) 域22和二極管元件Dl形成區(qū)域21的形成位置與引出區(qū)域31的形成位置互換，以及電阻 元件R2形成區(qū)域25和二極管元件D2形成區(qū)域M的形成位置與引出區(qū)域32的形成位置 互換。這樣減少了由第七層導(dǎo)線(xiàn)Μ7形成的鍵合焊盤(pán)11的尺度。然后，可以將與電阻元件 Rl形成區(qū)域22和二極管元件Dl形成區(qū)域21對(duì)應(yīng)的、包括第三層導(dǎo)線(xiàn)Μ3、第四層導(dǎo)線(xiàn)Μ4、 第五層導(dǎo)線(xiàn)Μ5、第六層導(dǎo)線(xiàn)Μ6以及第七層導(dǎo)線(xiàn)Μ7的導(dǎo)線(xiàn)組62添加為I/O電源線(xiàn)15的一 部分。類(lèi)似的，可以將與電阻元件R2形成區(qū)域25和二極管元件D2形成區(qū)域M對(duì)應(yīng)的、包 括第三層導(dǎo)線(xiàn)Μ3、第四層導(dǎo)線(xiàn)Μ4、第五層導(dǎo)線(xiàn)Μ5、第六層導(dǎo)線(xiàn)Μ6以及第七層導(dǎo)線(xiàn)Μ7的導(dǎo)線(xiàn) 組63添加為I/O接地線(xiàn)16的一部分。這樣，根據(jù)圖5和圖6的結(jié)構(gòu)，可以通過(guò)確保導(dǎo)線(xiàn)組 62來(lái)進(jìn)一步增加I/O電源線(xiàn)15的橫截面面積，并且可以通過(guò)確保導(dǎo)線(xiàn)組63來(lái)進(jìn)一步增加 I/O接地線(xiàn)16的橫截面面積。圖7示出了圖11中主要部分的另一布局例子。而且，圖8放大并示出了沿圖7的 線(xiàn)D-D’截取的橫截面。圖7和圖8所示結(jié)構(gòu)與圖1和圖2所示結(jié)構(gòu)的主要不同在于，在I/O單元17中， 用于構(gòu)成預(yù)緩沖器的P溝道型MOS晶體管BUFl形成區(qū)域71和用于構(gòu)成預(yù)緩沖器的η溝道型MOS晶體管BUF2形成區(qū)域72設(shè)置在ρ溝道型MOS晶體管QPl形成區(qū)域23和η溝道型 MOS晶體管QNl形成區(qū)域沈之間。如圖13所示，提供了構(gòu)成預(yù)緩沖器的ρ溝道型MOS晶 體管BUFl和η溝道型MOS晶體管BUF2，以便驅(qū)動(dòng)ρ溝道型MOS晶體管QPl和η溝道型MOS 晶體管QN1。依賴(lài)于半導(dǎo)體襯底，作為針對(duì)閂鎖效應(yīng)(Iatchup)的對(duì)策，ρ溝道型MOS晶體 管QPl和η溝道型MOS晶體管QNl需要彼此分離到一定程度。然后，如圖7和圖8所示，如 果構(gòu)成預(yù)緩沖器的P溝道型MOS晶體管BUFl和η溝道型MOS晶體管BUF2設(shè)置在ρ溝道型 MOS晶體管QPl和η溝道型MOS晶體管QNl之間，則可以有效地利用在ρ溝道型MOS晶體管 QPl和η溝道型MOS晶體管QNl之間的空間。另外，盡管省略了對(duì)預(yù)緩沖器的結(jié)構(gòu)的描述， 但可以采用包括P溝道型MOS晶體管和η溝道型MOS晶體管的組合的熟知電路結(jié)構(gòu)。在這 種情況下，用于構(gòu)成BUFl的預(yù)緩沖器的ρ溝道型MOS晶體管設(shè)置在I/O電源線(xiàn)15側(cè)，且用 于構(gòu)成BUF2的預(yù)緩沖器的η溝道型MOS晶體管設(shè)置在I/O接地線(xiàn)16側(cè)。這樣允許I/O電 源線(xiàn)15和I/O接地線(xiàn)16為其它元件共享。同樣，關(guān)于從外部獲得電源的電源單元，可以采用PAA結(jié)構(gòu)。后面將描述這種情況 的結(jié)構(gòu)例子。圖9示出了圖11中主要部分的另一布局例子。而且，圖10放大并示出了沿圖9 的線(xiàn)Ε-Ε’截取的橫截面。為了從外部獲得供給電壓，將電源單元90與圖11中所示的多個(gè)I/O單元17 —起 設(shè)置在半導(dǎo)體集成電路器件10的主表面的外圍部分中。如圖14所示，電源單元90包括用于箝位的η溝道型MOS晶體管QN2以及二極管 元件D3。η溝道型MOS晶體管QN2耦合到I/O電源線(xiàn)15和I/O接地線(xiàn)16。二極管元件D3 與η溝道型MOS晶體管QN2并聯(lián)耦合。電阻元件R3和電容元件Cl串聯(lián)耦合，且此串聯(lián)連接 節(jié)點(diǎn)的電勢(shì)傳送到反相器INVl和INV2。反相器INVl和INV2的輸出分別傳送到η溝道型 MOS晶體管QN2的柵電極和背柵。如果ESD電涌進(jìn)入到電源鍵合焊盤(pán)93和I/O電源線(xiàn)15， 則直到經(jīng)過(guò)預(yù)定時(shí)間后，反相器INVl和INV2的輸出才將處于高電平以導(dǎo)通η溝道型MOS 晶體管QN2，使得I/O電源線(xiàn)15被短路到I/O接地線(xiàn)16。如果電容元件Cl經(jīng)由電阻元件 R3來(lái)充電，且電容元件Cl的端電壓達(dá)到指定電平，則反相器INVl和INV2的輸出從高電平 轉(zhuǎn)換至低電平，由此截止η溝道型MOS晶體管QN2。這種操作防止不期望的電涌經(jīng)由I/O電 源線(xiàn)15施加到各電路元件。如圖9和圖10所示，η溝道型MOS晶體管QN2形成區(qū)域94和二極管元件Dl形成 區(qū)域95設(shè)置在電源單元90中。η溝道型MOS晶體管QN2形成區(qū)域94和二極管元件Dl形 成區(qū)域95設(shè)置在I/O電源線(xiàn)15或I/O接地線(xiàn)16附近，并與I/O單元17 —起形成為PAA結(jié)構(gòu)。如上所述，盡管具體描述了本發(fā)明人作出的本發(fā)明，但顯然本發(fā)明不限于此，而是 可以在不脫離本發(fā)明的范圍的情況下進(jìn)行各種改型。本發(fā)明適用于具有鍵合焊盤(pán)的半導(dǎo)體集成電路器件。
權(quán)利要求
1.一種半導(dǎo)體集成電路器件，包括具有主表面的半導(dǎo)體襯底，所述主表面具有邊緣； 多個(gè)I/O單元，沿所述主表面的邊緣布置成行； 所述多個(gè)I/O單元的每一個(gè)包括第一 MOS晶體管和第二 MOS晶體管， 所述第一MOS晶體管和所述主表面的邊緣之間的最短距離小于所述第二MOS晶體管和 所述主表面的邊緣之間的最短距離； 鍵合焊盤(pán)，布置在所述主表面之上，在平面圖中所述鍵合焊盤(pán)由所述多個(gè)I/O單元中的每個(gè)中的所述第一 MOS晶體管和所 述第二 MOS晶體管交疊；第一導(dǎo)線(xiàn)，布置在所述鍵合焊盤(pán)之下，在平面圖中所述鍵合焊盤(pán)由所述第一導(dǎo)線(xiàn)交疊；第一導(dǎo)電塞，布置在所述鍵合焊盤(pán)和所述第一導(dǎo)線(xiàn)之間， 所述第一導(dǎo)電塞連接所述鍵合焊盤(pán)和所述第一導(dǎo)線(xiàn)；第二導(dǎo)線(xiàn)，布置在所述鍵合焊盤(pán)之下，在平面圖中所述鍵合焊盤(pán)由所述第二導(dǎo)線(xiàn)交疊；第二導(dǎo)電塞，布置在所述鍵合焊盤(pán)和所述第二導(dǎo)線(xiàn)之間，所述第二導(dǎo)電塞連接所述鍵 合焊盤(pán)和所述第二導(dǎo)線(xiàn)；其中所述鍵合焊盤(pán)分別經(jīng)由所述第一導(dǎo)線(xiàn)和所述第二導(dǎo)線(xiàn)電耦合到所述第一 MOS晶 體管以及所述第二 MOS晶體管，其中在平面圖中所述第一導(dǎo)電塞和所述第一導(dǎo)線(xiàn)位于所述第一 MOS晶體管和所述主 表面的邊緣之間，其中在平面圖中所述第二導(dǎo)電塞和所述第二導(dǎo)線(xiàn)比所述第二 MOS晶體管距離所述主 表面的邊緣更遠(yuǎn)。
2.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電塞和所述第一導(dǎo)線(xiàn)不由 所述第一 MOS晶體管交疊，其中所述第二導(dǎo)電塞和所述第二導(dǎo)線(xiàn)不由所述第二 MOS晶體管交疊。
3.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，其中所述I/O單元包括 第一二極管元件，用于保護(hù)所述第一 MOS晶體管；第一保護(hù)電阻元件，耦合于所述第一 MOS晶體管和所述第一二極管元件之間； 第二二極管元件，用于保護(hù)所述第二 MOS晶體管；第二保護(hù)電阻元件，耦合于所述第二 MOS晶體管和所述第二二極管元件之間。
4.根據(jù)權(quán)利要求3的半導(dǎo)體集成電路器件，其中所述第一MOS晶體管是η溝道型M0S， 其中所述第二 MOS晶體管是ρ溝道型MOS晶體管。
5.根據(jù)權(quán)利要求4的半導(dǎo)體集成電路器件，其中所述I/O單元包括預(yù)緩沖器，用于基于要輸出的數(shù)據(jù)來(lái)驅(qū)動(dòng)所述P溝道型MOS晶體管和所述η溝道型MOS 晶體管。
6.根據(jù)權(quán)利要求1的半導(dǎo)體集成電路器件，還包括 從外部電路被供應(yīng)工作電源的電源單元；電源鍵合焊盤(pán)，形成在所述電源單元之上；電源引出區(qū)域，用于將所述電源單元電耦合到所述電源鍵合焊盤(pán)， 其中所述電源單元包括保護(hù)元件，用于保護(hù)電路免受電涌，其中在所述保護(hù)元件中，耦合到所述電源線(xiàn)的一個(gè)保護(hù)元件設(shè)置于所述電源線(xiàn)的附近。
7.一種半導(dǎo)體集成電路器件，包括具有主表面的半導(dǎo)體襯底，所述主表面具有邊緣； 多個(gè)I/O單元，沿所述主表面的邊緣布置成行； 所述多個(gè)I/O單元的每一個(gè)包括第一 MOS晶體管和第二 MOS晶體管， 所述第一MOS晶體管和所述主表面的邊緣之間的最短距離小于所述第二MOS晶體管和 所述主表面的邊緣之間的最短距離；第一鍵合焊盤(pán)，布置在所述主表面之上，在平面圖中所述第一鍵合焊盤(pán)由所述多個(gè)I/O單元中的第一 I/O單元中的所述第一 MOS晶體管和所述第二 MOS晶體管交疊；第一導(dǎo)線(xiàn)，布置在所述第一鍵合焊盤(pán)之下， 在平面圖中所述第一鍵合焊盤(pán)由所述第一導(dǎo)線(xiàn)交疊； 第一導(dǎo)電塞，布置在所述第一鍵合焊盤(pán)和所述第一導(dǎo)線(xiàn)之間， 所述第一導(dǎo)電塞連接所述第一鍵合焊盤(pán)和所述第一導(dǎo)線(xiàn)；所述第一鍵合焊盤(pán)和所述第一導(dǎo)線(xiàn)電連接到所述第一 I/O單元中的所述第一 MOS晶體管；第二鍵合焊盤(pán)，布置在所述主表面之上，在平面圖中所述第二鍵合焊盤(pán)由所述多個(gè)I/O單元中的第二 I/O單元中的所述第一 MOS晶體管和所述第二 MOS晶體管交疊；第二導(dǎo)線(xiàn)，布置在所述第二鍵合焊盤(pán)之下， 在平面圖中所述第二鍵合焊盤(pán)由所述第二導(dǎo)線(xiàn)交疊； 第二導(dǎo)電塞，布置在所述第二鍵合焊盤(pán)和所述第二導(dǎo)線(xiàn)之間， 所述第二導(dǎo)電塞連接所述第二鍵合焊盤(pán)和所述第二導(dǎo)線(xiàn)；所述第二鍵合焊盤(pán)和所述第二導(dǎo)線(xiàn)電連接到所述第二 I/O單元中的所述第二 MOS晶體管；其中在平面圖中所述第一導(dǎo)電塞和所述第一導(dǎo)線(xiàn)位于所述第一 MOS晶體管和所述主 表面的邊緣之間，其中在平面圖中所述第二導(dǎo)電塞和所述第二導(dǎo)線(xiàn)比所述第二 MOS晶體管距離所述主 表面的邊緣更遠(yuǎn)。
8.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件，其中所述第一導(dǎo)電塞和所述第一導(dǎo)線(xiàn)不由 所述第一 MOS晶體管交疊，其中所述第二導(dǎo)電塞和所述第二導(dǎo)線(xiàn)不由所述第二 MOS晶體管交疊。
9.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件，其中所述第一鍵合焊盤(pán)和所述第二鍵合焊 盤(pán)安置為成線(xiàn)的焊盤(pán)。
10.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件，其中所述第一鍵合焊盤(pán)和所述主表面的 邊緣之間的距離等于所述第二鍵合焊盤(pán)和所述主表面的邊緣之間的距離。
11.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件，其中所述I/O單元包括 第一二極管元件，用于保護(hù)所述第一 MOS晶體管；第一保護(hù)電阻元件，耦合在所述第一 MOS晶體管和所述第一二極管元件之間； 第二二極管元件，用于保護(hù)所述第二 MOS晶體管；第二保護(hù)電阻元件，耦合在所述第二 MOS晶體管和所述第二二極管元件之間。
12.根據(jù)權(quán)利要求11的半導(dǎo)體集成電路器件，其中所述第一MOS晶體管是η溝道型MOS，其中所述第二 MOS晶體管是P溝道型MOS晶體管。
13.根據(jù)權(quán)利要求12的半導(dǎo)體集成電路器件，其中所述I/O單元包括 預(yù)緩存器，用于基于要輸出的數(shù)據(jù)來(lái)驅(qū)動(dòng)所述P溝道型MOS和η溝道型MOS。
14.根據(jù)權(quán)利要求7的半導(dǎo)體集成電路器件，還包括 從外部電路被供應(yīng)工作電源的電源單元；電源鍵合焊盤(pán)，形成在所述電源單元之上；電源引出區(qū)域，用于將所述電源單元電耦合到所述電源鍵合焊盤(pán)，其中所述電源單元包括保護(hù)元件，用于保護(hù)電路免受電涌，其中在所述保護(hù)元件中，耦合到所述電源線(xiàn)的一個(gè)保護(hù)元件設(shè)置于所述電源線(xiàn)的附近。
15.一種半導(dǎo)體集成電路器件，包括 半導(dǎo)體襯底；多個(gè)I/O單元，形成在所述半導(dǎo)體襯底中，多個(gè)電源線(xiàn)，用于向所述I/O單元供給工作電源，所述電源線(xiàn)每個(gè)都由在所述I/O單元 之上的多個(gè)互連層形成；鍵合焊盤(pán)，形成在所述電源線(xiàn)的上層中并處于與所述I/O單元對(duì)應(yīng)的位置；以及 一個(gè)或多個(gè)弓丨出區(qū)域，用于將所述I/O單元電耦合到所述鍵合焊盤(pán)；以及 多個(gè)互連層，提供在所述I/O單元和所述鍵合焊盤(pán)之間，其中所述一個(gè)或多個(gè)引出區(qū)域的每個(gè)都布置在所述I/O單元的位于除了直接在所述 鍵合焊盤(pán)之下的位置之外的位置處的一個(gè)或多個(gè)對(duì)應(yīng)部分中， 其中所述多個(gè)電源線(xiàn)包括 第一電源線(xiàn)，待設(shè)置成高電勢(shì)側(cè)供給電壓電平；以及 第二電源線(xiàn)，待設(shè)置成接地電平； 其中所述I/O單元包括 第一元件，耦合到所述第一電源線(xiàn)；以及 第二元件，耦合到所述第二電源線(xiàn)；以及其中所述第一電源線(xiàn)和所述第二電源線(xiàn)的每個(gè)都由除了直接提供在所述鍵合焊盤(pán)之 下的所述互連層中的一個(gè)之外的所述多個(gè)互連層形成，并且其中所述第一元件設(shè)置在所述第一電源線(xiàn)側(cè)且所述第二元件設(shè)置在所述第二電源線(xiàn)
全文摘要
本發(fā)明目的在于提供一種有利于抵抗EM和ESD的半導(dǎo)體集成電路器件。該器件設(shè)置有多個(gè)I/O單元；由在上述I/O單元之上的多個(gè)互連層形成的電源線(xiàn)；鍵合焊盤(pán)，形成在電源線(xiàn)的上層中并處于與I/O單元對(duì)應(yīng)的位置；以及引出區(qū)域，能夠?qū)/O單元電耦合到鍵合焊盤(pán)。上述電源線(xiàn)包括第一電源線(xiàn)和第二電源線(xiàn)，上述I/O單元包括耦合到第一電源線(xiàn)的第一元件和耦合到第二電源線(xiàn)的第二元件。第一元件設(shè)置在第一電源線(xiàn)側(cè)且第二元件設(shè)置在第二電源線(xiàn)側(cè)。由于在I/O單元之上的互連層，第一電源線(xiàn)和第二電源線(xiàn)可以允許高電流，由此具有抵抗EM和ESD的魯棒性。
文檔編號(hào)H01L27/02GK102054834SQ201010521409
公開(kāi)日2011年5月11日 申請(qǐng)日期2007年12月21日 優(yōu)先權(quán)日2007年1月15日
發(fā)明者豐島俊輔, 巖淵勝, 田中一雄 申請(qǐng)人:瑞薩電子株式會(huì)社