專利名稱：半導體器件電容器的制造方法
技術領域：
本發(fā)明涉及一種半導體器件電容器的制造方法。
背景技術：
電容器可以用于在諸如動態(tài)隨機存儲器(DRAM)的存儲器件內儲存預 定數(shù)據(jù)。所述電容器包括被稱為儲存節(jié)點和板節(jié)點(platenode)的電容器電 極和插入電容器電極之間的介電層。
近來，由于半導體儲存器件的集成程度越來越高，使得半導體儲存器件 中儲存電池的芯片面積減少，半導體儲存器件的工作電壓降低_。基于此，即 使在電容器的設計面積減少的情況下，也必須使作為半導體存儲器件的組件 之一的電容器具有半導體存儲器件工作所必需的電荷量。如果電荷量不足， 將會出現(xiàn)一些問題，例如半導體儲存器件的軟差錯和刷新時間縮短。可以從 方程式qk:v看出，電荷量由施加到電容器的工作電壓(v)和電容器的電 容(C)之間的函數(shù)決定。然而，由于隨著存儲器件的集成程度越來越高而 使工作電壓(V)降低，必須增加電容(C)以獲得足夠的電荷量。因此，即 便在較小面積的情況下，也要確保具有足夠的電容(C)。電容(C)可以用 以下方程式表示。
C = s.S/d
在方程式l中，C、 s、 S和d分別表示電容、介電物質的電容率、極板 的截面積、和兩個極板間的距離。根據(jù)方程式1，電容與介電物質的電容率 和電容器的有效面積成正比，與介電物質的厚度成反比。換而言之，電容與 電極的表面積和介電物質的電容率成正比，并與電極間的距離成反比。因此， 為了得到具有高電容的電容器，就必須擴大電極的表面積，或者介電層必須 具有高的電容率。另外，還必須減小電極間的距離，即，必須使介電物質的 厚度最小。
對于電容器的電極材料，由于半導體器件的高度集成和高性能的原因而要求各種特性，所以使用具有金屬-絕緣體-金屬(MIM)結構的金屬電極的 電容器。

發(fā)明內容
本發(fā)明提供了一種半導體器件電容器的制造方法。該方法包括在基板 上形成下層金屬層；在所述下層金屬層上形成介電層；在所述介電層上形成 上層金屬層；形成上電極和介電層圖案，其是通過將所述介電層用作蝕刻終 止層，對所述上層金屬層進行反應性離子蝕刻工藝，并露出所述下層金屬層 的上表面來完成的；進行化學下游蝕刻(chemical down-stream etch， CDE) 工藝以除去上電極側壁的副產物。
本發(fā)明還提供了一種半導體器件電容器的制造方法。該方法包括在基 板上形成下層金屬層；在所述下層金屬層上形成第一介電層；在所述第一介 電層上形成第二介電層；在所述第二介電層上形成第三介電層；在所述第三 介電層上形成上層金屬層；形成上電極和第一介電層至第三介電層圖案，其 是通過將所述第一介電層至第三介電層用作蝕刻終止層，對所述上層金屬層 進行反應性離子蝕刻工藝，并露出所述下層金屬層的上表面來完成的；和進 行化學下游蝕刻(CDE)工藝以除去所述上電極側壁的副產物。
根據(jù)本發(fā)明，可以通過利用各向同性蝕刻工藝除去對上電極進行蝕刻時 產生的副產物來防止電容器短路，從而可以提高產品產量。
根據(jù)本發(fā)明，即使在對電容器的上電極進行蝕刻時露出下電極，也可以 避免上電極與下電極發(fā)生短路。因此，由于形成薄介電層時不會發(fā)生工藝錯 誤，所以能夠保證制造工藝的可靠性。
本發(fā)明的具有高電容的半導體器件電容器可以持久具有高電容。
本發(fā)明的半導體器件的制造方法可以穩(wěn)定地形成具有高介電常數(shù)的薄介 電層，并可以具有優(yōu)異的工藝可靠性和生產力。
本發(fā)明的半導體器件電容器在具有窄帶隙的介電層之上和之下形成具有 寬帶隙的介電層，因而可以獲得穩(wěn)定的電特性，并可改善漏電特性。


圖1為本發(fā)明半導體器件電容器的剖面圖。
5圖2為本發(fā)明半導體器件電容器的制造工藝流程圖。
圖3-7為本發(fā)明半導體器件電容器的制造工藝剖面圖。
具體實施例方式
以下將參考附圖對本發(fā)明的半導體器件電容器的制造方法進行描述。圖
1為本發(fā)明的半導體器件電容器的剖面圖。參照圖l，阻擋金屬層(barriermetal layer) 111在形成于基板上的下電極110a上層積，介電層圖案可以在阻擋金 屬層111上形成。上層阻擋金屬層llla可以在介電層圖案上層積，上電極 130a可以在所述上層阻擋金屬層llla上形成。
下電極110a和上電極130a可以為銅金屬層。當形成的下電極110a和上 電極130a為銅金屬層時，可以使用鑲嵌工藝(damasceneprocess)。根據(jù)鑲 嵌工藝，通過光蝕刻工藝對絕緣層進行部分蝕刻以形成溝槽，將銅種子層
(copper seed layer)沉積在所述絕緣層上，從而使銅種子層填充所述溝槽。 然后，通過化學機械拋光(CMP)工藝使所產生的結構平坦化，由此形成銅 互連。
下電極110a和上電極130a還可以為鋁金屬層。當形成的下電極110a和 上電極130a為鋁金屬層時，所述鋁金屬層形成于絕緣層之上，并通過光蝕刻 工藝對所產生的結構圖案化。
下電極110a和上電極130a并不限于銅和鋁?？梢允褂糜糜诎雽w器件 中的各種導電材料來形成下電極110a和上電極130a從而形成金屬互連?？?在金屬互連之間形成本發(fā)明的電容器。因此，本發(fā)明的電容器的電極可包括 金屬互連。
阻擋金屬層111和阻擋金屬層llla可以具有鈦(Ti)/氮化鈦(TiN)的雙結 構，并且可以用鉭(Ta)取代Ti。
介電層120可以包括單層或多層。
所述介電層可以包含氮化硅(SiN)，還可包含氧化鉿(Hf02)、氧化鋯(Zr02) 和氧化鉭(Ta20s)。
所述介電層的厚度可以為約1 A -約300 A。
所述介電層圖案可以包括第一介電層圖案121a至第三介電層圖案123a。 第一介電層圖案121a所包含的材料可以與第三介電層圖案123相同。第一介電層圖案121a和第三介電層圖案123a可以包含八1203。第二介電層圖案122a 可以包含Hf02、 Zr02和Ta205中的至少一種。
第一介電層圖案121a和第三介電層圖案123a的帶隙可以大于第二介電 層圖案122a的帶隙。第二介電層圖案122a的帶隙可以為5.7eV以下，當?shù)?二介電層圖案122a很薄時，第二介電層的特性(例如漏電流特性)會顯著變 差。然而，由于在第二介電層圖案122a的上面和下面形成具有較高帶隙的第 一介電層圖案121a和第三介電層圖案123a，漏電流特性和擊穿電壓特性可 得到改善。
第二介電層圖案122a的介電常數(shù)可以高于第一介電層圖案121a和第三 介電層圖案123a的介電常數(shù)。介電層圖案的厚度可以為160A士10A。
具體而言，第一介電層圖案121a的厚度可以為30A士2A，第二介電層圖 案122a的厚度可以為100A士5A。另外，第三介電層圖案123a的厚度可以為 30A士2A。具有這種介電結構的電容器可以具有的電容為約8 fF/pm^約 10fF/pm2。在這種情況下，介電層圖案和上電極130a的側壁上不會形成副產 物，因而下電極110a與上電極130a電絕緣。另外，、介電層圖案的側壁與上 電極130a的側壁排成一列。這是因為介電層的厚度為約1A-300A，這樣當對 上電極130a進行蝕刻時，介電層也被蝕刻。根據(jù)本發(fā)明的一些實施方案，電 容器可以具有4fF4im2以上的電容。
圖2示出根據(jù)本發(fā)明的一些實施方案，半導體器件電容器的制造工藝流 程圖，圖3-7示出根據(jù)本發(fā)明的一些實施方案，電容器的制造工藝剖面圖。 參考圖2和圖3所示，阻擋金屬層111在基板100上形成，下層金屬層在阻 擋金屬層111上形成?；?00可以為包含由銅金屬互連形成的絕緣層的半 導體基板，下層金屬層可以包含銅。阻擋金屬層lll防止銅向相鄰層擴散。
所述基板100可以為半導體基板，在其上已經形成了具有鋁金屬互連的 絕緣層，下層金屬層可以包含鋁。當下電極110a包含鋁時，可以不需要阻擋 金屬層111。
阻擋金屬層111可以包含Ti、 Ta、 Ti/TiN和Ta/TaN中的至少一種。如 果阻擋金屬層lll包含Ti/TiN，則可以在下層金屬層上形成Ti層，并且可以 在所述Ti層上形成TiN層。
在將形成有下層金屬層的基板100置于原子層沉積(ALD)裝置內后，在下層金屬層上依次沉積第一介電層121至第三介電層123。當通過ALD方 法形成介電層120時，形成厚度為0.8A的介電層120需要一個循環(huán)。如果重 復多個循環(huán)，可以形成具有需要厚度的介電層120。當進行ALD工藝時，處 理溫度的范圍可以為約300 °C -400 °C 。
首先，可以在形成有下層金屬層的基板100上沉積第一介電層121 (歩 驟S120)。第一介電層121的材料可以為氧化鋁(A1203)。第一介電層121 的厚度可以為約30A士2A。可以通過使作為前體的三甲基鋁(TMA)與臭氧 (03)發(fā)生反應，形成第一介電層121的材料。
隨后，在沉積第一介電層121后，在第一介電層121上沉積第二介電層
122。 第二介電層122的材料可以為氧化鉿(Hf02)。另夕卜，第二介電層122 的材料可以為氧化鋯(Zr02)和氧化鉭(Ta205)中的一種。第二介電層122 的厚度可以為約100A±5A?？梢酝ㄟ^使03與作為前體的四[乙基甲基氨基] 鉿(TEMAHf)發(fā)生反應，形成第二介電層122的材料。
在沉積第二介電層122后，接著在第二介電層122上沉積第三介電層
123。 第三介電層123的材料可以為A1203。第三介電層123的厚度可以為約 30A士2A?？梢酝ㄟ^使03與作為前體的三甲基鋁(TMA)發(fā)生反應，形成第 三介電層123的材料。
第一介電層121至第三介電層123的總厚度可以在160A士10A的范圍內。 因此，與相關技術的電容器相比，本發(fā)明的電容器更薄，且具有更高的電容。 例如，具有所述層積結構、材料和厚度的電容器的電容可以為約8 10fF/|am2。
如圖2和4所示，可以在介電層120上形成上層阻擋金屬層llla和上層 金屬層130 (步驟S130)。上層金屬層130可以包括銅金屬層或鋁金屬層。 上層阻擋金屬層llla可以包含Ti、 Ta、 Ti/TiN和Ta/TaN中的至少一種。
由于第一介電層121和第三介電層123的帶隙大于第二介電層122的帶 隙，介電層120具有優(yōu)異的漏電流特性和擊穿電壓特性。另外，由于第二介 電層122具有高的介電常數(shù)，可以提供高電容。
如圖2和5所示，在上層金屬層130上形成光刻膠層圖案(photoresist pattern) 150?？梢酝ㄟ^以下方法形成光刻膠層圖案150:在上層金屬層130 上涂布光刻膠層，并進行部分曝光和顯影工藝，從而使待蝕刻的上層金屬層 130部分露出來。利用光刻膠圖案150作為掩膜形成上層金屬層130?？梢酝ㄟ^反應性離子蝕刻工藝對上層金屬層130進行蝕刻(步驟S140)。對上層金 屬層130的反應性離子蝕刻工藝是各向異性蝕刻工藝，在該工藝中以垂直于 半導體基板的方向進行蝕刻工藝。介電層120用作蝕刻終止層以檢測反應性 離子蝕刻工藝的蝕刻終點。
由于介電層120的厚度較薄，當通過反應性離子蝕刻工藝對上層金屬層 130進行蝕刻時，絕緣層120也被蝕刻。因此，可以露出下層金屬層的上表 面。在這種情況下，可以產生包含金屬顆粒和聚合物的副產物160，其附著 在上電極130a和介電層圖案的側壁。
如圖2和6所示，為了副產物160，在對上層金屬層130進行反應性離 子蝕刻工藝后，需要進行化學干蝕刻(化學下游蝕刻(CDE))工藝(步驟 S150)。 CDE工藝與干蝕刻工藝和各向同性蝕刻工藝兩者相對應。各向同性 蝕刻工藝可在所有方向蝕刻半導體基板。
因此，需要從上電極130a和介電層圖案的側壁除去副產物160，以使上 電極130a和介電層圖案的側壁露出來。由此，防止上電極130a與下電極110a 發(fā)生短路。
進行CDE工藝的條件可以為RF功率為約600W-約800W、壓力為約 1Pa-約100Pa、 02流速為約5sccm-約400sccm 、 CF4流速為約300sccm-約 500sccm， N2流速為約50sccm-約300sccm。 CDE工藝可以進行40秒-400秒。 然后，通過反應性離子蝕刻工藝對下層金屬層進行蝕刻，從而形成下電極 110a。
如圖7所示，在基板100的整個表面形成絕緣層140，以覆蓋電容器并 形成通路(via)，從而進行半導體加工。根據(jù)本發(fā)明，可以通過利用各向同 性蝕刻工藝除去對所述電容器的上電極130a進行蝕刻時產生的副產物來防 止電容器的短路，從而可以提高產率。
根據(jù)本發(fā)明，即使在對電容器的上電極進行蝕刻時露出下電極，雜質也 不會引起上電極與下電極的短路。因此，由于形成薄介電層時可以不發(fā)生工 藝錯誤，所以能夠保證制造工藝的可靠性。本發(fā)明的半導體器件電容器可以 持久具有高電容。
可以對本發(fā)明公開的實施方式進行各種修飾和變化，這對于本領域的技 術人員是顯而易見的和明顯的。因此，只要顯而易見的和明顯的修飾和變化在所附權利要求書及其等同形式的范圍內，所公開的實施方式就涵蓋這些修 飾和變化。
權利要求
1.一種方法，其包括在基板上形成下層金屬層；在所述下層金屬層上形成介電層；在所述介電層上形成上層金屬層；形成上電極和介電層圖案，其是通過將所述介電層用作蝕刻終止層，對所述上層金屬層進行反應性離子蝕刻工藝，并露出所述下層金屬層的上表面來完成的；和進行化學下游蝕刻工藝以除去所述上電極側壁的副產物。
2. 如權利要求1所述的方法，其包括在進行化學下游蝕刻工藝之后對所 述下層金屬層進行反應性離子蝕刻工藝，從而形成下電極。
3. 如權利要求1所述的方法，其中第二介導層包含選自以下組成的組中 的至少一種氧化鉿(Hf02)、氧化鋯(Zr02)和氧化鉭(Ta20s)。
4. 如權利要求1所述的方法，其中所述第一介電層和第三介電層包含氧 化鋁(A1203)。
5. 如權利要求1所述的方法，其中所述第一介電層至第三介電層的總厚 度在約1A-約300A的范圍內。
6. 如權利要求1所述的方法，其包括在所述下層金屬層上形成阻擋金屬層。
7. 如權利要求6所述的方法，其包括在所述介電層上形成阻擋金屬層。
8. 如權利要求7所述的方法，其中所述上層金屬層和下層金屬層是用銅 構成的。
9. 一種方法，其包括 在基板上形成下層金屬層； 在所述下層金屬層上形成第一介電層； 在所述第一介電層上形成第二介電層； 在所述第二介電層上形成第三介電層； 在所述第三介電層上形成上層金屬層；形成上電極和第一介電層至第三介電層圖案，其是通過將所述第一介電 層至第三介電層用作蝕刻終止層，對所述上層金屬層進行反應性離子蝕刻工藝，并露出所述下層金屬層的上表面來完成的；和進行化學下游蝕刻工藝以除去所述上電極側壁的副產物。
10. 如權利要求9所述的方法，其中通過利用三甲基鋁和臭氧(03)沉積Al203從而形成所述第一介電層和第三介電層。
11. 如權利要求9所述的方法，其中通過利用四[乙基甲基氨基]鉿和03 沉積Hf02從而形成所述第二介電層。
12. 如權利要求9所述的方法，其中通過利用三甲基鋁和臭氧(03)由 原子層沉積方法沉積A1203從而形成所述第一介電層和第三介電層。
13. 如權利要求9所述的方法，其中通過利用四[乙基甲基氨萄鉿和03 由原子層沉積方法沉積Hf02從而形成所述第二介電層。
14. 如權利要求9所述的方法，其包括在所述下層金屬層上形成阻擋金 屬層。
15. 如權利要求14所述的方法，其包括在所述介電層上形成阻擋金屬層。
全文摘要
本發(fā)明提供了半導體器件的電容器的制造方法，其包括在基板上形成下層金屬層；在所述下層金屬層上形成介電層；在所述介電層上形成上層金屬層；形成上電極和介電層圖案，其是通過將所述介電層用作蝕刻終止層，對所述上層金屬層進行反應性離子蝕刻工藝，并露出所述下層金屬層的上表面來完成的；進行化學下游蝕刻(CDE)工藝以除去所述上電極的側壁的副產物。
文檔編號H01L21/28GK101599426SQ20091020315
公開日2009年12月9日 申請日期2009年6月5日 優(yōu)先權日2008年6月5日
發(fā)明者梁澤承 申請人:東部高科股份有限公司