專利名稱：用于互連工藝中的半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體制造工藝，特別涉及銅互連布線制造工藝。
技術(shù)背景
傳統(tǒng)集成電路制造工藝主要采用鋁作為金屬互連材料。但是隨著晶體管尺寸越 來(lái)越小，在保持信號(hào)的高速傳輸方面用鋁作為互連已經(jīng)受到很大的限制。對(duì)于互連材料 的改進(jìn)，選用電阻率較小的導(dǎo)線材料及介電常數(shù)較小的介電材料是降低信號(hào)延時(shí)、提高 時(shí)鐘頻率的兩個(gè)主要所考慮的方向。由于銅的電阻率較鋁小，同時(shí)能減少互連層的厚 度，通過(guò)降低電容達(dá)到了減少信號(hào)延時(shí)的效果，因此，如果配合采用低k介電材料，可 以降低信號(hào)線之間的耦合電容，信號(hào)的轉(zhuǎn)換速度也隨之加快，即進(jìn)一步降低了信號(hào)的延 時(shí)。此外，現(xiàn)有鋁材料在器件密度進(jìn)一步提高的情況下還會(huì)出現(xiàn)由電子遷移引發(fā)的可靠 性問(wèn)題，而銅的熔點(diǎn)較高，比鋁更不容易發(fā)生電子遷移。與鋁相比，銅可以在更薄的互 連層厚度上通過(guò)更高的電流密度，從而降低能量消耗。銅互連結(jié)構(gòu)形成深溝槽的工藝被 稱為超厚金屬(Ultra thicknessmetal，UTM)互連工藝，UTM互連工藝通常形成3 6微 米左右深度的溝槽，通常用于制作射頻產(chǎn)品感應(yīng)器的工藝當(dāng)中。
圖IA至圖IG示出了 UTM互連結(jié)構(gòu)的示意圖。如圖IA所示，在前端器件層101 上以化學(xué)氣相沉積(CVD)方法沉積第一阻擋層102，材料可以選擇為SiN，厚度為700 800埃，應(yīng)力為-109兆帕，負(fù)號(hào)代表壓應(yīng)力。該第一阻擋層102的作用在于防止后端布 線層中的銅離子滲入并污染相鄰層以及有源區(qū)，并作為后續(xù)蝕刻步驟的蝕刻停止層。然 后在第一阻擋層102上以CVD方法沉積一層厚度為6000 8000埃的第一介電層103，材 料可以選擇為無(wú)摻雜硅玻璃(USG)，成分為二氧化硅。然后如圖IB所示，在第一阻擋層 102以及第一介電層103上刻蝕通孔110。接著，如圖IC所示，以物理氣相沉積(PVD) 或者電鍍方式填充第一金屬層111，金屬可以選擇為銅，再以化學(xué)機(jī)械拋光(CMP)方式 去除第一金屬層111高出第一介電層103的部分。接下來(lái)，如圖ID所示，在第一金屬 層111以及第一介電層103上以CVD方法沉積第二阻擋層104，材料可以選擇為SiN，厚 度為1000 1500埃，應(yīng)力為-109兆帕。在第二阻擋層104上以CVD方法沉積一層厚 度為32000 36000埃的第二介電層105。接著，如圖IE所示，在第二阻擋層104以及 第二介電層105上刻蝕出溝槽120。然后，如圖IF所示，以物理氣相沉積(PVD)或者 電鍍方式填充第二金屬層112，金屬可以選擇為銅，再以化學(xué)機(jī)械拋光(CMP)方式去除 第二金屬層112高出第二介電層105的部分。接下來(lái)，如圖IG所示，在第二金屬層112 以及第二介電層105上以CVD方法沉積第三阻擋層106，該層材料可以選擇為SiN，厚 度為700 800埃，應(yīng)力為-109兆帕。然后在第三阻擋層106上以CVD方法沉積第一 鈍化層107，其厚度為3700 4300埃，材料可以選擇為TEOS，成分主要是二氧化硅， 是用Si(OC2H5)4為主要原料反應(yīng)生成的，其應(yīng)力為-45兆帕。然后在第一鈍化層107上 以CVD方法沉積第四阻擋層108，該材料可以選擇為SiN，厚度為700 800埃，應(yīng)力 為-109兆帕。再在第四阻擋層108上沉積第二鈍化層109，其厚度為2200 觀00埃，材料可以選擇為TEOS，應(yīng)力為-45兆帕，至此完成整個(gè)UTM互連結(jié)構(gòu)。
在制作半導(dǎo)體器件的過(guò)程中，會(huì)在CVD以及CMP過(guò)程產(chǎn)生大量的熱，而且在半 導(dǎo)體器件中用來(lái)提供低電阻的互連電流通路的厚銅層或者是類似的導(dǎo)電層，與其所附著 的下部硅體晶片材料之間有著熱膨脹系數(shù)的差異，從而產(chǎn)生晶片變形，呈晶片中心凹陷 外圍翹起的弓形態(tài)，如圖2所示。銅本身的拉應(yīng)力同樣會(huì)導(dǎo)致這種翹曲的出現(xiàn)，且越厚 的金屬層越容易出現(xiàn)這種翹曲。這種以弓形形式出現(xiàn)的翹曲，可能將嚴(yán)重影響到集成電 路其他的加工工藝，如接下來(lái)的光刻步驟或是檢測(cè)步驟。此外，應(yīng)力的出現(xiàn)使得晶片在 后續(xù)步驟中更易破損，特別是在進(jìn)行切割以便封裝之前對(duì)晶片進(jìn)行減薄時(shí)以及芯片切割 過(guò)程中尤為明顯。
在現(xiàn)有技術(shù)中克服晶片翹曲的方法主要有兩種，一種是改變UTM的光刻圖案密 度。UTM的圖案密度對(duì)晶片翹曲度影響很大，如圖3A所示，晶片上沉積的厚銅互連層 越密集，晶片的翹曲程度就越厲害；而銅互連的分布密度直接反應(yīng)了光刻時(shí)掩模的透射 率，密度越高，掩模的透射率也就越高。因此，晶片翹曲度隨著UTM的圖案密度的增 大而逐漸上升。然而，降低銅互連圖案密度意味著改變互連布線版圖的方式和布局，因 此對(duì)整個(gè)器件的制造工藝會(huì)帶來(lái)很大的影響。通過(guò)改變銅互連圖案密度的方式來(lái)克服晶 片翹曲在實(shí)施起來(lái)非常困難。另外一種方法是改變CVD的沉積溫度。CVD的沉積溫度 對(duì)晶片的翹曲度有較大影響，如圖3B所示，用CVD法沉積SiN后，晶片翹曲度上升了 約90微米。但是，在實(shí)際工藝中改變CVD的沉積溫度會(huì)同時(shí)牽涉到其他工藝條件的變 化，實(shí)施起來(lái)也非常困難。
因此，需要一種能夠減小銅互連工藝，特別是UTM工藝中晶片翹曲度且容易實(shí) 施的方法，為晶片表面的平整打下良好的基礎(chǔ)。發(fā)明內(nèi)容
在發(fā)明內(nèi)容部分中引入了一系列簡(jiǎn)化形式的概念，這將在具體實(shí)施方式
部分中 進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護(hù)的技術(shù) 方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
為了克服現(xiàn)有的銅互連工藝，特別是UTM互連工藝中產(chǎn)生的晶片翹曲現(xiàn)象，本 發(fā)明提供了一種具有高應(yīng)力覆蓋層與鈍化層堆疊結(jié)構(gòu)的半導(dǎo)體器件結(jié)構(gòu)。所述半導(dǎo)體器 件包括前端器件層，所述前端器件層的表層為介電層，所述介電層中包含有填充了金屬 層的溝槽；在所述金屬層以及所述介電層上沉積的第一高應(yīng)力覆蓋層；在所述第一高應(yīng) 力覆蓋層上沉積的第一鈍化層；在所述第一鈍化層上沉積的第二高應(yīng)力覆蓋層；以及在 所述第二高應(yīng)力覆蓋層上沉積的第二鈍化層。
根據(jù)本發(fā)明的另一方面，提供了一種用于互連工藝中的半導(dǎo)體器件制造方法， 所述制造方法包括在前端器件層上形成介電層，在所述介電層中形成溝槽，并填充金 屬層；在所述金屬層以及所述介電層上沉積第一高應(yīng)力覆蓋層；在所述第一高應(yīng)力覆蓋 層上沉積第一鈍化層；在所述第一鈍化層上沉積第二高應(yīng)力覆蓋層；以及在所述第二高 應(yīng)力覆蓋層上沉積第二鈍化層。
根據(jù)本發(fā)明的又一方面，所述互連工藝為銅互連工藝或超厚金屬互連工藝。
根據(jù)本發(fā)明的又一方面，所述第一高應(yīng)力覆蓋層的材料為SiN，厚度為700 800埃，應(yīng)力為-900至-1300兆帕。所述第二高應(yīng)力覆蓋層的材料為SiN，厚度為700 埃 800埃，應(yīng)力為-900至-1300兆帕。
根據(jù)本發(fā)明的用于互連工藝的半導(dǎo)體器件及其制造方法，通過(guò)高應(yīng)力覆蓋層與 鈍化層的堆疊結(jié)構(gòu)改善晶片由于應(yīng)力作用導(dǎo)致的翹曲，使得晶片的平整度良好。根據(jù)本 發(fā)明的半導(dǎo)體器件制造方法工藝簡(jiǎn)單且易于實(shí)施。


本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本 發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的原理。在附圖中，
圖IA至圖IG是傳統(tǒng)的UTM互連結(jié)構(gòu)剖面示意圖2是晶片翹曲剖面示意圖3A是晶片翹曲度隨著UTM的圖案密度的變化示意圖3B是晶片翹曲度隨著CVD沉積溫度的變化示意圖4A至圖4G是根據(jù)本發(fā)明的具有高應(yīng)力覆蓋層與鈍化層堆疊結(jié)構(gòu)的UTM互連 結(jié)構(gòu)剖面示意圖5是傳統(tǒng)的UTM互連結(jié)構(gòu)的晶片翹曲度與根據(jù)本發(fā)明的具有高應(yīng)力覆蓋層與 鈍化層堆疊結(jié)構(gòu)的UTM互連結(jié)構(gòu)的晶片翹曲度比較圖6是根據(jù)本發(fā)明的具有高應(yīng)力覆蓋層與鈍化層堆疊結(jié)構(gòu)的UTM互連結(jié)構(gòu)的制 造工藝流程圖。
具體實(shí)施方式
在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。 然而，對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)顯而易見(jiàn)的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而 得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù) 特征未進(jìn)行描述。
為了徹底了解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便說(shuō)明本發(fā)明是 如何利用高應(yīng)力覆蓋層與鈍化層堆疊結(jié)構(gòu)以便解決晶片翹曲的問(wèn)題。顯然，本發(fā)明的施 行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本發(fā)明的較佳實(shí)施例詳細(xì)描述 如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí)施方式。
為了克服UTM工藝中晶片由于應(yīng)力作用導(dǎo)致的翹曲，本發(fā)明提出了一種在銅互 連布線工藝中應(yīng)用具有高應(yīng)力覆蓋層與鈍化層堆疊的結(jié)構(gòu)來(lái)克服這一問(wèn)題。參照?qǐng)D4A至 圖4G，示出根據(jù)本發(fā)明的具有高應(yīng)力覆蓋層與鈍化層堆疊結(jié)構(gòu)的UTM互連結(jié)構(gòu)的制作 工藝流程中各個(gè)步驟的剖視圖。
首先，如圖4A所示在前端器件層201上以化學(xué)氣相沉積(CVD)方法沉積第一阻 擋層202，材料優(yōu)選為SiN，厚度為優(yōu)選為700 800埃，應(yīng)力為-109兆帕。該第一阻 擋層102的作用在于防止后端布線層中的銅離子滲入并污染相鄰層以及有源區(qū)，并作為 后續(xù)蝕刻步驟的蝕刻停止層。然后在第一阻擋層202的上面以CVD方法沉積一層厚度為 6000 8000埃的第一介電層203，材料優(yōu)選為無(wú)摻雜硅玻璃(USG)，成分為二氧化硅。
接著，如圖4B所示，第一介電層203表面涂光刻膠，并完成通孔110的刻蝕。 具體工藝如下使用N2和O2混合氣層體刻蝕第一介電層203，在遇到第一阻擋層202后 改用CF氣體刻蝕，直到穿透第一阻擋層202為止，形成通孔210。
然后，如圖4C所示，以物理氣相沉積(PVD)或者電鍍方式填充第一金屬層 211，例如銅，再以化學(xué)機(jī)械拋光(CMP)方式去除第一金屬層211高出第一介電層203的 部分。
然后，如圖4D所示，在第一金屬層211以及第一介電層203上以CVD方法沉積 第二阻擋層204，材料可以選擇為SiN，厚度為1000 1500埃，應(yīng)力為-109兆帕。在 第二阻擋層204上以CVD方法沉積一層厚度為32000 36000埃的第二介電層205。
接著，如圖4E所示，在第二介電層205表面涂覆光刻膠，并完成溝槽220的刻 蝕。具體工藝如下使用N2和O2混合氣層體刻蝕第二介電層205，在遇到第二阻擋層 204后改用CF氣體刻蝕，直到穿透第二阻擋層204為止，形成溝槽220。
然后，如圖4F所示，以物理氣相沉積(PVD)或者電鍍方式填充第二金屬層 212，再以化學(xué)機(jī)械拋光(CMP)方式去除第二金屬層212高出第二介電層205的部分。
接下來(lái)，如圖4G所示，在第二介電層205以及第二金屬層212上以CVD方法 沉積第一高應(yīng)力覆蓋層206，該層材料優(yōu)選為SiN，厚度為700 800埃，應(yīng)力為-900 至-1300兆帕，優(yōu)選為約-1174兆帕。在第一高應(yīng)力覆蓋層206上以CVD方法沉積第一 鈍化層207，其厚度為3700 4300埃，材料優(yōu)選為TEOS，應(yīng)力為_(kāi)45兆帕。然后在第 一鈍化層207上以CVD方法沉積第二高應(yīng)力覆蓋層208，該材料優(yōu)選為SiN，厚度為700 埃 800埃，應(yīng)力為-900至-1300兆帕，優(yōu)選為約-1174兆帕。在第二高應(yīng)力覆蓋層 208上以CVD方法沉積第二鈍化層209，其厚度為2200 觀00埃，應(yīng)力為_(kāi)45兆帕，材 料可以選擇為TEOS，至此完成整個(gè)UTM互連結(jié)構(gòu)。
在本發(fā)明中，結(jié)合鈍化層堆疊結(jié)構(gòu)，對(duì)傳統(tǒng)工藝中的第三阻擋層106以及第四 阻擋層108(如圖ID所示)的材料進(jìn)行了特殊選擇，以便有效解決晶片的翹曲問(wèn)題。對(duì)于 傳統(tǒng)工藝中的第三阻擋層106以及第四阻擋層108所選擇的特殊材料可以是應(yīng)力高于-500 兆帕的SiN。該層應(yīng)力的提高是通過(guò)改進(jìn)該層的沉積工藝條件達(dá)到的。如，調(diào)整各氣體 前驅(qū)物的流量，放電功率，本底真空度以及沉積溫度等等。優(yōu)選實(shí)施例為混合氣體前驅(qū) 物是流速為90SCCm IlOsccm的SiN4, (sccm是1個(gè)大氣壓溫度為25攝氏度下每分鐘1 立方厘米(lml/min)的流量)，流速為IlOsccm 150sccm的NH3,流速為3000sccm的 N2,以及流速為3000sccm的He，放電功率為200 300W，本底真空度為3torr (ltorr等 于133.322帕斯卡)，溫度為400°C,由此可得到應(yīng)力為-900至-1300兆帕的SiN高應(yīng)力 覆蓋層。
將按照上述工藝所制成的具有高應(yīng)力SiN層與鈍化層堆疊結(jié)構(gòu)的本發(fā)明樣品， 采用光學(xué)測(cè)量方法，測(cè)量出晶片翹曲度，即晶片邊緣點(diǎn)與其中心點(diǎn)的高度差。從圖5可 以看到，采用本發(fā)明工藝的晶片翹曲度要比傳統(tǒng)工藝制成的原始樣品的翹曲度低很多。 原始樣品在沉積了第三阻擋層之后晶片翹曲度增加了 49微米，而本發(fā)明樣品在沉積了 第一高應(yīng)力覆蓋層之后，晶片翹曲度僅增加了9微米；原始樣品在沉積了第四阻擋層之 后，晶片翹曲度增加了 4微米，而本發(fā)明樣品在沉積了第二高應(yīng)力覆蓋層之后，其晶片 翹曲度下降了 66微米。總體來(lái)說(shuō)，原始樣品在整個(gè)工藝完成后，其晶片翹曲度較CMP7之后相比增加了 48微米，而本發(fā)明樣品在整個(gè)工藝完成后，其晶片翹曲度較CMP之后下 降了 20微米，由此達(dá)到了極佳的克服晶片翹曲的效果。
圖6的流程圖示出了制作根據(jù)本發(fā)明實(shí)施例的具有高應(yīng)力覆蓋層與鈍化層堆疊 結(jié)構(gòu)的UTM互連結(jié)構(gòu)工藝流程。在步驟601中，在前端器件層上沉積第一阻擋層，該 層的作用在于防止后端布線層中的銅離子滲入并污染相鄰層以及有源區(qū)，并作為后續(xù)蝕 刻步驟的蝕刻停止層。在第一阻擋層的上面沉積第一介電層。在步驟602中，在第一阻 擋層以及第一介電層上刻蝕通孔。在步驟603中，以物理氣相沉積或者電鍍方式填充第 一金屬層，再以CMP方式去除第一金屬層高出第一介電層的部分。在步驟604中，在第 一金屬層以及第一介電層上沉積第二阻擋層，在第二阻擋層上以CVD方法沉積第二介電 層。在步驟605中，在第二阻擋層以及第二介電層上刻蝕溝槽。在步驟606中，以物理 氣相沉積或者電鍍方式填充第二金屬層，再以化學(xué)機(jī)械拋光(CMP)方式去除第二金屬層 高出第二介電層的部分。在步驟607中，在第二金屬層以及第二介電層上沉積第一高應(yīng) 力覆蓋層，在第一高應(yīng)力覆蓋層上沉積第一鈍化層，在第一鈍化層上沉積第二高應(yīng)力覆 蓋層，在第二高應(yīng)力覆蓋層上沉積第二鈍化層。
根據(jù)本發(fā)明所述的具有高應(yīng)力覆蓋層與鈍化層堆疊結(jié)構(gòu)還可應(yīng)用于多層互連布 線中任意層，但優(yōu)選應(yīng)用于最后一層布線工藝。因此，這里所述的術(shù)語(yǔ)前端器件層可以 指前端有源器件，也可以指前端互連布線層。
根據(jù)如上所述的實(shí)施例制造的具有高應(yīng)力覆蓋層與鈍化層堆疊的半導(dǎo)體器件可 應(yīng)用于多種集成電路(IC)中。根據(jù)本發(fā)明的IC例如是存儲(chǔ)器電路，如隨機(jī)存取存儲(chǔ)器 (RAM)、動(dòng)態(tài) RAM(DRAM)、同步 DRAM 6DRAM)、靜態(tài) RAM^RAM)、或只讀存 儲(chǔ)器(ROM)等等。根據(jù)本發(fā)明的IC還可以是邏輯器件，如可編程邏輯陣列(PLA)、專 用集成電路(ASIC)、合并式DRAM邏輯集成電路(掩埋式DRAM)或任意其他電路器 件。根據(jù)本發(fā)明的IC芯片可用于例如用戶電子產(chǎn)品，如個(gè)人計(jì)算機(jī)、便攜式計(jì)算機(jī)、游 戲機(jī)、蜂窩式電話、個(gè)人數(shù)字助理、攝像機(jī)、數(shù)碼相機(jī)、手機(jī)等各種電子產(chǎn)品中，尤其 是射頻產(chǎn)品中。
本發(fā)明已經(jīng)通過(guò)上述實(shí)施例進(jìn)行了說(shuō)明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用 于舉例和說(shuō)明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技 術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更 多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以內(nèi)。本發(fā)明的保 護(hù)范圍由附屬的權(quán)利要求書及其等效范圍所界定。
權(quán)利要求
1.一種用于互連工藝中的半導(dǎo)體器件，其特征在于，所述半導(dǎo)體器件包括 前端器件層，所述前端器件層的表層為介電層，所述介電層中包含有填充了金屬層的溝槽；在所述金屬層以及介電層上沉積的第一高應(yīng)力覆蓋層； 在所述第一高應(yīng)力覆蓋層上沉積的第一鈍化層； 在所述第一鈍化層上沉積的第二高應(yīng)力覆蓋層；以及 在所述第二高應(yīng)力覆蓋層上沉積的第二鈍化層。
2.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述互連工藝為銅互連工藝或超厚金屬互連工藝。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述前端器件層為前端有源器件或 前端互連層。
4.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述金屬層為銅，并通過(guò)PVD方 法或者電鍍方法進(jìn)行填充。
5.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述介電層的材料為無(wú)摻雜硅玻 璃，厚度為32000 36000埃。
6.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述第一高應(yīng)力覆蓋層的材料為 SiN,厚度為700 800埃，應(yīng)力為-900至-1300兆帕。
7.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述第一鈍化層的材料為二氧化 硅，厚度為3700 4300埃。
8.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述第二高應(yīng)力覆蓋層的材料為 SiN,厚度為700 800埃，應(yīng)力為-900至-1300兆帕。
9.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，所述第二鈍化層的材料為二氧化 硅，厚度為2200 2800埃。
10.如權(quán)利要求1所述的半導(dǎo)體器件，其特征在于，形成所述第一高應(yīng)力覆蓋層 和所述第二高應(yīng)力覆蓋層的工藝條件為是流速為90SCCm IlOsccm的SiN4,流速為 IlOsccm 150sccm的NH3,流速為3000sccm的N2,以及流速為3000sccm的He，放電 功率為200 300W，本底真空度為3torr，溫度為400°C。
11.一種包含如權(quán)利要求1所述的半導(dǎo)體器件的集成電路，其中所述集成電路選自隨 機(jī)存取存儲(chǔ)器、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器、同步隨機(jī)存取存儲(chǔ)器、靜態(tài)隨機(jī)存取存儲(chǔ)器、只 讀存儲(chǔ)器、可編程邏輯陣列、專用集成電路和掩埋式DRAM、射頻器件。
12.一種包含如權(quán)利要求1所述的半導(dǎo)體器件的電子設(shè)備，其中所述電子設(shè)備選自個(gè) 人計(jì)算機(jī)、便攜式計(jì)算機(jī)、游戲機(jī)、蜂窩式電話、個(gè)人數(shù)字助理、攝像機(jī)和數(shù)碼相機(jī)。
13.—種用于互連工藝中的半導(dǎo)體器件制造方法，其特征在于，所述制造方法包括 在前端器件層上形成介電層，在所述介電層中形成溝槽，并填充金屬層；在所述金屬層以及所述介電層上沉積第一高應(yīng)力覆蓋層； 在所述第一高應(yīng)力覆蓋層上沉積第一鈍化層； 在所述第一鈍化層上沉積第二高應(yīng)力覆蓋層；以及 在所述第二高應(yīng)力覆蓋層上沉積第二鈍化層。
14.如權(quán)利要求13所述的半導(dǎo)體器件制造方法，其特征在于，所述互連工藝為銅互連工藝或超厚金屬互連工藝。
15.如權(quán)利要求13所述的半導(dǎo)體器件制造方法，其特征在于，所述前端器件層為前端 有源器件或前端互連層。
16.如權(quán)利要求13所述的半導(dǎo)體器件制造方法，其特征在于，所述金屬層為銅，并通 過(guò)PVD方法或者電鍍方法進(jìn)行填充。
17.如權(quán)利要求13所述的半導(dǎo)體器件制造方法，其特征在于，所述介電層的材料為無(wú) 摻雜硅玻璃，厚度為32000 36000埃。
18.如權(quán)利要求13所述的半導(dǎo)體器件制造方法，其特征在于，所述第一高應(yīng)力覆蓋層 的材料為SiN，厚度為700 800埃，應(yīng)力為-900至-1300兆帕。
19.如權(quán)利要求13所述的半導(dǎo)體器件制造方法，其特征在于，所述第一鈍化層的材料 為二氧化硅，厚度為3700 4300埃。
20.如權(quán)利要求13所述的半導(dǎo)體器件制造方法，其特征在于，所述第二高應(yīng)力覆蓋層 的材料為SiN，厚度為700 800埃，應(yīng)力為-900至-1300兆帕。
21.如權(quán)利要求13所述的半導(dǎo)體器件制造方法，其特征在于，所述第二鈍化層的材料 為二氧化硅，厚度為2200 2800埃。
22.如權(quán)利要求13所述的半導(dǎo)體器件制造方法，其特征在于，形成所述第一高應(yīng)力覆 蓋層和所述第二高應(yīng)力覆蓋層的工藝條件為是流速為90SCCm 1lOsccm的SiN4,流速為 IlOsccm 150sccm的NH3,流速為3000sccm的N2,以及流速為3000sccm的He，放電 功率為200 300W，本底真空度為3torr，溫度為400°C。
全文摘要
本發(fā)明提供了一種用于互連工藝中的半導(dǎo)體器件及其制造方法。所述半導(dǎo)體器件包括前端器件層，所述前端器件層的表層為介電層，所述介電層中包含有填充了金屬層的溝槽；在金屬層以及介電層上沉積的第一高應(yīng)力覆蓋層；在第一高應(yīng)力覆蓋層上沉積的第一鈍化層；在第一鈍化層上沉積的第二高應(yīng)力覆蓋層；以及在第二高應(yīng)力覆蓋層上沉積的第二鈍化層。根據(jù)本發(fā)明的用于互連工藝的半導(dǎo)體器件及其制造方法，通過(guò)高應(yīng)力覆蓋層與鈍化層的堆疊結(jié)構(gòu)改善晶片由于應(yīng)力作用導(dǎo)致的翹曲。
文檔編號(hào)H01L27/02GK102024786SQ20091019549
公開(kāi)日2011年4月20日 申請(qǐng)日期2009年9月9日 優(yōu)先權(quán)日2009年9月9日
發(fā)明者卑多慧, 徐強(qiáng), 李劍波 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司