專(zhuān)利名稱(chēng)：用于銅互連布線(xiàn)制造工藝的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路工藝技術(shù)領(lǐng)域，特別涉及一種銅互連布線(xiàn)制造工藝
背景技術(shù)：
隨著CMOS晶體管尺寸不斷縮小到深亞微米級(jí)，正如摩爾定律所預(yù)測(cè)的，高密 度集成電路中的晶體管數(shù)量已上升到幾千萬(wàn)個(gè)。這些數(shù)量龐大的有源元件的信號(hào)集成需 要多層的高密度金屬連線(xiàn)。然而，這些金屬互連線(xiàn)帶來(lái)的電阻和寄生電容已經(jīng)成為限 制這種高效集成電路速度的主要因素?；谶@個(gè)因素，半導(dǎo)體工業(yè)從原來(lái)的金屬鋁互 連線(xiàn)工藝發(fā)展成金屬銅互連線(xiàn)，同時(shí)低k值材料替代了二氧化硅成為金屬層間的絕緣介 質(zhì)。金屬銅減少了金屬連線(xiàn)層間的電阻，同時(shí)增強(qiáng)了電路穩(wěn)定性；低k值介質(zhì)則減少 了金屬連線(xiàn)層之間的寄生電容。使用這些新材料的新型集成電路銅互連布線(xiàn)制造工藝被 稱(chēng)為“大馬士革工藝”，它的特點(diǎn)是能夠制造多層高密度的金屬連線(xiàn)。根據(jù)通孔的形 狀不同，可分為單大馬士革工藝和雙大馬士革工藝。大馬士革工藝對(duì)于通孔的品質(zhì)極為 重視，尤其是孔環(huán)與孔壁的互連的可靠性和精準(zhǔn)性。由于金屬銅不能形成可揮發(fā)的復(fù)產(chǎn) 物，金屬銅線(xiàn)的形成不能通過(guò)傳統(tǒng)鋁線(xiàn)工藝的減法刻蝕法實(shí)現(xiàn)。大馬士革工藝的解決辦 法是通過(guò)先挖出柱狀的通孔，接著在金屬層間的絕緣層中挖溝槽，然后在孔和槽中同時(shí) 填入銅，再通過(guò)化學(xué)機(jī)械拋光工藝將銅磨平到金屬層間絕緣層的表面，這樣就形成了金 屬銅互連線(xiàn)。傳統(tǒng)的先刻通孔法雙大馬士革工藝如圖IA至IG所示。如圖IA所示，在底層 銅或具有底層結(jié)構(gòu)的一半導(dǎo)體襯底100的上面以CVD方式生長(zhǎng)一層阻擋層101，阻擋層 101的材料可以是SiN或者是SiON，厚度為700-1300埃。該層的作用在于防止銅離子污 染相鄰層以及有源區(qū)，并作為后續(xù)蝕刻步驟的蝕刻停止層。在阻擋層101的上面以CVD 方式生長(zhǎng)一層厚度約為5000-6000埃的低k值介電層102，介電層102的材料可以是k值 為2.5-2.9的硅酸鹽化合物(Hydrogen Silsesquioxane，簡(jiǎn)稱(chēng)為HSQ)、k值為2.2的甲基硅 酸鹽化合物(Methyl Silsesquioxane，簡(jiǎn)稱(chēng) MSQ)、k 值為 2.8 的 HOSP (Honeywell 公司制 造的基于有機(jī)物和硅氧化物的混合體的低介電常數(shù)材料)以及k值為2.65的SiLK (Dow Chemical公司制造的一種低介電常數(shù)材料)等等。然后在低k值介電層102的上面生長(zhǎng) 一層鈍化層103，材料可以是TEOS，厚度約為1000-1200埃。接著，如圖IB所示，刻 蝕出第一溝槽111，直到刻蝕到阻擋層101為止。然后，如圖IC所示，在第一溝槽111 中填充底部抗反射涂層(BARC) 104，高出鈍化層103的上表面大約1000-3000埃左右， 所述BARC層104的材料例如是SiON。然后進(jìn)行烘干，溫度控制在150-210攝氏度左 右。如圖ID所示，涂覆光刻膠(未示出)，進(jìn)行曝光，顯影，接著干式回蝕部分BARC 層104，如采用等離子體刻蝕方式，直到BARC層104低于鈍化層103頂部約0-3000埃， 并去除光刻膠。接下來(lái)，如圖IE所示，在鈍化層103上涂覆光刻膠105，并用等離子體 刻蝕法刻蝕出第二溝槽106。然后，如圖IF所示，灰化去除光刻膠并濕清洗晶片，徹底 剝離BARC層104，形成孔107。最后，如圖IG所示，刻蝕孔107底部的部分阻擋層101，露出部分銅100。
由于將低k值介電層102引入作為金屬間的絕緣層，在如上所述的干式回蝕部分 BARC層104的步驟中，傳統(tǒng)的干式回蝕步驟會(huì)導(dǎo)致對(duì)該低k值介電層的損傷，進(jìn)而影響 絕緣材料的低k值介電層的特性。另外，密致通孔上面的填充材料厚度與隔離通孔區(qū)的 厚度不一樣，這會(huì)形成所謂的隔離/密致偏移。偏移度取決于許多因素，如通孔尺寸和 通孔的分布情況。優(yōu)良的填隙材料應(yīng)該能夠減小偏移，從而可以減小光刻膠厚度的差異 和確保良好的關(guān)鍵尺寸(CD)控制。此外，在溝槽刻蝕過(guò)程中形成的“柵欄”或者“齒 冠”也是很?chē)?yán)重的問(wèn)題。這是由于介質(zhì)刻蝕副產(chǎn)物在通孔開(kāi)口處周?chē)练e形成殘留物而 造成的。如果填隙材料的刻蝕速率能夠與介質(zhì)的相匹配，就可能大大降低柵欄效應(yīng)和刻 蝕后清洗中出現(xiàn)的問(wèn)題，但是傳統(tǒng)的BARC材料達(dá)不到上述要求，且采用干式回蝕方法 的初始涂敷偏移將會(huì)通過(guò)刻蝕工藝轉(zhuǎn)移到最后的表面上。另外，由于干式回蝕工藝需要 在刻蝕和感光臺(tái)之間傳送晶片，導(dǎo)致生產(chǎn)周期長(zhǎng)，生產(chǎn)成本高。
于是，需要一種新的回蝕方法以消除對(duì)低k值介電層的損傷，降低偏移值，且 能夠縮短生產(chǎn)周期，降低成本。發(fā)明內(nèi)容
在發(fā)明內(nèi)容部分中引入了一系列簡(jiǎn)化形式的概念，這將在具體實(shí)施方式
部分中 進(jìn)一步詳細(xì)說(shuō)明。本發(fā)明的發(fā)明內(nèi)容部分并不意味著要試圖限定出所要求保護(hù)的技術(shù) 方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護(hù)的技術(shù)方案的保護(hù)范圍。
為了解決現(xiàn)有的銅互連布線(xiàn)工藝中采用干式回蝕工藝所帶來(lái)的對(duì)低k值介電層 的損傷、偏移值大，生產(chǎn)周期長(zhǎng)等問(wèn)題，本發(fā)明提出了一種用于銅互連布線(xiàn)制造工藝的 方法，所述方法包括下列步驟在底層銅或具有底層結(jié)構(gòu)的一半導(dǎo)體襯底表面生長(zhǎng)一阻 擋層；在所述阻擋層上生長(zhǎng)一低k值介電層；在所述低k值介電層上面生長(zhǎng)一鈍化層； 在所述鈍化層中刻蝕出第一溝槽，直到刻蝕到所述阻擋層為止；在所述第一溝槽中填充 一可濕顯影的底部抗反射涂層；對(duì)所述可濕顯影的底部抗反射涂層進(jìn)行濕法顯影，移除 部分可濕顯影的底部抗反射涂層；在所述鈍化層上涂覆具有圖案的光刻膠，并刻蝕出第 二溝槽；去除所述光刻膠，剝離所述可濕顯影的底部抗反射涂層，刻蝕穿透所述阻擋 層，直至露出部分銅。
根據(jù)本發(fā)明的工藝，所述可濕顯影的底部抗反射涂層為光敏可濕顯影的底部抗 反射涂層或非光敏可濕顯影的底部抗反射涂層。當(dāng)為光敏可濕顯影的底部抗反射涂層 時(shí)，在對(duì)所述可濕顯影的底部抗反射涂層進(jìn)行濕法顯影前對(duì)所述可濕顯影的底部抗反射 涂層進(jìn)行曝光，曝光能量為1-100毫焦，曝光焦點(diǎn)為-5至5微米。
本發(fā)明還提供了用于根據(jù)上述方法制造的集成電路和電子設(shè)備，其中所述集成 電路選自隨機(jī)存取存儲(chǔ)器、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器、同步隨機(jī)存取存儲(chǔ)器、靜態(tài)隨機(jī)存取 存儲(chǔ)器、只讀存儲(chǔ)器、可編程邏輯陣列、專(zhuān)用集成電路、掩埋式DRAM和射頻電路。所 述電子設(shè)備選自個(gè)人計(jì)算機(jī)、便攜式計(jì)算機(jī)、游戲機(jī)、蜂窩式電話(huà)、個(gè)人數(shù)字助理、攝 像機(jī)和數(shù)碼相機(jī)。


本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本 發(fā)明的實(shí)施例及其描述，用來(lái)解釋本發(fā)明的原理。在附圖中，
圖IA至圖IG是傳統(tǒng)的先刻通孔法雙大馬士革結(jié)構(gòu)剖面示意圖2A至圖2H是根據(jù)本發(fā)明的采用光敏的DBARC材料的大馬士革工藝流程中 各個(gè)步驟的剖面示意圖3是根據(jù)本發(fā)明的采用光敏的DBARC材料的大馬士革工藝流程圖4A至圖4G是根據(jù)本發(fā)明的采用非光敏的DBARC材料的大馬士革工藝流程 中各個(gè)步驟的剖面示意圖5是根據(jù)本發(fā)明的采用非光敏的DBARC材料的大馬士革工藝流程圖。
具體實(shí)施方式
在下文的描述中，給出了大量具體的細(xì)節(jié)以便提供對(duì)本發(fā)明更為徹底的理解。 然而，對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)顯而易見(jiàn)的是，本發(fā)明可以無(wú)需一個(gè)或多個(gè)這些細(xì)節(jié)而 得以實(shí)施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對(duì)于本領(lǐng)域公知的一些技術(shù) 特征未進(jìn)行描述。
為了徹底了解本發(fā)明，將在下列的描述中提出詳細(xì)的步驟，以便說(shuō)明本發(fā)明是 如何利用一種可濕顯影的底部抗反射涂層(DBARC)材料的回蝕方法來(lái)解決對(duì)低k值介電 層損傷的問(wèn)題。所述可濕顯影的底部抗反射涂層例如由Brewer Science公司開(kāi)發(fā)的B^L G05013。顯然，本發(fā)明的施行并不限定于半導(dǎo)體領(lǐng)域的技術(shù)人員所熟習(xí)的特殊細(xì)節(jié)。本 發(fā)明的較佳實(shí)施例詳細(xì)描述如下，然而除了這些詳細(xì)描述外，本發(fā)明還可以具有其他實(shí) 施方式。
本發(fā)明的第一具體實(shí)施例為回蝕過(guò)程中采用光敏的DBARC材料。參照?qǐng)D2A至 圖2H，示出根據(jù)本發(fā)明的銅互連布線(xiàn)制造工藝流程中各個(gè)步驟的剖視圖。
如圖2A所示，在底層銅或是具有底層結(jié)構(gòu)的一半導(dǎo)體襯底表面200的上方以 CVD方式生長(zhǎng)一層阻擋層201，阻擋層201的材料為SiN或者是SiON，厚度為700-1300 埃。該層的作用在于防止銅離子污染相鄰層以及有源區(qū)，并作為后續(xù)蝕刻步驟的蝕刻停 止層。在阻擋層201的上面以CVD方式生長(zhǎng)一層厚度在5000-6000埃的低k值介電層 202，所述低k值介電層202的材料可以是k值為2.5-2.9的HSQ、k值為2.2的MSQ、k 值為2.8的HOSP 以及k值為2.65的&LK 等等。然后在低k值介電層202的上面生 長(zhǎng)一層鈍化層203，材料為T(mén)EOS，稱(chēng)為主要為二氧化硅，厚度約為1000-1200埃左右。
接著，如圖2B所示，在鈍化層203上涂覆具有圖案的光刻膠(未示出)，采用 等離子體刻蝕方法刻蝕出第一溝槽211，直到刻蝕到阻擋層201為止，然后去除光刻膠。
然后，如圖2C所示，在第一溝槽211中填充光敏的DBARC層204，填充方式可 采用旋涂方式或者等離子體增強(qiáng)化學(xué)氣相沉積(PECVD)方式所形成的。光敏的DBARC 層204高出鈍化層203大約1000-3000埃。然后進(jìn)行烘干，烘干溫度控制在150-210攝 氏度左右，時(shí)間為40-150秒。這種DBARC材料可溶于顯影劑，不再需要額外的干法回 蝕工藝，能夠節(jié)約20% -30%的光刻膠成本。
接下來(lái)，如圖2D所示，涂覆具有圖案的光刻膠(未示出)，接著進(jìn)行曝光，如5圖中hv所代表，曝光能量為1-100毫焦，曝光焦點(diǎn)為-5至5微米。然后進(jìn)行烘干，烘 干溫度控制在150-210攝氏度左右，時(shí)間為40-150秒，其目的在于使被曝光的光刻膠進(jìn) 行充分的化學(xué)反應(yīng)，以便使被曝光的圖案均勻化。
接著，如圖2E所示，通過(guò)濕法顯影移除部分光敏的DBARC層204，顯影時(shí)間為 20-150秒，并去除光刻膠。濕法顯影過(guò)程完成后，光敏的DBARC層204將距離鈍化層 203 頂部 0-2000 埃。
接下來(lái)，如圖2F所示，在鈍化層203上涂覆具有圖案的光刻膠205，并用等離 子體刻蝕法刻蝕出第二溝槽206。第二溝槽206的寬度大于第一溝槽211的寬度。
然后，如圖2G所示，通過(guò)灰化工藝去除光刻膠，進(jìn)行濕清洗，并徹底剝離光敏 的DBARC層204，露出孔207。
最后，如圖2H所示，刻蝕穿透孔207底部的阻擋層201，露出部分銅200。
之后的工藝可以按照常規(guī)工藝在第一溝槽211和第二溝槽206中電鍍一層銅(未 示出)，從而在其中形成銅互連布線(xiàn)結(jié)構(gòu)。
圖3的流程圖示出了根據(jù)本發(fā)明實(shí)施例的采用光敏的DBARC材料的銅互連布線(xiàn) 制造工藝。在步驟301中，在銅表面生長(zhǎng)一層阻擋層，在該阻擋層上生長(zhǎng)一層低k值介電 層，在低k值介電層上面生長(zhǎng)一層鈍化層。在步驟302中，刻蝕出第一溝槽，直到刻蝕 到阻擋層為止。在步驟303中，在第一溝槽中填充光敏的DBARC層。在步驟304中， 對(duì)光敏的DBARC層進(jìn)行曝光。在步驟305中，對(duì)光敏的DBARC層進(jìn)行濕法顯影，移 除部分光敏的DBARC層。在步驟306中，在鈍化層上涂覆具有圖案的光刻膠，并刻蝕 出第二溝槽。在步驟307中，通過(guò)灰化工藝去除光刻膠，進(jìn)行濕清洗，并徹底剝離光敏 的DBARC。在步驟308中，刻蝕穿透阻擋層，露出部分銅。
本發(fā)明的第二具體實(shí)施例為回蝕過(guò)程中采用非光敏的DBARC材料。參照?qǐng)D4A 至圖4G，示出根據(jù)本發(fā)明的回蝕工藝流程中各個(gè)步驟的剖視圖.
如圖4A所示，在銅400的上面以CVD方式生長(zhǎng)一層阻擋層401，材料為SiN或 者是SiON，厚度為700-1300埃。該層的作用在于防止銅離子污染相鄰層以及有源區(qū)， 并作為后續(xù)蝕刻步驟的蝕刻停止層。在阻擋層401的上面以CVD方式生長(zhǎng)一層厚度在 5000-6000埃的低k值介電層402，所述低k值介電層402的材料可以是k值為2.5-2.9的 HSQ、k值為2.2的MSQ、k值為2.8的HOSP 以及k值為2.65的SiLK 等等，然后 在低k值介電層402的上面生長(zhǎng)一層鈍化層403，材料為T(mén)EOS，厚度約為1000-1200埃 左右ο
接著，如圖4B所示，在鈍化層403上涂覆具有圖案的光刻膠(未示出)，采用 等離子體刻蝕方法刻蝕出第一溝槽411，直到刻蝕到阻擋層401為止，然后去除光刻膠。
然后，如圖4C所示，在第一溝槽411中填充非光敏的DBARC 404層，填充方 式可采用旋涂方式或者PECVD方式所形成的。非光敏的DBARC層高出鈍化層403大約 1000-3000埃左右。然后進(jìn)行烘干，烘干溫度控制在150-210攝氏度左右，時(shí)間為40-150 秒。
接著，如圖4D所示，通過(guò)濕法顯影移除部分非光敏的DBARC層404，顯影時(shí) 間為20-150秒，并去除光刻膠。濕法顯影過(guò)程完成后，非光敏的DBARC層404將距離 鈍化層403頂部0-2000埃。
接下來(lái)，如圖4E所示，在鈍化層403上涂覆具有圖案的光刻膠405，并用等離 子體刻蝕法刻蝕出第二溝槽406。第二溝槽406的寬度大于第一溝槽411的寬度。
然后，如圖4F所示，通過(guò)灰化工藝去除光刻膠，進(jìn)行濕清洗，并徹底剝離非光 敏的DBARC層404，露出孔407。
最后，如圖4G所示，刻蝕穿透孔407底部的阻擋層401，露出部分銅400。
圖5的流程圖示出了根據(jù)本發(fā)明實(shí)施例的采用非光敏的DBARC材料的銅互連布 線(xiàn)制造工藝。在步驟501中，在底層銅或具有底層結(jié)構(gòu)的一半導(dǎo)體襯底表面生長(zhǎng)一層阻 擋層，在該阻擋層上生長(zhǎng)一層低k值介電層，在低k值介電層上面生長(zhǎng)一層鈍化層。在 步驟502中，刻蝕出第一溝槽，直到刻蝕到阻擋層為止。在步驟503中，在第一溝槽中 填充非光敏的DBARC層。在步驟504中，對(duì)非光敏的DBARC層進(jìn)行濕法顯影，移除 部分非光敏的DBARC層。在步驟505中，在鈍化層上涂覆具有圖案的光刻膠，并刻蝕 出第二溝槽。在步驟506中，通過(guò)灰化工藝去除光刻膠，進(jìn)行濕清洗，并徹底剝離非光 敏的DBARC層。在步驟507中，刻蝕穿透阻擋層，露出部分銅。
根據(jù)本發(fā)明在銅互連布線(xiàn)工藝中采用DBARC材料，能夠?qū)⒐に囍挟a(chǎn)生偏移大幅 度降低。另外由于減少了干刻回蝕這個(gè)步驟，避免了低k值介電層的損傷，并且大大縮 短了生產(chǎn)者周期，降低了工藝成本。
根據(jù)如上所述的實(shí)施例制造的采用DBARC材料的銅互連布線(xiàn)制造工藝的半導(dǎo)體 器件可應(yīng)用于多種集成電路(IC)中。根據(jù)本發(fā)明的IC例如是存儲(chǔ)器電路，如隨機(jī)存取存 儲(chǔ)器(RAM)、動(dòng)態(tài) RAM (DRAM)、同步 DRAM 6DRAM)、靜態(tài) RAM^RAM)、或只讀 存儲(chǔ)器(ROM)等等。根據(jù)本發(fā)明的IC還可以是邏輯器件，如可編程邏輯陣列(PLA)、 專(zhuān)用集成電路(AMC)、合并式DRAM邏輯集成電路(掩埋式DRAM)、射頻(RF)器件 或任意其他電路器件。根據(jù)本發(fā)明的IC芯片可用于例如用戶(hù)電子產(chǎn)品，如個(gè)人計(jì)算機(jī)、 便攜式計(jì)算機(jī)、游戲機(jī)、蜂窩式電話(huà)、個(gè)人數(shù)字助理、攝像機(jī)、數(shù)碼相機(jī)等各種電子產(chǎn) 品中
本發(fā)明已經(jīng)通過(guò)上述實(shí)施例進(jìn)行了說(shuō)明，但應(yīng)當(dāng)理解的是，上述實(shí)施例只是用 于舉例和說(shuō)明的目的，而非意在將本發(fā)明限制于所描述的實(shí)施例范圍內(nèi)。此外本領(lǐng)域技 術(shù)人員可以理解的是，本發(fā)明并不局限于上述實(shí)施例，根據(jù)本發(fā)明的教導(dǎo)還可以做出更 多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護(hù)的范圍以?xún)?nèi)。本發(fā)明的保 護(hù)范圍由附屬的權(quán)利要求書(shū)及其等效范圍所界定。
權(quán)利要求
1.一種用于銅互連布線(xiàn)制造工藝的方法，所述方法包括下列步驟在底層銅或具有底層結(jié)構(gòu)的一半導(dǎo)體襯底表面上生長(zhǎng)一阻擋層；在所述阻擋層上生長(zhǎng)一介電層；在所述介電層上面生長(zhǎng)一鈍化層；依次刻蝕所述鈍化層、介電層直到阻擋層，形成第一溝槽；在所述第一溝槽中填充一可濕顯影的底部抗反射涂層；對(duì)所述可濕顯影的底部抗反射涂層進(jìn)行濕法顯影，移除部分可濕顯影的底部抗反射 涂層；在所述鈍化層上涂覆具有圖案的光刻膠，并刻蝕出第二溝槽；去除所述光刻膠，剝離所述可濕顯影的底部抗反射涂層，刻蝕穿透所述阻擋層，直 至露出所述底層銅或具有底層結(jié)構(gòu)的半導(dǎo)體襯底。
2.根據(jù)權(quán)利要求1所述的用于銅互連布線(xiàn)制造工藝的方法，其特征在于，所述介電層 的材料選自k值為2.5-2.9的硅酸鹽化合物、k值為2.2的甲基硅酸鹽化合物、k值為2.8 的HOSP 以及k值為2.65的SiLK 其中任一一種。
3.根據(jù)權(quán)利要求1所述的用于銅互連布線(xiàn)制造工藝的方法，其特征在于，所述可濕顯 影的底部抗反射涂層為光敏可濕顯影的底部抗反射涂層或非光敏可濕顯影的底部抗反射 涂層。
4.根據(jù)權(quán)利要求3所述的用于銅互連布線(xiàn)制造工藝的方法，其特征在于，當(dāng)所述可濕 顯影的底部抗反射涂層為光敏可濕顯影的底部抗反射涂層時(shí)，在對(duì)所述可濕顯影的底部 抗反射涂層進(jìn)行濕法顯影前對(duì)所述可濕顯影的底部抗反射涂層進(jìn)行曝光。
5.根據(jù)權(quán)利要求4所述的用于銅互連布線(xiàn)制造工藝的方法，其特征在于，所述曝光的 曝光能量為1-100毫焦，曝光焦點(diǎn)為_(kāi)5至5微米。
6.根據(jù)權(quán)利要求1所述的用于銅互連布線(xiàn)制造工藝的方法，其特征在于，所述第二溝 槽的寬度大于所述第一溝槽的寬度。
7.一種根據(jù)如權(quán)利要求1所述的方法制造的集成電路，其中所述集成電路選自隨機(jī)存 取存儲(chǔ)器、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器、同步隨機(jī)存取存儲(chǔ)器、靜態(tài)隨機(jī)存取存儲(chǔ)器、只讀存 儲(chǔ)器、可編程邏輯陣列、專(zhuān)用集成電路、掩埋式DRAM和射頻電路。
8.一種根據(jù)如權(quán)利要求1所述的方法制造的電子設(shè)備，其中所述電子設(shè)備選自個(gè)人計(jì) 算機(jī)、便攜式計(jì)算機(jī)、游戲機(jī)、蜂窩式電話(huà)、個(gè)人數(shù)字助理、攝像機(jī)和數(shù)碼相機(jī)。
全文摘要
本發(fā)明公開(kāi)了一種用于銅互連布線(xiàn)制造工藝的方法。根據(jù)本發(fā)明的方法包括下列步驟在底層銅或具有底層結(jié)構(gòu)的一半導(dǎo)體襯底表面生長(zhǎng)一阻擋層；在所述阻擋層上生長(zhǎng)一低k值介電層；在所述低k值介電層上面生長(zhǎng)一鈍化層；在所述鈍化層中刻蝕出第一溝槽，直到刻蝕到所述阻擋層為止；在所述第一溝槽中填充一可濕顯影的底部抗反射涂層；對(duì)所述可濕顯影的底部抗反射涂層進(jìn)行濕法顯影，移除部分可濕顯影的底部抗反射涂層；在所述鈍化層上涂覆具有圖案的光刻膠，并刻蝕出第二溝槽；去除所述光刻膠，剝離所述可濕顯影的底部抗反射涂層，刻蝕穿透所述阻擋層，直至露出部分銅。本發(fā)明的方法解決了現(xiàn)有的銅互連布線(xiàn)工藝的干式回蝕工藝帶來(lái)的對(duì)低k值介電層的損傷、偏移值大，生產(chǎn)周期長(zhǎng)等問(wèn)題。
文檔編號(hào)H01L27/04GK102024746SQ20091019549
公開(kāi)日2011年4月20日 申請(qǐng)日期2009年9月9日 優(yōu)先權(quán)日2009年9月9日
發(fā)明者安輝 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司