專利名稱：一種垂直雙擴(kuò)散mos晶體管測(cè)試結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及晶體管器件的測(cè)試結(jié)構(gòu)，具體涉及一種適用于垂直雙擴(kuò)散 MOS晶體管的測(cè)試結(jié)構(gòu)，屬于半導(dǎo)體技術(shù)領(lǐng)域。
背景技術(shù)：
在半導(dǎo)體集成電路中，以雙擴(kuò)散MOS晶體管為基礎(chǔ)的電路，簡(jiǎn)稱 DMOS，利用兩種雜質(zhì)原子的側(cè)向擴(kuò)撒速度差，形成自對(duì)準(zhǔn)的亞微米溝道， 可以達(dá)到很高的工作頻率和速度。
與普通MOS晶體管相比，DMOS在結(jié)構(gòu)上有兩個(gè)主要區(qū)別 一是將P 型、N型雜質(zhì)通過(guò)同一氧化層窗口順次擴(kuò)散，形成很短的溝道；二是在溝道 與漏區(qū)之間加入一個(gè)輕摻雜的N—漂移區(qū)，其摻雜濃度遠(yuǎn)小于溝道區(qū)。這個(gè)區(qū) 承受大部分所加的漏電壓，從而使短溝道效應(yīng)減弱，提高漏擊穿電壓，從而 實(shí)現(xiàn)短溝道與高擊穿電壓結(jié)合而得到的一 系列優(yōu)點(diǎn)。 DMOS晶體管又可分為橫向DMOS晶體管(簡(jiǎn)稱LDMOS )和垂直DMOS 晶體管(VDMOS)兩種。其中，垂直DMOS晶體管由于其良好的性能和高 集成度，在半導(dǎo)體集成電路領(lǐng)域中得到越來(lái)越多的應(yīng)用。
圖1為垂直DMOS晶體管(筒稱VDMOS)結(jié)構(gòu)示意圖。如圖1所示， VDMOS在N""硅襯底110上生長(zhǎng)一層N—外延層120,電子由N^原摻雜區(qū)104 流經(jīng)溝道105后改為垂直方向由襯底110流出。因此，漏電極101由硅片底面引出，硅片表面只有源電極102和柵電極103，有利于提高集成度，其中，
源電極102和柵電極103之間通過(guò)柵氧化層106隔開(kāi)。
然而，正是由于垂直DMOS晶體管的源電才及和漏電極在半導(dǎo)體硅村底
的不同表面引出，在器件表征過(guò)程中，其輸出特性的參數(shù)表征及相應(yīng)晶圓可 接受性測(cè)試(Wafer Acceptance Test, WAT)若在半導(dǎo)體硅村底的背面研磨之 前進(jìn)行，則測(cè)試結(jié)果與器件實(shí)際參數(shù)有較大誤差，故其測(cè)試通常在半導(dǎo)體硅 襯底的背面研磨之后進(jìn)行，這與半導(dǎo)體襯底上其他器件在襯底背面研磨之前 進(jìn)行的測(cè)試不匹配，與此同時(shí)，由于背面研磨后的半導(dǎo)體襯底尺寸變薄，也 為測(cè)試帶來(lái)了較大的難度和較高的成本。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題主要有兩個(gè)， 一是解決垂直雙擴(kuò)散MOS晶體 管WAT表征過(guò)程中存在的較大誤差；二是統(tǒng)一測(cè)試程序，解決垂直雙擴(kuò)散 MOS晶體管在半導(dǎo)體襯底背面研磨后進(jìn)行測(cè)試表征與大多半導(dǎo)體器件在半 導(dǎo)體襯底背面研磨前進(jìn)行的測(cè)試之間測(cè)試順序不匹配的問(wèn)題。
為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種垂直雙擴(kuò)散MOS晶體管測(cè)試 結(jié)構(gòu)，該結(jié)構(gòu)包括第一導(dǎo)電類型的半導(dǎo)體襯底，位于半導(dǎo)體襯底上表面的 第一導(dǎo)電類型的外延層，位于外延層表面的第一導(dǎo)電類型的源摻雜區(qū)和第一 導(dǎo)電類型的漏摻雜區(qū)，位于源摻雜區(qū)的第二導(dǎo)電類型的源溝道區(qū)和位于漏摻 雜區(qū)下方的第二導(dǎo)電類型的漏溝道區(qū)，覆蓋4冊(cè)tt面的夾層電^h質(zhì)層，覆蓋 在半導(dǎo)體襯底上表面用于引出源電極和漏電極的金屬層以及覆蓋半導(dǎo)體襯
底底面的背金屬層。其中，源溝道區(qū)和漏溝道區(qū)部分重疊，形成合并溝道， 且半導(dǎo)體襯底的摻雜濃度大于外延層的摻雜濃度，源、漏摻雜區(qū)的摻雜為重?fù)诫s，其摻雜濃度約為1E21cm'3,遠(yuǎn)大于外延層的摻雜濃度，源、漏溝道區(qū) 的摻雜為輕摻雜，其摻雜濃度約為1E17cnf3。
根據(jù)本發(fā)明提供的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其中，夾層電介 質(zhì)層為柵氧化層，源摻雜區(qū)、漏摻雜區(qū)以及源溝道區(qū)和漏溝道區(qū)均通過(guò)離子 注入方法實(shí)現(xiàn)，且源溝道區(qū)和漏溝道區(qū)分別位于源摻雜區(qū)和漏摻雜區(qū)下方。 其中，源溝道區(qū)位于柵極下方的部分為源擴(kuò)散溝道，漏溝道區(qū)位于柵極下方 的部分為漏擴(kuò)散溝道，源、漏擴(kuò)散溝道的長(zhǎng)度均為lnm~3|om,且擴(kuò)散溝道 部分重疊，垂直雙擴(kuò)散MOS晶體管柵極覆蓋該源擴(kuò)散溝道和漏擴(kuò)散溝道的 重疊部分，柵極長(zhǎng)度小于源擴(kuò)散溝道與漏擴(kuò)散溝道的長(zhǎng)度之和。
根據(jù)本發(fā)明提供的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其中，覆蓋在外 延層表面用于引出漏電極的金屬層所引出的電極為測(cè)試用漏電極，覆蓋半導(dǎo) 體襯底底面的背金屬層引出的才是該垂直擴(kuò)散MOS晶體管真正的漏電極。 測(cè)試用漏電極與垂直雙擴(kuò)散MOS晶體管的源電極同位于半導(dǎo)體襯底的上表 面，可與其他半導(dǎo)體器件一樣，在背面研磨前進(jìn)行WAT表征，起測(cè)試順序 相匹配。采用測(cè)試用漏電極與源電極作為輸出電極測(cè)試得到的表征參數(shù)與垂 直雙擴(kuò)散MOS晶體管實(shí)際的參數(shù)相比，存在一定漂移，但二者之間的變化 關(guān)系可通it^目關(guān)計(jì)算得到，通過(guò)測(cè)試用漏電極與源電極作為輸出電極進(jìn)行測(cè) 試，可有效實(shí)現(xiàn)對(duì)垂直雙擴(kuò)散MOS晶體管實(shí)際參數(shù)的監(jiān)控，并克服研磨后 表征的困難，并統(tǒng)一測(cè)試程序，解決垂直雙擴(kuò)散MOS晶體管在半導(dǎo)體襯底 背面研磨后進(jìn)行測(cè)試表征與大多半導(dǎo)體器件在半導(dǎo)體襯底背面研磨前進(jìn)行 的測(cè)試之間測(cè)試順序不匹配的問(wèn)題，從而進(jìn)一步降低維護(hù)、開(kāi)發(fā)成本，提高 產(chǎn)品測(cè)試、反饋的效率。
作為較佳技術(shù)方案，第一導(dǎo)電類型為N型，第二導(dǎo)電類型為P型。
6作為又一實(shí)施方案，第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型。 本發(fā)明的技術(shù)效果是，通過(guò)引入與源電極位于同 一表面的測(cè)試用漏電 極，大大P爭(zhēng)低了對(duì)于器件WAT表征的困難，并使得對(duì)垂直雙擴(kuò)散MOS晶體 管的參數(shù)表征可在背面研磨前進(jìn)行，通過(guò)測(cè)試用漏電極與源電極作為引出電 極進(jìn)行測(cè)試，對(duì)器件的實(shí)際參數(shù)進(jìn)行有效監(jiān)控，避免了通過(guò)分別位于外延層 表面的源電極和位于半導(dǎo)體襯底下表面的漏電極直接進(jìn)行測(cè)試所帶來(lái)的較 大誤差，也避免了在背面研磨后進(jìn)行測(cè)試表征時(shí)所需的較高成本，對(duì)于垂直 雙擴(kuò)散MOS晶體管器件的WAT表征精確性和便利性,都帶來(lái)了極大的改善， 除此之外，垂直雙擴(kuò)散MOS晶體管的參數(shù)表征與其他半導(dǎo)體器件的測(cè)試一 樣，在半導(dǎo)體襯底背面研磨前進(jìn)行，使WAT的表征測(cè)試程序得到統(tǒng)一，解 決了垂直雙擴(kuò)散MOS晶體管在半導(dǎo)體襯底背面研磨后進(jìn)行測(cè)試表征與大多 半導(dǎo)體器件在半導(dǎo)體襯底背面研磨前進(jìn)行的測(cè)試之間測(cè)試順序不匹配的問(wèn) 題，從而進(jìn)一步降低維護(hù)、開(kāi)發(fā)成本，提高產(chǎn)品測(cè)試、反饋的效率。


圖1為垂直雙擴(kuò)散MOS晶體管結(jié)構(gòu)示意圖2為本發(fā)明提供的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)示意圖。
具體實(shí)施例方式
為使本發(fā)明的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面結(jié)合附圖對(duì)本發(fā)明 作進(jìn)一步的詳細(xì)描述。
圖2為本發(fā)明提供的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)示意圖。 如圖2所示，本發(fā)明提供的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)包括第一導(dǎo)電類型的半導(dǎo)體襯底210，位于半導(dǎo)體襯底210上表面301的第一導(dǎo)電 類型的外延層220,位于外延層220表面303的第一導(dǎo)電類型的源摻雜區(qū)204 和第一導(dǎo)電類型的漏摻雜區(qū)206,位于源摻雜區(qū)204下方的第二導(dǎo)電類型源 溝道區(qū)205和位于漏摻雜區(qū)206下方的第二導(dǎo)電類型漏溝道區(qū)207，覆蓋柵 極區(qū)域的夾層電介質(zhì)層230,覆蓋在外延層220上表面303的、用于引出源 電極201 、漏電極202、柵極203的金屬層以及覆蓋半導(dǎo)體襯底210底面302 的背金屬層240。其中，源溝道區(qū)205位于柵極203下方的部分為源擴(kuò)散溝 道，漏溝道區(qū)207位于柵極203下方的部分為漏擴(kuò)散溝道，源擴(kuò)散溝道和漏 擴(kuò)散溝道部分重疊，形成合并溝道，且半導(dǎo)體襯底210的摻雜濃度大于外延 層220的摻雜濃度，源摻雜區(qū)204和漏摻雜區(qū)206的摻雜濃度大致相當(dāng)且均 為重?fù)诫s，其摻雜濃度約為1E21cm'3，遠(yuǎn)大于外延層220的摻雜濃度，源溝 道區(qū)和漏溝道區(qū)的摻雜濃度也大致相當(dāng)且均為輕摻雜，其摻雜濃度約為 1E17cm-3。
在本具體實(shí)施方式
中，夾層電介質(zhì)層230為^"氧化層，源摻雜區(qū)204和 漏摻雜區(qū)206以及源溝道區(qū)205、漏溝道區(qū)207均通過(guò)離子注入方法實(shí)現(xiàn)， 且源溝道區(qū)205位于源摻雜區(qū)204下方，漏溝道區(qū)207位于漏摻雜區(qū)206下 方中。其中，源溝道區(qū)205位于柵極203下方的部分為源擴(kuò)散溝道，漏溝道 區(qū)207位于柵極203下方的部分為漏擴(kuò)散溝道，源擴(kuò)散溝道長(zhǎng)度310和漏擴(kuò) 散溝道長(zhǎng)度320均為lMm 3nm,且源擴(kuò)散溝道和漏擴(kuò)散溝道部分重疊，垂 直雙擴(kuò)散MOS晶體管柵極203覆蓋該擴(kuò)散溝道的重疊部分208,柵極203 長(zhǎng)度小于源擴(kuò)散溝道長(zhǎng)度310與漏擴(kuò)散溝道長(zhǎng)度320之和。
在如圖2所示垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)中，覆蓋在外延層220 表面303用于引出漏電極202的金屬層所引出的電極為測(cè)試用漏電極，覆蓋半導(dǎo)體襯底210底面302的背金屬層240引出的才是該垂直擴(kuò)散MOS晶體 管真正的漏電極。
作為最佳實(shí)施方案，本實(shí)施例中第一導(dǎo)電類型為N型，第二導(dǎo)電類型為 P型。即所采用的半導(dǎo)體硅襯底210為N型襯底，位于襯底上方的外延層 220也為N型，源摻雜區(qū)204和漏摻雜區(qū)206均為N型重?fù)诫s區(qū)域，襯底硅 和源、漏摻雜區(qū)的摻雜濃度均大于外延層硅的摻雜濃度，而分別位于源摻雜 區(qū)204和漏摻雜區(qū)206下方的溝道區(qū)205、 207均為P型半導(dǎo)體輕摻雜，溝 道區(qū)205、 207位于柵極203下方的部分為擴(kuò)散溝道，兩擴(kuò)散溝道部分重疊， 形成合并溝道。對(duì)該垂直雙擴(kuò)散MOS晶體管進(jìn)行測(cè)試表征時(shí)，柵極203和 源電極201之間加正壓VGS,當(dāng)V(js〉閾值電壓Vt時(shí)，P型溝道區(qū)205、 207 反型成N型而成為反型層，該反型層形成N溝道從而使測(cè)試用漏電極202 和源電極201導(dǎo)電。而該垂直雙擴(kuò)散MOS晶體管實(shí)際工作時(shí)，其實(shí)際漏電 極是由位于半導(dǎo)體村底210底面302的金屬層240引出的，柵極203和源電 極201之間所加正壓Vcjs〉閾值電壓Vt時(shí)，P型溝道反型成N型成為反型層，
極之間的結(jié)構(gòu)由N"Vp-isT結(jié)構(gòu)變?yōu)榱?isT-N-:Nr結(jié)構(gòu)，在Vds的作用下，N型
源區(qū)的電子經(jīng)過(guò)溝道區(qū)到達(dá)漏區(qū)，形成由漏流向源的漏源電流。顯然，V(jS 的數(shù)值越大，表面處的電子密度越大，相對(duì)的溝道電阻越小，在同祥的Vds 的作用下，漏源電流越大。電子流經(jīng)溝道后改為垂直方向，由襯底流出，從 而實(shí)現(xiàn)位于半導(dǎo)體襯底210底面302的漏極和位于外延層220表面303的源 電才及201之間的導(dǎo)電。
測(cè)試用漏電極202與垂直雙擴(kuò)散MOS晶體管的源電極201同位于半導(dǎo) 體襯底210的上表面301，可與其他器件一樣，在背面研磨前進(jìn)行WAT表征。采用測(cè)試用漏電極202與源電極201作為輸出電極測(cè)試得到的表征參數(shù) 與垂直雙擴(kuò)散MOS晶體管實(shí)際的M相比，存在一定漂移，由4莫擬結(jié)果可 知，以測(cè)試用漏電極202與源電極201作為輸出電極得到的閾值電壓Vt為 4.82V，而垂直雙擴(kuò)散MOS晶體管的實(shí)際閾值電壓為4.55V， ^f旦二者之間的 變化關(guān)系可通過(guò)相關(guān)計(jì)算得到，通過(guò)測(cè)試用漏電極202與源電極201作為輸 出電極進(jìn)行測(cè)試，可有效實(shí)現(xiàn)對(duì)垂直雙擴(kuò)散MOS晶體管實(shí)際參數(shù)的監(jiān)控， 克服研磨后表征的困難，并統(tǒng)一測(cè)試程序，解決垂直雙擴(kuò)散MOS晶體管在 半導(dǎo)體村底背面研磨后進(jìn)行測(cè)試表征與大多半導(dǎo)體器件在半導(dǎo)體村底背面 研磨前進(jìn)行的測(cè)試之間測(cè)試順序不匹配的問(wèn)題，從而進(jìn)一步降低維護(hù)、開(kāi)發(fā) 成本，提高產(chǎn)品測(cè)試、反饋的效率。
作為又一實(shí)施例，第一導(dǎo)電類型為P型，第二導(dǎo)電類型為N型。即所 釆用的半導(dǎo)體硅襯底210為P型襯底，位于襯底上方的外延層220也為P型， 源摻雜區(qū)204和漏摻雜區(qū)206均為P型重?fù)诫s區(qū)域，襯底硅和源、漏摻雜區(qū) 的摻雜濃度均大于外延層硅的摻雜濃度，而分別位于源摻雜區(qū)204和漏摻雜 區(qū)206下方的溝道區(qū)205、 207均為N型半導(dǎo)體輕摻雜，溝道區(qū)205、 207 位于柵極203下方的部分為擴(kuò)散溝道，兩擴(kuò)散溝道部分重疊，形成合并溝道。 對(duì)該垂直雙擴(kuò)散MOS晶體管進(jìn)行測(cè)試表征時(shí)，柵極203和源電極201之間 加負(fù)壓V(js,當(dāng)lV(jsl〉閾值電壓IVtl時(shí)，N型溝道區(qū)205、 207反型成P型而成 為反型層，該反型層形成P溝道從而使測(cè)試用漏電極202和源電極201導(dǎo)電。 而該垂直雙擴(kuò)散MOS晶體管實(shí)際工作時(shí)，其實(shí)際漏電極是由位于半導(dǎo)體襯 底210底面302的金屬層240引出的，柵極203和源電極201之間所加正壓 IV(jsl〉閾值電壓IVtl時(shí)，N型溝道反型成P型成為反型層，位于外延層220表 面303的源電極201和位于半導(dǎo)體襯底210底面302的漏才及之間的結(jié)構(gòu)由
10P+-N-P+結(jié)構(gòu)變?yōu)榱?？+- 4+結(jié)構(gòu)，在相對(duì)于源電才及端為負(fù)的漏源電壓的作用 下，源端得正電荷空穴經(jīng)過(guò)導(dǎo)通的P型溝道到達(dá)漏端，形成^^人源到漏的源漏
電流，Vgs越負(fù)(絕對(duì)值越大)，溝道的導(dǎo)通電阻越小，電流的數(shù)值越大。通 過(guò)測(cè)試用漏電極202與源電極201作為輸出電極進(jìn)行測(cè)試，可有效實(shí)現(xiàn)對(duì)垂 直雙擴(kuò)散MOS晶體管實(shí)際參數(shù)的監(jiān)控，克^研磨后表征的困難，并統(tǒng)一測(cè) 試程序，解決垂直雙擴(kuò)散MOS晶體管在半導(dǎo)體襯底背面研磨后進(jìn)行測(cè)試表 征與大多半導(dǎo)體器件在半導(dǎo)體襯底背面研磨前進(jìn)行的測(cè)試之間測(cè)試順序不 匹配的問(wèn)題，從而進(jìn)一步降低維護(hù)、開(kāi)發(fā)成本，提高產(chǎn)品測(cè)試、反饋的效率。 在不偏離本發(fā)明的精神和范圍的情況下還可以構(gòu)成許多有很大差別的 實(shí)施例。應(yīng)當(dāng)理解，除了如所附的權(quán)利要求所限定的，本發(fā)明不限于在說(shuō)明 書(shū)中所述的具體實(shí)施例。
權(quán)利要求
1.一種垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，包括第一導(dǎo)電類型的半導(dǎo)體襯底，位于半導(dǎo)體襯底上表面的第一導(dǎo)電類型的外延層，位于外延層表面的第一導(dǎo)電類型的源摻雜區(qū)和第一導(dǎo)電類型的漏摻雜區(qū)，位于所述源摻雜區(qū)下方的第二導(dǎo)電類型的源溝道區(qū)和位于所述漏摻雜區(qū)下方的第二導(dǎo)電類型的漏溝道區(qū)，覆蓋柵極表面的夾層電介質(zhì)層，覆蓋在外延層表面用于引出源電極和漏電極的金屬層以及覆蓋半導(dǎo)體襯底底面的背金屬層，其特征在于，所述源溝道區(qū)和所述漏溝道區(qū)部分重疊，形成合并溝道。
2. 根據(jù)權(quán)利要求1所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其特征在于， 所述覆蓋在外延層表面用于引出漏電極的金屬層所引出的電極為測(cè)試用 漏電極。
3. 根據(jù)權(quán)利要求l所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其特征在于，所述覆蓋半導(dǎo)體襯底底面的背金屬層所引出的電極為垂直擴(kuò)散MOS晶 體管真正的漏電極。
4. 根據(jù)權(quán)利要求1所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其特征在于， 所述源摻雜區(qū)和漏摻雜區(qū)均通過(guò)離子注入方法實(shí)現(xiàn)。
5. 根據(jù)權(quán)利要求l所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其特征在于， 所述源溝道區(qū)和漏溝道區(qū)通過(guò)離子注入方法實(shí)現(xiàn)。
6. 根據(jù)權(quán)利要求5所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其特征在于， 所述源溝道區(qū)位于柵極下方的部分為源擴(kuò)散溝道，其長(zhǎng)度為lnm 3nm。
7. 根據(jù)權(quán)利要求5所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其特征在于， 所述漏溝道區(qū)位于柵極下方的部分為漏擴(kuò)散溝道，其長(zhǎng)度為lnm~3|jm。
8. 根據(jù)權(quán)利要求1或6或7所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其特征在于，所述溝道區(qū)重疊的部分，為源擴(kuò)散溝道和漏擴(kuò)散溝道的部分重 疊。
9. 根據(jù)權(quán)利要求1或6或7所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其特 征在于，所述柵才t霞蓋所述源擴(kuò)散溝道和漏擴(kuò)散溝道的重疊部分。
10. 根據(jù)權(quán)利要求1或6或7所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其 特征在于，所述柵極的長(zhǎng)度小于所述源擴(kuò)散溝道長(zhǎng)度與漏擴(kuò)散溝道長(zhǎng)度 之和。
11. 根據(jù)權(quán)利要求1所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其特征在于， 所述夾層電介質(zhì)層為柵氧化層。
12. 根據(jù)權(quán)利要求1所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其特征在于， 所述第一導(dǎo)電類型為N型，所述第二導(dǎo)電類型為P型。
13. 根據(jù)權(quán)利要求1所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其特征在于， 所述第一導(dǎo)電類型為P型，所述第二導(dǎo)電類型為N型。
14. 根據(jù)權(quán)利要求13或14所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其特 征在于，所述半導(dǎo)體襯底的摻雜濃度大于所述外延層的摻雜濃度。
15. 根據(jù)權(quán)利要求13或14所述的垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，其特 征在于，所述源摻雜區(qū)和漏摻雜區(qū)的摻雜濃度均遠(yuǎn)大于所述外延層的摻 雜濃度。
全文摘要
一種垂直雙擴(kuò)散MOS晶體管測(cè)試結(jié)構(gòu)，屬于半導(dǎo)體技術(shù)領(lǐng)域，包括半導(dǎo)體襯底、外延層、源摻雜區(qū)、漏摻雜區(qū)、溝道區(qū)、夾層電介質(zhì)層，覆蓋在半導(dǎo)體襯底上表面用于引出源電極和漏電極的金屬層以及覆蓋半導(dǎo)體襯底底面的背金屬層。其中，位于源摻雜區(qū)和漏摻雜區(qū)下方的溝道區(qū)部分重疊，形成合并溝道，覆蓋在外延層表面用于引出漏電極的金屬層所引出的電極為測(cè)試用漏電極，覆蓋半導(dǎo)體襯底底面的背金屬層引出的才是該垂直擴(kuò)散MOS晶體管真正的漏電極。通過(guò)測(cè)試用漏電極與源電極作為輸出電極進(jìn)行測(cè)試，有效實(shí)現(xiàn)對(duì)垂直雙擴(kuò)散MOS晶體管實(shí)際參數(shù)的監(jiān)控，并克服研磨后表征的困難，統(tǒng)一測(cè)試程序，從而進(jìn)一步降低維護(hù)、開(kāi)發(fā)成本，提高產(chǎn)品測(cè)試、反饋的效率。
文檔編號(hào)H01L29/78GK101667597SQ20091019541
公開(kāi)日2010年3月10日 申請(qǐng)日期2009年9月9日 優(yōu)先權(quán)日2009年9月9日
發(fā)明者克里絲, 劉憲周 申請(qǐng)人:上海宏力半導(dǎo)體制造有限公司