專利名稱：非易失性半導(dǎo)體存儲(chǔ)器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及非易失性半導(dǎo)體存儲(chǔ)器件及其制造方法。具體，本發(fā)明涉及具有垂直溝道晶體管的非易失性半導(dǎo)體存儲(chǔ)器件及其制造方法。
背景技術(shù)：
用于存儲(chǔ)二進(jìn)制數(shù)據(jù)的半導(dǎo)體存儲(chǔ)器件典型地分類為易失性和非易失性半導(dǎo)體存儲(chǔ)器件。如果關(guān)閉到其的電源，易失性存儲(chǔ)器丟失它們的數(shù)據(jù)，而即使關(guān)閉到其的電源，非易失性存儲(chǔ)器保持它們的數(shù)據(jù)。SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)和DRAM(動(dòng)態(tài)隨機(jī)存器半導(dǎo)體)是典型類型的非易失性半導(dǎo)體存儲(chǔ)器，而閃存是典型的非易失性半導(dǎo)體存儲(chǔ)器。
SRAM存儲(chǔ)器件可具有高的讀取和寫入速度以及低的功耗。然而，SRAM器件對(duì)于高集成度是不利的，因?yàn)镾RAM單位單元可包括六個(gè)晶體管。DRAM單位單元的面積可以小于SRAM單位單元，由于DRAM單元可僅包括一個(gè)晶體管和一個(gè)電容器。
由于閃存器件可具有相似于MOS晶體管的單位單元而沒有類似DRAM單元的電容器的數(shù)據(jù)存儲(chǔ)單元，閃存器件的集成度可以是相對(duì)高的?；谒鼈兊膯卧慕Y(jié)構(gòu)特性，閃存器件可以分類為浮置柵或浮置阱型閃存器件。浮置柵閃存器件具有使用半導(dǎo)體襯底和字線之間的絕緣膜隔離的浮置柵。通過將電荷注入浮置柵，在浮置柵閃存器件中存儲(chǔ)數(shù)據(jù)。通過將電荷注入在字線和半導(dǎo)體襯底之間的非導(dǎo)電性電荷阱層中形成的阱位置，浮置阱閃存器件存儲(chǔ)數(shù)據(jù)。
圖1示出閃存器件的通常結(jié)構(gòu)。
參照?qǐng)D1，在半導(dǎo)體襯底1上排列用于連接到外圍電路或外部電源的位線BL。在襯底1上排列字線WL，垂直于并橫跨位線BL。存儲(chǔ)單元M位于其中位線BL和字線WL彼此橫跨的區(qū)域中。字線WL對(duì)應(yīng)于構(gòu)成存儲(chǔ)單元的晶體管的柵電極，并且在字線WL和半導(dǎo)體襯底1之間形成存儲(chǔ)器層(未示出)。在浮置阱閃存器件中，存儲(chǔ)器層包括隧道絕緣膜、電荷阱膜以及阻擋絕緣膜。電荷阱膜包括阱級(jí)(trappinglevel)，其中俘獲電荷。在存儲(chǔ)或擦除數(shù)據(jù)中，通過向單元的相應(yīng)字線WL和位線BL施加合適的電壓，電荷注入特定單元或者從特定單元發(fā)出。
在圖1中，作為可獲得的最小特征尺寸的符號(hào)“F”限定字線WL和位線BL的寬度，以及相鄰字線和/或相鄰位線之間的間隔。因此，單位單元M占據(jù)尺寸4F2的面積。這種特征尺寸可以小于SRAM或DRAM單元的。另一方面，有多種類型的具有達(dá)6F2或10F2的特征尺寸的閃存。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的某些實(shí)施例的非易失性半導(dǎo)體存儲(chǔ)器件包括多個(gè)柱子，從半導(dǎo)體襯底向上突起并具有各個(gè)頂表面和相對(duì)側(cè)壁，在柱子的頂表面上并沿著第一方向連接一行柱子的位線。字線對(duì)在多個(gè)柱子之一的相對(duì)側(cè)壁上并在位線之下橫跨，以及在字線對(duì)的分別一個(gè)和多個(gè)柱子之一之間插入存儲(chǔ)器層對(duì)。
多個(gè)柱子之一在其中可包括源區(qū)和漏區(qū)，其垂直分隔并連同字線對(duì)限定垂直溝道晶體管對(duì)。
可以沿著柱子的下部以及半導(dǎo)體襯底的表面設(shè)置源區(qū)。
存儲(chǔ)器件還可以包括源區(qū)和漏區(qū)之間的溝道區(qū)。溝道區(qū)可導(dǎo)電地連接到襯底。
存儲(chǔ)器層可以在半導(dǎo)體襯底的表面和字線的底邊緣之間延伸。
每個(gè)存儲(chǔ)器層可包括隧道絕緣膜、電荷存儲(chǔ)膜以及阻擋絕緣膜。
根據(jù)本發(fā)明的某些實(shí)施例的制造非易失性半導(dǎo)體存儲(chǔ)器件的方法包括選擇性地蝕刻半導(dǎo)體襯底，以形成多個(gè)具有相對(duì)側(cè)壁并沿著某方向排列的條、沿著條的側(cè)壁形成存儲(chǔ)器層和字線、選擇性地蝕刻條以形成多個(gè)柱子、以及形成位線，其連接相鄰柱子的行并橫跨字線。
該方法還包括在包括存儲(chǔ)器層的半導(dǎo)體襯底上淀積導(dǎo)電膜，并執(zhí)行回蝕工序以形成字線。
該方法還可包括在形成條之前，在半導(dǎo)體襯底的表面以及在半導(dǎo)體襯底的表面之下的區(qū)域中形成雜質(zhì)層。
形成多個(gè)柱子可包括使用第一絕緣膜填充字線之間的間隔、形成掩模以選擇性地露出部分條、除去條的露出部分以形成柱子、以及使用第二絕緣膜填充柱子之間的間隔。
可以與柱子自對(duì)準(zhǔn)形成位線。
該方法還可包括在使用絕緣膜填充條之間的間隔之前，以及在形成存儲(chǔ)器層和字線之后，將摻雜原子注入在條之間的間隔中的半導(dǎo)體襯底。該方法還可包括在使用絕緣膜填充柱子之間的間隔之前，將摻雜原子注入在柱子之間的間隔中的半導(dǎo)體襯底。
每個(gè)存儲(chǔ)器層可包括隧道絕緣膜、電荷存儲(chǔ)膜和阻擋絕緣膜。


包括附圖以提供本發(fā)明的進(jìn)一步理解，并且引入附圖并構(gòu)成本說明書的一部分。

本發(fā)明的示例性實(shí)施例，以及連同說明用于解釋本發(fā)明的原理。在附圖中圖1是傳統(tǒng)閃存器件的平面圖；圖2是說明根據(jù)本發(fā)明的某些實(shí)施例的非易失性存儲(chǔ)器件的平面圖；圖3A至3E是說明根據(jù)本發(fā)明的實(shí)施例的非易失性存儲(chǔ)器件的某些特征的截面圖，其中圖3A、3B、3C、3D和3E分別沿圖2的線I-I’、II-II’、III-III’、IV-IV’和V-V’所取；圖4A至4E是說明根據(jù)本發(fā)明的其他實(shí)施例的非易失性存儲(chǔ)器件的某些特征的截面圖，其中圖4A、4B、4C、4D和4E分別沿圖2的線I-I’、II-II’、III-III’、IV-IV’和V-V所取；以及圖5A至10A以及圖5B至10B是說明根據(jù)本發(fā)明的某些實(shí)施例的處理步驟的截面圖；其中圖5A至10A是沿圖2的線I-I’所取，而圖5B至10B是沿圖2的線II-II’所取。
具體實(shí)施例方式
參考附圖更全面地說明本發(fā)明的實(shí)施例，其中說明了本發(fā)明的實(shí)施例。然而，可以以許多不同形式實(shí)施本發(fā)明，而不應(yīng)被構(gòu)建為限制于在此闡述的實(shí)施例。而是，提供這些實(shí)施例使得本公開是全面和完整的，并能將本發(fā)明的范圍完全傳遞給本領(lǐng)域技術(shù)人員。通篇相同參考數(shù)字指示相同元件。
應(yīng)理解，盡管在此使用術(shù)語第一、第二等來描述不同元件，不應(yīng)由這些術(shù)語來限制這些元件。這些術(shù)語僅用于將一個(gè)元件從另一元件區(qū)分開。例如，第一元件可以稱為第二元件，以及相似地，第二元件可以稱為第一元件，而不背離本發(fā)明的教導(dǎo)。如在此使用，術(shù)語“和/或”包括一個(gè)或多個(gè)相關(guān)列項(xiàng)的任何和所有組合。
在此使用的術(shù)語僅僅是為了說明特定實(shí)施例的目的，而不旨在限制本發(fā)明。如在此使用，單數(shù)形式“a”、“an”和“the”也旨在包括復(fù)數(shù)形式，除非上下文清楚指示。還應(yīng)理解，當(dāng)在此使用時(shí)，術(shù)語“comprises”、“comprising”、“includes”和/或“including”指定所述特性、整數(shù)、步驟、操作、元件、和/或組件的存在，而不排除一個(gè)或多個(gè)其他特性、整數(shù)、步驟、操作、元件、組件和/或其組的存在或增加。
除非另外限定，在此使用的所有術(shù)語(包括技術(shù)和科學(xué)術(shù)語)具有與本發(fā)明所屬領(lǐng)域中普通技術(shù)人員所通常理解的相同含義。還應(yīng)理解在通常使用的字典中使用的術(shù)語，應(yīng)被解釋為具有與它們?cè)谙嚓P(guān)技術(shù)的上下文中的含義一致的含義，并且不以理想化或者過分形式的意義來解釋，除非在此明顯地定義。
應(yīng)理解，當(dāng)元件例如層、區(qū)域或襯底被稱為在其他元件層“之上”、延伸“到其上”時(shí)，它可以直接在其上、或直接延伸到其他元件上，或可以存在中間元件。相反，當(dāng)元件被稱為“直接在其上”或“直接延伸到”其他元件時(shí)，不存在中間元件。還應(yīng)理解，當(dāng)元件例如層被稱為“連接到”或“耦接到”其他元件時(shí)，它可以直接連接到或耦接到到其他元件上，或可以存在中間元件。相反，當(dāng)元件被稱為“直接連接到”或“直接耦接到”其他元件時(shí)，不存在中間元件。
在此使用相對(duì)術(shù)語，例如“底下”或“之上”或者“上”或“下”或者“水平”或“垂直”，來描述一個(gè)元件、層或區(qū)域與如圖所示的其他元件、層或區(qū)域的關(guān)系。應(yīng)理解，這些術(shù)語旨在包括除圖中所描述的指向之外設(shè)備的不同指向。
在此參照截面圖描述了本發(fā)明的示例性實(shí)施例，這些截面圖是本發(fā)明的理想化實(shí)施例(以及中間結(jié)構(gòu))的原理圖?？梢詾榱饲宄鹨姺糯髨D中的層和區(qū)域的厚度。此外，期望由于例如制造工藝和/或容差所導(dǎo)致的說明的形狀的變化。因此，本發(fā)明的實(shí)施例不應(yīng)被構(gòu)建為限制于在此說明的區(qū)域的特定形狀，而是包括由于例如制造所導(dǎo)致的形狀的偏差。例如，示為矩形的注入?yún)^(qū)將典型地具有圓形或弧形的特征和/或在其邊緣的雜質(zhì)濃度的梯度，而不是從注入到非注入的離散變化。相似地，通過注入形成的掩埋區(qū)可導(dǎo)致掩埋區(qū)和通過其發(fā)生注入的表面之間的區(qū)域中的某些注入。因此，在圖中所說明的區(qū)域在本質(zhì)上是原理性的，它們的形狀不旨在說明器件的區(qū)域的實(shí)際形狀，并且不旨在限制本發(fā)明的范圍。
參照半導(dǎo)體層和/或區(qū)域說明本發(fā)明的某些實(shí)施例，這些半導(dǎo)體層和/或區(qū)域特征為具有例如n型或p型的導(dǎo)電類型，指在層和/或區(qū)域中的主要載流子。因此，n型材料具有帶負(fù)電的電子的主要均衡濃度，而p型材料具有帶正電的空穴的主要均衡濃度。某些材料可被設(shè)計(jì)為具有“+”或“-”(如n+、n-、p+、p-、n++、n--、p++、p--等)，以指示相比于另一層或區(qū)域主要載流子的相對(duì)大(“+”)或小(“-”)的濃度。然而，這種指示不意味在層或區(qū)域中的主要或少載流子的特定濃度的存在。
還應(yīng)理解，如在此使用，術(shù)語“行”和“列”指示兩個(gè)非平行的方向，其可以彼此垂直。然而，術(shù)語行和列不指示特定的水平或垂直定向。
圖2是說明根據(jù)本發(fā)明的某些實(shí)施例的非易失性存儲(chǔ)器件的平面圖。
參照?qǐng)D2，沿著水平方向在半導(dǎo)體襯底10上排列多個(gè)平行位線BL(即，在圖2中橫地)。在垂直方向上形成多個(gè)平行字線WL以橫跨位線BL(即，圖2中縱地)。在位線BL之下形成柱子20，并且從半導(dǎo)體襯底10突起。在柱子20的相對(duì)側(cè)上設(shè)置字線WL和存儲(chǔ)器層30。即，在每個(gè)柱子20的兩側(cè)上設(shè)置字線WL。將相鄰與柱子20的字線WL的側(cè)面稱為“內(nèi)側(cè)”，而將相對(duì)柱子20設(shè)置的字線WL的側(cè)面稱為“外側(cè)”。因此，柱子20設(shè)置在其中位線BL橫跨字線WL對(duì)的內(nèi)側(cè)的區(qū)域中。沿著垂直方向字線WL與存儲(chǔ)器層30耦接。使用層間絕緣膜40填充柱子20之間的縱向間隔。沿著橫向方向，還在圍繞柱子20的字線對(duì)的內(nèi)側(cè)中形成層間絕緣膜40。多個(gè)柱子20設(shè)置在半導(dǎo)體襯底10上，并導(dǎo)電地彼此隔離。存儲(chǔ)器層30每個(gè)包括電荷存儲(chǔ)膜。由于在每個(gè)柱子20的兩側(cè)上設(shè)置存儲(chǔ)器層對(duì)30，每個(gè)柱子20可以存儲(chǔ)兩位信息。
還參照?qǐng)D2，假設(shè)最小特征尺寸“F”表示柱子20的寬度，以及相鄰柱子之間的橫向或縱向間隔，單位存儲(chǔ)單元占據(jù)2F2的尺寸。由于在柱子20的兩側(cè)上包括兩個(gè)電荷存儲(chǔ)膜的存儲(chǔ)器層30一共能夠存儲(chǔ)兩位，獲得該尺寸效果，同時(shí)單位柱子20占據(jù)4F2尺寸的面積。因此，根據(jù)本發(fā)明的某些實(shí)施例的存儲(chǔ)器件可提供高集成度級(jí)，由于可以在圖1所示的傳統(tǒng)存儲(chǔ)器件的尺寸的一半的存儲(chǔ)空間中存儲(chǔ)一位信息。根據(jù)本發(fā)明的某些實(shí)施例，可以通過相似于形成典型MOS晶體管的柵隔片的工序，在柱子20的兩側(cè)上形成字線WL。由于在柱子20之間的間隔中形成字線WL，通常為了其中導(dǎo)電元件之間的電隔離，使用層間絕緣膜40填充該間隔，可以不需要用于字線WL的額外間隔。
現(xiàn)在將描述根據(jù)本發(fā)明的某些實(shí)施例的具有N型晶體管的垂直存儲(chǔ)器件。圖3A至3E是說明根據(jù)本發(fā)明的實(shí)施例的在圖2中所示的非易失性存儲(chǔ)器件的某些特征的截面圖。圖3A、3B、3C、3D和3E分別沿圖2的線I-I’、II-II’、III-III’、IV-IV’和V-V所取。
圖3A和3B是沿著圖2的位線BL的橫向(水平)方向的截面圖。圖3A示出位線BL的截面，而圖3B示出相鄰位線BL之間的間隔的截面。
參照?qǐng)D3A，形成柱子以從半導(dǎo)體襯底10向上突起。橫跨相鄰柱子20形成位線BL，以彼此連接柱子20。在每個(gè)柱子20的兩側(cè)上形成存儲(chǔ)器層30和字線WL。使用層間絕緣膜40填充柱子20之間的間隔。柱子20的下部和上部包括源區(qū)50和漏區(qū)60，其包括電摻雜劑。因此，柱子20的單位結(jié)構(gòu)包括垂直溝道晶體管對(duì)，具有字線WL對(duì)用作柱子20的相對(duì)側(cè)上的柵電極。摻雜的源區(qū)50和漏區(qū)60位于柱子20的下部和上部。如果垂直溝道晶體管是N型晶體管，在P型襯底10中使用N型摻雜劑摻雜源區(qū)50和漏區(qū)60。在源區(qū)50和漏區(qū)60之間形成溝道區(qū)55。如圖3A所示，沿著柱子20的底和半導(dǎo)體襯底10的表面，源區(qū)50可以互相連接。在這種情況下，可以節(jié)約接觸的空間，其可以另外地用于將源區(qū)50彼此電連接。
在根據(jù)本發(fā)明的實(shí)施例的浮置阱閃存器件中，存儲(chǔ)器層30包括隧道絕緣膜、電荷存儲(chǔ)膜以及阻擋絕緣膜。隧道絕緣膜可以由熱氧化物(例如SiO2)構(gòu)成，其可以通過例如氧化硅襯底而獲得。電荷存儲(chǔ)膜包括絕緣膜，其阱密度和電子吸引高于隧道或阻擋絕緣膜。例如，電荷存儲(chǔ)膜可包括氮化硅(Si3N4)、氮氧化硅(SiON)、和/或鐵電材料。阻擋絕緣膜可由典型的氧化硅膜構(gòu)成，但是可以替換地或額外地由例如氧化鋁(Al2O3)的具有相對(duì)大的能量能帶隙和/或高的介電常數(shù)的金屬氧化物構(gòu)成?？梢孕纬纱鎯?chǔ)器層30以覆蓋柱子20的兩側(cè)。
在存儲(chǔ)器層30的外側(cè)上形成的字線WL對(duì)應(yīng)于垂直溝道晶體管的柵電極。字線WL可由多晶硅和/或金屬和金屬硅化物的混合物形成，以降低其阻抗。布置字線WL以與溝道區(qū)55重疊。此外，字線WL的兩個(gè)垂直端可以部分地與源區(qū)50和漏區(qū)60重疊。如圖3A所示，在鄰近于柱子20的底的襯底10的上表面10A和字線WL的下邊緣12之間可以有空間間隙?？梢允褂脤娱g絕緣膜40填充該間隙，以使得相鄰柱子20彼此電隔離。然而，在某些實(shí)施例中，存儲(chǔ)器層30可延伸以至少部分地覆蓋半導(dǎo)體襯底10的上表面和/或至少部分地填充字線WL的下邊緣12和半導(dǎo)體襯底10的上表面10A之間的間隙。
由于每個(gè)柱子20對(duì)應(yīng)于能夠存儲(chǔ)兩個(gè)信息位的單位存儲(chǔ)單元，期望彼此電隔離柱子20。為了隔離柱子20，沿著圖2所示的橫向(水平)和縱向(垂直)方向，在柱子20之間插入層間絕緣膜40。應(yīng)理解，相同的參考標(biāo)號(hào)指定給層間絕緣膜40的橫向和縱向部分，因?yàn)樗鼈兓旧媳舜讼嗨疲M管可以在不同的時(shí)間形成它們。從在圖3B所示的位線BL之間的部分，可以看出柱子20排列為通過層間絕緣膜40彼此隔離，而存儲(chǔ)器層30和字線WL沿著位線BL的縱向方向持續(xù)延伸。
圖3C至3E是沿著字線WL的截面圖。圖3C示出具有柱子20的線上的部分，而圖3D示出在相鄰字線WL之間的部分。圖3E進(jìn)一步示出部分字線WL。
參照?qǐng)D3C，柱子20形成為從半導(dǎo)體襯底10向上突起。在柱子20上設(shè)置位線BL。層間絕緣膜40在柱子20之間。每個(gè)柱子20包括各個(gè)源區(qū)50和漏區(qū)60，以及在源區(qū)50和漏區(qū)60之間限定的溝道區(qū)55。
參照?qǐng)D3D，在P型半導(dǎo)體襯底10上形成N型雜質(zhì)層50，其包括部分源區(qū)50。由于圖3D對(duì)應(yīng)于字線WL之間的部分，層間絕緣膜40和位線BL示為在圖3D中的N型雜質(zhì)層50上。參照?qǐng)D3E，字線WL形成為具有在字線WL和半導(dǎo)體襯底10之間插入的層間絕緣膜40。在某些實(shí)施例中，可以通過存儲(chǔ)器層30而不是層間絕緣膜40形成半導(dǎo)體襯底10和字線WL之間的絕緣膜，如下參照相關(guān)制造工序所述。
現(xiàn)在將描述參照本發(fā)明的實(shí)施例說明形成的閃存器件的操作。返回圖2和3A、通過選擇性地尋址字線WL和位線BL，指定特定柱子20。通過設(shè)置在柱子20的側(cè)面上的字線WL之一，僅指定柱子20的一側(cè)。在選擇柱子20的一側(cè)之后，通過將電荷注入柱子20的所選擇側(cè)面上的存儲(chǔ)器層30或者通過從柱子20的所選擇側(cè)面上的存儲(chǔ)器層30放電電荷，執(zhí)行編程或擦除操作。
制成柱子20和存儲(chǔ)器層30(即，隧道絕緣膜、電荷存儲(chǔ)膜和阻擋絕緣膜)以及字線WL的材料每個(gè)具有固有的能帶隙。相鄰材料之間的能帶隙差異可導(dǎo)致在其界面形成勢(shì)壘?？梢砸运淼罒犭娮幽Ｊ交蛘逨owler-Nordheim(F-N)隧穿模式執(zhí)行用于編程的電荷注入。例如，如果將正電壓施加到字線WL和漏區(qū)60，而源區(qū)60接地，從源區(qū)50朝向漏區(qū)50加速電子。所加速的電子部分地被電荷存儲(chǔ)膜所俘獲，部分地通過隧道絕緣膜的勢(shì)壘。這樣，當(dāng)在電荷存儲(chǔ)膜中俘獲并加速電子時(shí)，垂直溝道晶體管的閾值電壓可以增加，以提供器件的編程狀態(tài)。相反，在其中通過向字線WL施加負(fù)電壓生成從溝道區(qū)55到字線WL的電場(chǎng)的偏壓條件下，電子通過隧道絕緣膜從電荷存儲(chǔ)膜釋放到半導(dǎo)體襯底10。在這種情況下，垂直溝道晶體管的閾值電壓減小，以提供擦除狀態(tài)。因此，可以通過基于晶體管的閾值電壓電平確定是否在電荷存儲(chǔ)膜中俘獲電子，從所選擇的垂直溝道晶體管讀取數(shù)據(jù)。
圖4A至4E是說明根據(jù)本發(fā)明的其他實(shí)施例的圖2所示的非易失性存儲(chǔ)器件的某些特征的截面圖。圖4A、4B、4C、4D和4E分別沿圖2的線I-I’、II-II’、III-III’、IV-IV’和V-V所取。
參照?qǐng)D4A，柱子20形成為從半導(dǎo)體襯底10向上突起。在柱子20上，形成位線BL以彼此連接柱子20。在柱子20的兩側(cè)，形成存儲(chǔ)器層30和字線WL。使用層間絕緣膜40填充柱子20之間的間隙。柱子20的下和上部分包括源區(qū)50和漏區(qū)60，其包含有摻雜雜質(zhì)。源區(qū)50和漏區(qū)60以及字線WL構(gòu)成垂直溝道晶體管的單位單元。
在特定實(shí)施例中，在半導(dǎo)體襯底10上，在柱子20的部分底和相鄰柱子20的左和右側(cè)之間設(shè)置源區(qū)50。垂直溝道晶體管的溝道區(qū)55連接到半導(dǎo)體襯底10。換句話說，與圖3A中所示的結(jié)構(gòu)相反，溝道區(qū)55導(dǎo)電地連接到半導(dǎo)體襯底10，而沒有通過源區(qū)50隔離。因此，在將電荷注入存儲(chǔ)器層30的電荷存儲(chǔ)膜或者從存儲(chǔ)器層30的電荷存儲(chǔ)膜放電電荷的情況下，可以使用不同的控制模式操作晶體管，由于可以通過半導(dǎo)體襯底10直接向溝道區(qū)55施加正或負(fù)電壓。此外，溝道區(qū)55和半導(dǎo)體襯底10的連接在減小和/或防止其中的浮置體效應(yīng)是有用的。
浮置體效應(yīng)指其中當(dāng)硅原子與晶體管啟動(dòng)時(shí)所生成的高能(“熱”)載流子相遇時(shí)，熱量或電子空穴對(duì)在半導(dǎo)體器件的體內(nèi)集聚的現(xiàn)象。如果熱量或電子空穴對(duì)由于浮置體效應(yīng)集聚，器件的操作可靠性降低，和/或例如閾值電壓的器件特性變化。然而，如圖4A所示的源區(qū)50的分開結(jié)構(gòu)可以允許溝道區(qū)55連接到P型半導(dǎo)體襯底10，使得提供用于電子空穴對(duì)的放電路徑，其可減小和/或防止其中的浮置體效應(yīng)。
參照?qǐng)D4B，其說明相鄰位線BL之間的間隔部分，沿著位線BL排列存儲(chǔ)器層30和字線WL。不出現(xiàn)在圖4A中說明的柱子20，而是在圖4B中所示的層間絕緣膜40。因此，可見柱子20通過層間絕緣膜40彼此電隔離。每個(gè)柱子20可以用作用于存儲(chǔ)兩個(gè)信息位的單位存儲(chǔ)單元。
在圖4A-4E所示的實(shí)施例中，源區(qū)50通過柱子20之下的預(yù)設(shè)距離彼此分開，但可以在其中沒有柱子20的層間絕緣膜40之下連接。然而，如圖4A所示，源區(qū)50可以不中斷溝道區(qū)55和半導(dǎo)體襯底10之間的導(dǎo)電連接。此外，由于源區(qū)50彼此連接作為整體，可以減小用于連接源區(qū)50的接觸間隔。
圖4C示出沿著字線WL具有柱子30的線的中心上的部分。如圖4C所示，可以通過注入摻雜雜質(zhì)而形成的源區(qū)50在柱子20之間的層間絕緣膜40之下，并彼此連接作為整體。此外，參照?qǐng)D4D，其示出沿著相鄰字線WL之間的層間絕緣膜40的中心的部分，源區(qū)50彼此連接作為整體并部分地形成有雜質(zhì)摻雜層。另一方面，從圖4E中所示的字線的部分，可以看出在半導(dǎo)體襯底10上形成源區(qū)50。在源區(qū)50上順序?qū)盈B字線WL和層間絕緣膜40。具有圖4A-4E所示的結(jié)構(gòu)的存儲(chǔ)器件以與圖3A至3E所示相似的方式操作。
上述說明涉及浮置阱閃存器件作為實(shí)例。然而，其中在突起的半導(dǎo)體襯底部分的兩側(cè)上設(shè)置字線，以使得構(gòu)建垂直溝道結(jié)構(gòu)的結(jié)構(gòu)，可以應(yīng)用到各種類型的存儲(chǔ)器件。例如，這種結(jié)構(gòu)可用于具有垂直溝道結(jié)構(gòu)的浮置柵閃存器件，如果存儲(chǔ)器層30配置為包括由絕緣膜隔離的浮置柵，如圖2、3A至3E和4A至4E所示。
現(xiàn)在將說明制造在圖2和3A至3E中示出的存儲(chǔ)器件的操作。應(yīng)理解，下面的操作是用于制造根據(jù)本發(fā)明的某些實(shí)施例的存儲(chǔ)器件的某些不同方法，并且本發(fā)明的某些實(shí)施例不限制于在此描述的特定處理步驟。將在圖3A和3E中示出的浮置阱閃存器件的基礎(chǔ)上描述處理操作。這些操作還可以應(yīng)用到制造圖4A至4E所示的器件中，盡管由于結(jié)構(gòu)的不同在某些操作中會(huì)有某些差異。
圖5A至10A以及圖5B至10B是說明根據(jù)本發(fā)明的某些實(shí)施例的處理步驟的截面圖，其中圖5A、6A、7A、8A、9A和10A是沿圖2的線I-I’所取，而圖5B、6B、7B、8B、9B和10B是沿圖2的線II-II’所取。
參照?qǐng)D5A和5B，將摻雜雜質(zhì)注入P型半導(dǎo)體襯底10以分別在半導(dǎo)體襯底10的表面形成雜質(zhì)摻雜層60a并在襯底10的某深度形成雜質(zhì)摻雜層50a。在后續(xù)處理步驟中，雜質(zhì)摻雜層50a和60a將變?yōu)樵磪^(qū)50和漏區(qū)60。在某些實(shí)施例中，通過使用不同的離子注入能量，雜質(zhì)摻雜層50a和60a將形成在離襯底10的表面不同的深度。在其他實(shí)施例中，在通過離子注入或擴(kuò)散到半導(dǎo)體襯底10而形成N型雜質(zhì)層50a之后，可通過從雜質(zhì)摻雜層50a外延地生長(zhǎng)而形成P型硅膜55a。相似地，可以通過在P型硅膜55a上的外延生長(zhǎng)形成N型雜質(zhì)層60a。在制造其中溝道區(qū)55連接到半導(dǎo)體襯底10的器件的情況下，可以在中間操作期間將摻雜離子注入其中，而不是形成雜質(zhì)摻雜層50a和60a作為外延層。
參照?qǐng)D6A和6B，在包括雜質(zhì)摻雜層50a和60a的半導(dǎo)體襯底10上形成掩模70，并選擇性地蝕刻半導(dǎo)體襯底10。掩模70可以是包含有氮化硅成分的典型氮化物掩模。為了形成掩模70，在半導(dǎo)體襯底10上淀積氮化硅(Si3N4)膜。可以執(zhí)行光刻膠膜的光刻工序，以部分地蝕刻掉氮化硅膜，形成掩模70。排列掩模70以沿著長(zhǎng)度方向(即，沿著字線WL)覆蓋柱子20，如圖2所示。然后選擇性地蝕刻半導(dǎo)體襯底10以形成多個(gè)條20a，在垂直方向(長(zhǎng)度方向)上延伸。在該工序中，通過合適地調(diào)節(jié)對(duì)半導(dǎo)體襯底10的蝕刻深度，如圖6A所示，可以部分地蝕刻N(yùn)型雜質(zhì)層50a，使得在條20a的底和部分N型雜質(zhì)層50a中提供的部分N型雜質(zhì)層50a沿著半導(dǎo)體襯底10的表面10A延伸。
參照?qǐng)D7A和7B，在條20a的相對(duì)側(cè)(即，左和右側(cè))上形成存儲(chǔ)器層30和字線WL。存儲(chǔ)器層30包括隧道絕緣膜、電荷存儲(chǔ)膜和阻擋絕緣膜。隧道和阻擋絕緣膜可包括氧化硅(SiO2)，而電荷存儲(chǔ)膜可包括氮化硅(Si3N4)?？梢酝ㄟ^熱氧化和/或化學(xué)汽相淀積(CVD)方法形成該膜。在淀積/生長(zhǎng)膜之后，可以執(zhí)行化學(xué)機(jī)械拋光(CMP)工序以從掩模70的上側(cè)除去膜，同時(shí)留下沿著半導(dǎo)體襯底10的表面形成的存儲(chǔ)器層30。
如圖7A所示，可以在半導(dǎo)體襯底10的表面上以及條20a的兩側(cè)上形成存儲(chǔ)器層30。然而，可以沿著條20a的側(cè)面形成通過其電荷移動(dòng)的溝道，在半導(dǎo)體襯底10的表面上的部分存儲(chǔ)器層30用于存儲(chǔ)電荷。因此，可以從半導(dǎo)體襯底10的表面除去部分存儲(chǔ)器層30，然后在后續(xù)工序步驟中使用層間絕緣膜40填充從其中除去存儲(chǔ)器層30的區(qū)域。然而，由于存儲(chǔ)器層30也由絕緣材料構(gòu)成，可以有效地將存儲(chǔ)器層留在半導(dǎo)體襯底10的表面上，而不執(zhí)行用于除去它們的額外處理。
然后可以在半導(dǎo)體襯底10上淀積導(dǎo)電膜之后，通過執(zhí)行用于生成MOS晶體管的柵隔片的典型工序，例如通過回蝕工序來形成字線WL。在完成字線WL之后，注入摻雜離子以形成源區(qū)50和漏區(qū)60。在如圖4A所示的溝道區(qū)55和半導(dǎo)體襯底10的結(jié)合結(jié)構(gòu)中，在該階段在襯底10中形成雜質(zhì)層50a和60a，或者通過在完成字線WL之后將摻雜離子注入襯底10形成雜質(zhì)層50a和60a。
為了使得溝道區(qū)55接觸半導(dǎo)體襯底10，如圖4A所示，在條20a之下，可以不將用于形成源區(qū)50的摻雜雜質(zhì)注入襯底10。為了允許在第一處理時(shí)間將雜質(zhì)注入特定區(qū)域，需要額外的掩模。然而，可以通過字線WL將摻雜離子注入條20a之間的特定的區(qū)域，而不使用額外的掩模。在完成雜質(zhì)注入之后，可以執(zhí)行退火工序以固化由于離子注入工序?qū)е碌膿p壞，使得摻雜原子擴(kuò)散到條20a的向下邊緣。在此工序期間，覆蓋條20a的掩模70可以防止雜質(zhì)穿透條20a的底周圍的半導(dǎo)體襯底10，使得雜質(zhì)層50a彼此隔離，而沒有連接為整體。如果需要彼此連接雜質(zhì)層50a，可以執(zhí)行額外的離子注入工序。還可以通過相似的工序步驟在相同的結(jié)構(gòu)中形成漏區(qū)60。
參照?qǐng)D8A和8B，淀積層間絕緣膜40以填充條20a之間的間隔，使用通過等離子增強(qiáng)的化學(xué)汽相淀積(PECVD)獲得的例如未摻雜的硅化物玻璃(USG)、高密度等離子體(HDP)氧化物和/或正硅酸乙酯(TEOS)的絕緣材料。此外，可以平整化層間絕緣膜40，直到露出用于構(gòu)建條20a的掩模70的上表面的高度。該平整化工序可以使用例如CMP的技術(shù)。
參照?qǐng)D9A和9B，部分地蝕刻條20a，以形成柱子20。為了該構(gòu)圖工作，在形成氮化硅的掩模71以限定用于柱子20的區(qū)域之后，可以通過干法蝕刻工序的方法除去由掩模71露出的區(qū)域。
提供掩模71以覆蓋柱子20的區(qū)域?？梢詮挠糜跇?gòu)建條20a的掩模70形成掩模71。即，可以通過光刻工序的方法，選擇性地除去用于覆蓋條20a的區(qū)域的掩模70，以形成掩模71來覆蓋其中從條20a構(gòu)建柱子20的區(qū)域。然后可以在掩模71之下選擇性地蝕刻掉條20a，以形成柱子20。在完成柱子20的結(jié)構(gòu)之后，分別從雜質(zhì)層50a和60a形成源區(qū)50和漏區(qū)60。
如上所述，在形成字線WL之后將摻雜原子擴(kuò)散到襯底10的情況下，可以執(zhí)行離子注入工序以將雜質(zhì)層50a彼此連接作為整體?？梢酝瓿善?，使得通過掩模71和雜質(zhì)層50a露出的柱子20中的區(qū)域，其在條20a之下彼此隔離，通過將離子注入到露出的區(qū)域彼此連接，導(dǎo)致公共源區(qū)50a。
接下來，參照10A和10B，再次淀積層間絕緣膜40以填充通過選擇性地蝕刻條20a而生成的間隔?？梢酝ㄟ^與淀積為填充條20a之間的間隔的先前的層間絕緣膜40相同的方法形成層間絕緣膜40。換句話說，在形成柱子20的同時(shí)使用例如HDP氧化物膜填充通過選擇性地蝕刻條20a而生成的間隔之后，可以執(zhí)行CMP工序來平整化所的結(jié)構(gòu)。在這之后，可以通過例如使用磷酸的剝離工序除去氮化物掩模71。然后可以將用于位線的導(dǎo)電材料淀積在所的結(jié)構(gòu)上，并構(gòu)圖以形成位線BL，完成圖3A至3E所示的存儲(chǔ)器件。
在該工序期間，可以通過離子注入工序的方法形成漏區(qū)60，使得在除去掩模71之后露出柱子20的向上面。如上所述，可以從第一雜質(zhì)層60a形成漏區(qū)60。由于通過填充從其除去掩模71的區(qū)域形成位線的導(dǎo)電材料，可以與柱子20自對(duì)準(zhǔn)形成位線BL。
如上所述，根據(jù)本發(fā)明的某些實(shí)施例，可以形成對(duì)于高集成度有利的非易失性半導(dǎo)體存儲(chǔ)器件，由于這種器件的數(shù)據(jù)存儲(chǔ)容量可以是具有相同面積的傳統(tǒng)器件的兩倍。而且，如上所述，在其中半導(dǎo)體襯底連接到溝道區(qū)的實(shí)施例中，可以以各種模式控制存儲(chǔ)器件，由此可以減小和/或防止器件操作期間的浮置體效應(yīng)。
盡管參照在附圖中所說明的實(shí)施例描述了本發(fā)明，其不限制于此。對(duì)于本領(lǐng)域技術(shù)人員，很清楚可以對(duì)其作出各種替換、改進(jìn)和變化，而不背離本發(fā)明的精神和實(shí)質(zhì)。
權(quán)利要求
1.一種非易失性半導(dǎo)體存儲(chǔ)器件，包括多個(gè)柱子，從半導(dǎo)體襯底向上突起并具有各個(gè)頂表面和各個(gè)相對(duì)側(cè)壁；在柱子的頂表面上并沿著第一方向連接一行柱子的位線；在多個(gè)柱子之一的相對(duì)側(cè)壁上并在位線之下橫跨的字線對(duì)；以及在字線對(duì)的分別一個(gè)和多個(gè)柱子之一之間插入的存儲(chǔ)器層對(duì)。
2.如權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中多個(gè)柱子之一在其中包括垂直分隔的源區(qū)和漏區(qū)，并連同字線對(duì)限定垂直溝道晶體管對(duì)。
3.如權(quán)利要求2的非易失性半導(dǎo)體存儲(chǔ)器件，其中沿著柱子的下部以及半導(dǎo)體襯底的表面設(shè)置源區(qū)。
4.如權(quán)利要求2的非易失性半導(dǎo)體存儲(chǔ)器件，還包括源區(qū)和漏區(qū)之間的溝道區(qū)，其中溝道區(qū)導(dǎo)電地連接到襯底。
5.如權(quán)利要求2的非易失性半導(dǎo)體存儲(chǔ)器件，其中存儲(chǔ)器層在半導(dǎo)體襯底的表面和字線的底邊緣之間延伸。
6.如權(quán)利要求1的非易失性半導(dǎo)體存儲(chǔ)器件，其中每個(gè)存儲(chǔ)器層包括隧道絕緣膜、電荷存儲(chǔ)膜以及阻擋絕緣膜。
7.一種制造非易失性半導(dǎo)體存儲(chǔ)器件的方法，包括選擇性地蝕刻半導(dǎo)體襯底，以形成多個(gè)具有相對(duì)側(cè)壁并沿著一方向排列的條；沿著條的側(cè)壁形成存儲(chǔ)器層和字線；選擇性地蝕刻條，以形成多個(gè)柱子；以及形成位線，其連接相鄰柱子的行并在字線之上橫跨。
8.如權(quán)利要求7的方法，還包括在包括存儲(chǔ)器層的半導(dǎo)體襯底上淀積導(dǎo)電膜；以及執(zhí)行回蝕工序以形成字線。
9.如權(quán)利要求7的方法，還包括在形成條之前，在半導(dǎo)體襯底的表面以及在半導(dǎo)體襯底的表面之下的區(qū)域中形成雜質(zhì)層。
10.如權(quán)利要求7的方法，其中形成多個(gè)柱子包括使用第一絕緣膜填充字線之間的間隔；形成掩模以選擇性地露出條的一部分；除去條的露出部分以形成柱子；以及使用第二絕緣膜填充柱子之間的間隔。
11.如權(quán)利要求10的方法，其中與柱子自對(duì)準(zhǔn)形成位線。
12.如權(quán)利要求10的方法，還包括在使用第一絕緣膜填充條之間的間隔之前，以及在形成存儲(chǔ)器層和字線之后，將摻雜原子注入在條之間的間隔中的半導(dǎo)體襯底；以及在使用第二絕緣膜填充柱子之間的間隔之前，將摻雜原子注入在柱子之間的間隔中的半導(dǎo)體襯底。
13.如權(quán)利要求7的方法，其中每個(gè)存儲(chǔ)器層包括隧道絕緣膜、電荷存儲(chǔ)膜和阻擋絕緣膜。
全文摘要
一種非易失性半導(dǎo)體存儲(chǔ)器件，包括多個(gè)柱子，從半導(dǎo)體襯底向上突起并具有各個(gè)頂表面和相對(duì)側(cè)壁；在柱子的頂表面上并沿著第一方向連接一行柱子的位線；在多個(gè)柱子之一的相對(duì)側(cè)壁上并在位線之下橫跨的字線對(duì)；以及在字線對(duì)的分別一個(gè)和多個(gè)柱子之一之間插入的存儲(chǔ)器層對(duì)。一種制造非易失性半導(dǎo)體存儲(chǔ)器件的方法，包括選擇性地蝕刻半導(dǎo)體襯底，以形成多個(gè)具有相對(duì)側(cè)壁并沿著一方向排列的條；沿著條的側(cè)壁形成存儲(chǔ)器層和字線；選擇性地蝕刻條，以形成多個(gè)柱子；以及形成位線，其連接柱子并在字線之上橫跨。
文檔編號(hào)H01L23/522GK1933163SQ20061015374
公開日2007年3月21日 申請(qǐng)日期2006年9月15日 優(yōu)先權(quán)日2005年9月15日
發(fā)明者宋基煥, 樸炳國(guó) 申請(qǐng)人:三星電子株式會(huì)社