專利名稱：非易失性存儲單元及非易失性存儲器的布局的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體元件及其布局結(jié)構(gòu)，且特別是涉及一種非易失性存儲單元 及非易失性存儲器的布局。
背景技術(shù)：
非易失性存儲器(Non-Volatile Memory，NVM)元件具有存入元件中的數(shù)據(jù)不會因 為電源供應(yīng)的中斷而消失的特性，因而成為目前普遍被用來儲存數(shù)據(jù)的存儲器元件之一。
依據(jù)存儲器的讀寫次數(shù)的限制，非易失性存儲器可區(qū)分為具有可重復(fù)讀寫的功 能的多次可程式化存儲器(multi-time programmable memory,MTP memory)以及僅能提供 單次的數(shù)據(jù)寫入的單次可程式化存儲器(one-time programmable memory,OTP memory)兩 種。另外，若從元件結(jié)構(gòu)上來區(qū)分，主要又可分為雙層多晶硅(double-poly)非易失性存 儲器以及單層多晶硅(single-poly)非易失性存儲器。
由于非易失性存儲器可與一般互補式金屬氧化半導(dǎo)體(Complementary Metal Oxide kmiconductor，CMOQ工藝相容，因此常被應(yīng)用在嵌入式存儲器(embedded memory) 領(lǐng)域。然而，在先進邏輯工藝中，使用雙層多晶硅非易失性存儲器作為嵌入式存儲器的工藝 復(fù)雜且成本高，元件良率也不佳。因此，在先進邏輯工藝中，單層多晶硅非易失性存儲器具 有一定優(yōu)勢并被視為下一代相當(dāng)具有競爭優(yōu)勢的存儲器元件。
圖1為已知一種單層多晶硅多次可程式化非易失性存儲器布局的局部俯視示意 圖。
請參照圖1，半導(dǎo)體基底100中設(shè)置有P型阱區(qū)112與N型阱區(qū)114，且這些阱區(qū) 之間設(shè)置有隔離結(jié)構(gòu)160。已知的單層多晶硅多次可程式化非易失性存儲器具有多個存儲 單元110，而每一個存儲單元110是由位于P型阱區(qū)112的一個晶體管120和位于N型阱 區(qū)114的一個電容器140所組成。其中，晶體管120是以多晶硅層gl作為柵極，以及在多 晶硅層gl (柵極)兩側(cè)的P型阱區(qū)112中設(shè)有兩個離子摻雜區(qū)以分別作為源極S與漏極 D。電容器140則是在N型阱區(qū)114中設(shè)有離子摻雜區(qū)以作為存儲器單元110的控制柵極 (Control Gate) CG,以及在N型阱區(qū)114上方設(shè)置有多晶硅層g2以作為電容器140的電 極。上述的晶體管120的柵極與電容器140的電極為電性連接而形成浮置柵極(Floating Gate) FG,且浮置柵極TO為垂直設(shè)置于P型阱區(qū)112與N型阱區(qū)114上方，且延伸設(shè)置于部 分隔離結(jié)構(gòu)160上方。
已知非易失性存儲器中的多個存儲單元110配置成陣列排列，且以在X方向上依 序排列的多個晶體管120以及相鄰的在X方向上依序排列的多個電容器140為重復(fù)單元。 另外，多條字線(Word Line) WL沿X方向延伸并在Y方向上相互平行地排列，且每一條字線禹接X方向上的各電容器140的控制柵極CG。多條位線(Bit Line)BL沿Y方向延伸并 在X上方向上相互平行地排列，且與字線WL垂直交錯，每一條位線BL耦接Y方向上的各晶 體管120的漏極D。
如圖1所示，已知非易失性存儲器的布局是以一個電容器140與兩個晶體管120為最小存儲單元尺寸，其布局設(shè)計為利用一條字線WL控制兩條位線BL。
然而，現(xiàn)今存儲器元件的發(fā)展趨勢是朝向高存儲器密度而存儲器的程序化速度 (programming speed)亦希望逐漸提高。因此，如何能達(dá)到上述的目標(biāo)，將是存儲器元件發(fā) 展上極為重要的課題之一。發(fā)明內(nèi)容
本發(fā)明的目的就是在提供一種非易失性存儲單元，其可相對降低通過隔離結(jié)構(gòu)轉(zhuǎn) 角產(chǎn)生的漏電流，且電容器可具有較高的耦合效應(yīng)。
本發(fā)明的另一目的是提供一種非易失性存儲器的布局，除了可相對降低通過隔離 結(jié)構(gòu)轉(zhuǎn)角產(chǎn)生的漏電流，以及提高電容器的耦合效應(yīng)外，還可提高存儲器元件的程式化操 作的速度，以及增進元件密度。
本發(fā)明提出一種非易失性存儲單元，此非易失性存儲單元包括半導(dǎo)體基底、多條 隔離結(jié)構(gòu)、第一型摻雜阱、導(dǎo)體、兩個第一離子摻雜區(qū)以及第二離子摻雜區(qū)。其中，隔離結(jié)構(gòu) 配置于半導(dǎo)體基底中，以將半導(dǎo)體基底區(qū)隔為晶體管區(qū)與電容器區(qū)，且在電容器區(qū)內(nèi)配置 有第一型摻雜阱。導(dǎo)體跨置于隔離結(jié)構(gòu)、晶體管區(qū)與第一型摻雜阱上方。導(dǎo)體包括電容部 與晶體管部，其中電容部位于第一型摻雜阱上方，晶體管部位于晶體管區(qū)上方。導(dǎo)體具有彼 此相對的第一側(cè)緣與第二側(cè)緣，且第一側(cè)緣位于晶體管區(qū)一側(cè)的隔離結(jié)構(gòu)上方，第二側(cè)緣 位于第一型摻雜阱上方。另外，兩個第一離子摻雜區(qū)則是分別設(shè)置于晶體管部兩側(cè)的晶體 管區(qū)中，而與導(dǎo)體的晶體管部構(gòu)成晶體管。第二離子摻雜區(qū)設(shè)置于導(dǎo)體一側(cè)的第一型摻雜 阱中，而與導(dǎo)體的電容部構(gòu)成電容器。
在本發(fā)明的優(yōu)選實施例中，上述的半導(dǎo)體基底為第二型摻雜半導(dǎo)體基底，其例如 是P型摻雜半導(dǎo)體基底，而第一型摻雜阱為N型摻雜阱，第一離子摻雜區(qū)與第二離子摻雜區(qū) 為N型離子摻雜區(qū)。
在本發(fā)明的優(yōu)選實施例中，上述的非易失性存儲單元還包括第二型摻雜阱，其配 置于該晶體管區(qū)內(nèi)，且第一離子摻雜區(qū)位于第二型摻雜阱中。第二型摻雜阱例如是P型摻 雜阱，而第一型摻雜阱為N型摻雜阱，第一離子摻雜區(qū)與第二離子摻雜區(qū)為N型離子摻雜 區(qū)。
在本發(fā)明的優(yōu)選實施例中，上述的第一型摻雜阱在垂直隔離結(jié)構(gòu)的方向上的寬度 大于電容部在垂直隔離結(jié)構(gòu)的方向上的長度的兩倍。
在本發(fā)明的優(yōu)選實施例中，上述的導(dǎo)體的晶體管部與電容部在垂直隔離結(jié)構(gòu)的方 向上的長度相等。
在本發(fā)明的優(yōu)選實施例中，上述的導(dǎo)體的晶體管部與電容部在垂直隔離結(jié)構(gòu)的方 向上的長度不同。
本發(fā)明另提出一種非易失性存儲器的布局，此布局包括半導(dǎo)體基底、多個第一型 摻雜阱、多個第一導(dǎo)體、多個第二導(dǎo)體、多個第一離子摻雜區(qū)、多個第二離子摻雜區(qū)、多條字 線以及多條位線。其中，在半導(dǎo)體基底中具有多條隔離結(jié)構(gòu)，以將半導(dǎo)體基底區(qū)隔為多個第 一晶體管區(qū)、多個電容器區(qū)與多個第二晶體管區(qū)。而且，各電容器區(qū)位于對應(yīng)的第一晶體管 區(qū)與第二晶體管區(qū)之間，且兩相鄰的電容器區(qū)之間排列有對應(yīng)的第一晶體管區(qū)與第二晶體 管區(qū)。多個第一型摻雜阱分別配置于對應(yīng)的些電容器區(qū)其中之一內(nèi)。
承上述，多個第一導(dǎo)體跨置于對應(yīng)的隔離結(jié)構(gòu)、第一晶體管區(qū)與第一型摻雜阱上 方。每一個第一導(dǎo)體包括第一電容部與第一晶體管部，而第一電容部位于對應(yīng)的第一型摻 雜阱上方，第一晶體管部位于對應(yīng)的第一晶體管區(qū)上方。每一個第一導(dǎo)體具有彼此相對的 第一側(cè)緣與第二側(cè)緣，且第一側(cè)緣位于對應(yīng)的第一晶體管區(qū)一側(cè)的隔離結(jié)構(gòu)上方，第二側(cè) 緣位于對應(yīng)的第一型摻雜阱上方。多個第二導(dǎo)體跨置于對應(yīng)的隔離結(jié)構(gòu)、第二晶體管區(qū)與 第一型摻雜阱上方。每一個第二導(dǎo)體包括第二電容部與第二晶體管部，而第二電容部位于 對應(yīng)的第一型摻雜阱上方，第二晶體管部位于對應(yīng)的第二晶體管區(qū)上方。每一個第二導(dǎo)體 具有彼此相對的第三側(cè)緣與第四側(cè)緣，且第三側(cè)緣位于對應(yīng)的第二晶體管區(qū)一側(cè)的隔離結(jié) 構(gòu)上方，第四側(cè)緣位于對應(yīng)的第一型摻雜阱上方而與第二側(cè)緣其中之一相鄰。
另外，多個第一離子摻雜區(qū)分別設(shè)置于第一導(dǎo)體兩側(cè)的第一晶體管區(qū)中以及第二 導(dǎo)體兩側(cè)的第二晶體管區(qū)中，而分別與第一導(dǎo)體的第一晶體管部構(gòu)成多個第一晶體管，并 與第二導(dǎo)體的第二晶體管部構(gòu)成多個第二晶體管。每一個第二離子摻雜區(qū)設(shè)置于相鄰的第 一導(dǎo)體與第二導(dǎo)體之間的第一型摻雜阱中，以同時與對應(yīng)第一導(dǎo)體的第一電容部與第二導(dǎo) 體的第二電容部構(gòu)成多個電容器。多條字線排列于半導(dǎo)體基底上，且每一條字線耦接第二 離子摻雜區(qū)。多條位線與字線垂直地排列于半導(dǎo)體基底上，且每一條位線耦接部分的第一 離子摻雜區(qū)。
在本發(fā)明的優(yōu)選實施例中，上述的半導(dǎo)體基底為第二型摻雜半導(dǎo)體基底，其例如 是P型摻雜半導(dǎo)體基底，而第一型摻雜阱為N型摻雜阱，第一離子摻雜區(qū)與第二離子摻雜區(qū) 為N型離子摻雜區(qū)。
在本發(fā)明的優(yōu)選實施例中，上述的非易失性存儲器的布局還包括多個第二型摻雜 阱，其分別依序排列且非連續(xù)地配置于第一晶體管區(qū)與第二晶體管區(qū)內(nèi)，且第一離子摻雜 區(qū)位于第二型摻雜阱中。第二型摻雜阱例如是P型摻雜阱，而第一型摻雜阱為N型摻雜阱， 第一離子摻雜區(qū)與第二離子摻雜區(qū)為N型離子摻雜區(qū)。
在本發(fā)明的優(yōu)選實施例中，上述的第一電容部與第二電容部在垂直隔離結(jié)構(gòu)的方 向上的長度相等。各第一型摻雜阱在垂直隔離結(jié)構(gòu)的方向上的寬度大于第一電容部在垂直 隔離結(jié)構(gòu)的方向上的長度的兩倍。
在本發(fā)明的優(yōu)選實施例中，上述的各第一導(dǎo)體的第一晶體管部與第一電容部在垂 直隔離結(jié)構(gòu)的方向上的長度相等。
在本發(fā)明的優(yōu)選實施例中，上述的各第一導(dǎo)體的第一晶體管部與第一電容部在垂 直隔離結(jié)構(gòu)的方向上的長度不同。
在本發(fā)明的優(yōu)選實施例中，上述的各第二導(dǎo)體的第二晶體管部與第二電容部在垂 直隔離結(jié)構(gòu)的方向上的長度相等。
在本發(fā)明的優(yōu)選實施例中，上述的各第二導(dǎo)體的第二晶體管部與第二電容部在垂 直隔離結(jié)構(gòu)的方向上的長度不同。
由于本發(fā)明的導(dǎo)體(浮置柵極)未延伸穿過第一型摻雜阱，因此與已知的元件設(shè) 計相比，元件(晶體管與電容器)和隔離結(jié)構(gòu)之間具有的隔離結(jié)構(gòu)轉(zhuǎn)角的數(shù)量較少，進而可 降低在隔離結(jié)構(gòu)轉(zhuǎn)角所產(chǎn)生的漏電流。另外，本發(fā)明的電容部和第一型摻雜阱之間重疊部 分的邊緣長度(edge length)相對增加，因此可使電容器可具有較高的耦合效應(yīng)(couple efficiency)，而其可降低存儲器操作所需的電壓，以及能夠提升元件效能。此外，本發(fā)明的布局能夠以一條字線WL來控制四條位線BL，以提高存儲器元件的程式化操作的速度，且單 位面積內(nèi)可配置有較多的存儲單元，而其可增進元件密度。
為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉優(yōu)選實施例， 并配合附圖，作詳細(xì)說明如下。


圖1為已知一種單層多晶硅多次可程式化非易失性存儲器布局的局部俯視示意 圖。
圖2為本發(fā)明的實施例的非易失性存儲單元的俯視示意圖。
圖3為本發(fā)明的實施例的非易失性存儲器的布局的局部俯視示意圖。
附圖標(biāo)記說明
100、200、300 半導(dǎo)體基底
110:存儲器單元
112 :P 型阱區(qū)
114 :N 型阱區(qū)
160:隔離結(jié)構(gòu)
210、320、330、325、335 非易失性存儲單元
120、220 晶體管
222、224、360 第一離子摻雜區(qū)
140、230:電容器
232 第二離子摻雜區(qū)
240,340,390 導(dǎo)體
242,244,342,344,392,394 導(dǎo)體側(cè)緣
250,350 第二型摻雜阱
252、；352、382 晶體管區(qū)
260 第一型摻雜阱
洸2、362:電容器區(qū)
270、370:隔離結(jié)構(gòu)
BL:位線
C1、C2、C3、C，、C”、C”，、C”” 隔離結(jié)構(gòu)轉(zhuǎn)角
CG 控制柵極
D 漏極
FG 浮置柵極
G1、G，1:晶體管部
G2、G’2:電容部
gl、g2:多晶硅層
L1、L2、L4:長度
L3、L5:寬度
S:源極
WL 字線具體實施方式
圖2為本發(fā)明的實施例的非易失性存儲單元的俯視示意圖。
請參照圖2，本發(fā)明的非易失性存儲單元210是由半導(dǎo)體基底200、導(dǎo)體M0、多條 隔離結(jié)構(gòu)270、第一型摻雜阱沈0、兩個第一離子摻雜區(qū)222、224以及第二離子摻雜區(qū)232 所構(gòu)成。
半導(dǎo)體基底200中配置有相互平行的多條隔離結(jié)構(gòu)270，其例如是淺溝槽隔離結(jié) 構(gòu)(Shallow Trench Isolation, STI)。這些隔離結(jié)構(gòu)270將半導(dǎo)體基底200區(qū)隔為相互 平行的晶體管區(qū)252與電容器區(qū)沈2。第一型摻雜阱260配置于容器區(qū)沈2內(nèi)，且其例如是 N型摻雜阱。
在本實施例中，半導(dǎo)體基底200例如是未摻雜的半導(dǎo)體基底，且非易失性存儲單 元210還包括有第二型摻雜阱250，其例如是P型摻雜阱，設(shè)置于晶體管區(qū)252內(nèi)。當(dāng)然，在 另一實施例中，也可以直接將第二型摻質(zhì)摻入半導(dǎo)體基底200中，以使其成為第二型摻雜 半導(dǎo)體基底，例如P型摻雜半導(dǎo)體基底。
導(dǎo)體240為跨置在隔離結(jié)構(gòu)270、晶體管區(qū)252與第一型摻雜阱260上方。導(dǎo)體 240包括有電容部G2與晶體管部G1，其中電容部G2位在第一型摻雜阱260上方，晶體管部 Gl位在晶體管區(qū)252上方。導(dǎo)體240還具有彼此相對的第一側(cè)緣242與第二側(cè)緣M4，而 第一側(cè)緣242位于晶體管區(qū)252 —側(cè)的隔離結(jié)構(gòu)270上方，第二側(cè)緣244則是位于第一型 摻雜阱260上方。更詳細(xì)而言，導(dǎo)體240是由隔離結(jié)構(gòu)270上方起延伸設(shè)置于晶體管區(qū)252 上方，并通過晶體管區(qū)252與電容器區(qū)262之間的隔離結(jié)構(gòu)270上方，且設(shè)置在部分的第一 型摻雜阱260上方。導(dǎo)體240的材料為導(dǎo)體材料，其例如是摻雜多晶硅。而且，導(dǎo)體240是 作為非易失性存儲單元210的浮置柵極(Floating Gate, FG)。
非易失性存儲單元210的第一離子摻雜區(qū)222、2M例如是N型離子摻雜區(qū)，其分 別設(shè)置于導(dǎo)體MO的晶體管部Gl兩側(cè)的晶體管區(qū)252的第二型摻雜阱250中。第一離子 摻雜區(qū)222、2M可與導(dǎo)體MO的晶體管部Gl構(gòu)成晶體管220，并分別作為晶體管220的源 極S與漏極D。
另外，第二離子摻雜區(qū)232例如是N型離子摻雜區(qū)，其設(shè)置于導(dǎo)體240 —側(cè)的第一 型摻雜阱沈0中。第二離子摻雜區(qū)232與導(dǎo)體MO的電容部G2構(gòu)成電容器230，且第二離 子摻雜區(qū)232是作為非易失性存儲單元210的控制柵極(Control Gate, CG)。
特別是，如圖2所示，導(dǎo)體240 (浮置柵極)的第二側(cè)緣M4位于第一型摻雜阱沈0 上方，也就是說浮置柵極未延伸穿過第一型摻雜阱260，所以在非易失性存儲單元210中， 導(dǎo)體240僅覆蓋到3個隔離結(jié)構(gòu)轉(zhuǎn)角(c0mer)Cl、C2、C3。如圖1所示，已知非易失性存儲單 元110的浮置柵極re則是覆蓋到4個隔離結(jié)構(gòu)轉(zhuǎn)角C’、C”、C”’、C””。因此，與已知相較之 下，非易失性存儲單元210可相對降低在隔離結(jié)構(gòu)轉(zhuǎn)角所產(chǎn)生的漏電流，以改善元件效能。
另外，導(dǎo)體MO的晶體管部Gl在垂直隔離結(jié)構(gòu)270的方向上的長度為Li，而導(dǎo)體 240的電容部G2在垂直隔離結(jié)構(gòu)270的方向上的長度為L2。在本發(fā)明的實施例中，晶體管 部Gl的長度Ll與電容部G2的長度L2相等。在另一實施例中，晶體管部Gl的長度Ll與 電容部G2的長度L2不同。
此外，在實施例中，第一型摻雜阱260在垂直隔離結(jié)構(gòu)270的方向上的寬度為L3， 且第一型摻雜阱260的寬度L3可例如是大于二倍的電容部G2的長度L2。
承上述，由于相較于已知的元件設(shè)計(如圖1所示)，非易失性存儲單元210的電 容器230的電容部G2和第一型摻雜阱260之間重疊部分的邊緣長度(edge length)相對 增加，因此電容器230可具有較高的耦合效應(yīng)(couple efficiency)，而其可降低存儲器操 作所需的電壓，進而能夠提升元件效能。
接下來，以圖3來說明本發(fā)明的非易失性存儲器的布局。
請參照圖3，其為本發(fā)明的實施例的非易失性存儲器的布局的局部俯視示意圖。
半導(dǎo)體基底300中具有隔離結(jié)構(gòu)370，其將半導(dǎo)體基底300區(qū)隔為平行排列的多個 第一晶體管區(qū)352、多個電容器區(qū)362與多個第二晶體管區(qū)382。其中，各電容器區(qū)362位 于對應(yīng)的第一晶體管區(qū)352與第二晶體管區(qū)382之間。而且，兩相鄰的電容器區(qū)362之間 排列有對應(yīng)的第一晶體管區(qū)352與第二晶體管區(qū)382。亦即是，本發(fā)明的布局為以晶體管 區(qū)-電容器區(qū)-晶體管區(qū)的設(shè)計重復(fù)排列。
在本實施例中，半導(dǎo)體基底300例如是未摻雜的半導(dǎo)體基底，且晶體管區(qū)352及晶 體管區(qū)382內(nèi)還可分別設(shè)置有第二型摻雜阱350，其例如是P型摻雜阱。當(dāng)然，在另一實施 例中，也可以直接將第二型摻質(zhì)摻入半導(dǎo)體基底300中，以使其成為第二型摻雜半導(dǎo)體基 底，例如P型摻雜半導(dǎo)體基底。
另一方面，各電容器區(qū)362內(nèi)則可以設(shè)置有第一型摻雜阱360。
多個第一導(dǎo)體340為彼此平行地跨置在隔離結(jié)構(gòu)370、第一晶體管區(qū)352與第一型 摻雜阱360上方。第一導(dǎo)體340包括有第一電容部G2與第一晶體管部G1，其中第一電容部 G2位在對應(yīng)的第一型摻雜阱360上方，第一晶體管部Gl位在對應(yīng)的第一晶體管區(qū)352上 方。第一導(dǎo)體340還具有彼此相對的第一側(cè)緣342與第二側(cè)緣344，而第一側(cè)緣342位于對 應(yīng)的第一晶體管區(qū)352 —側(cè)的隔離結(jié)構(gòu)370上方，第二側(cè)緣344則是位于對應(yīng)的第一型摻 雜阱360上方。
多個第二導(dǎo)體390為彼此平行地跨置在隔離結(jié)構(gòu)370、第二晶體管區(qū)382與第一型 摻雜阱360上方。第二導(dǎo)體390包括有第二電容部G’ 2與第二晶體管部G’ 1，其中第二電 容部G’ 2位在對應(yīng)的第一型摻雜阱360上方，第二晶體管部G’ 1位在對應(yīng)的第二晶體管區(qū) 382上方。第二導(dǎo)體390還具有彼此相對的第三側(cè)緣392與第四側(cè)緣394，而第三側(cè)緣392 位于對應(yīng)的第二晶體管區(qū)382 —側(cè)的隔離結(jié)構(gòu)370上方，第四側(cè)緣394則是位于對應(yīng)的第 一型摻雜阱360上方而與第二側(cè)緣344相鄰。
更詳細(xì)而言，第一導(dǎo)體340與第二導(dǎo)體390的配置皆是由隔離結(jié)構(gòu)370上方起延 伸到部分的第一型摻雜阱360上方。第一導(dǎo)體340與第二導(dǎo)體390的材料為導(dǎo)體材料，其 例如是摻雜多晶硅。而且，第一導(dǎo)體340與第二導(dǎo)體390是作為非易失性存儲器的浮置柵 極。
本發(fā)明的布局的多個第一離子摻雜區(qū)與多個第二離子摻雜區(qū)例如是N型離子摻 雜區(qū)。第一離子摻雜區(qū)分別設(shè)置于第一導(dǎo)體340的晶體管部Gl兩側(cè)的第一晶體管區(qū)352 中以及第二導(dǎo)體390的晶體管部G’ 1兩側(cè)的第二晶體管區(qū)382中。其中，上述的第一離子 摻雜區(qū)可分別作為元件的源極S與漏極D，且其可與第一導(dǎo)體340的第一晶體管部Gl構(gòu)成 第一晶體管320，并與第二導(dǎo)體390的第二晶體管部G’ 1構(gòu)成多個第二晶體管325。
另外，第二離子摻雜區(qū)設(shè)置于相鄰的第一導(dǎo)體340與第二導(dǎo)體390之間的第一型 摻雜阱360中。第二離子摻雜區(qū)與對應(yīng)第一導(dǎo)體340的第一電容部G2構(gòu)成第一電容器330， 并同時與對應(yīng)第二導(dǎo)體390的第二電容部G’ 2構(gòu)成第二電容器335，且第二離子摻雜區(qū)是 作為非易失性存儲器的控制柵極CG。
另外，本發(fā)明的非易失性存儲器的布局還包括多條字線WL以及多條位線BL。其 中，字線WL為平行排列于半導(dǎo)體基底300上，且每一條字線WL耦接第二離子摻雜區(qū)(也就 是控制柵極CG)。位線BL則是與字線WL相互垂直交錯，且每一條位線BL耦接各晶體管的 漏極D。
此外，第一晶體管部Gl的長度Ll可與第一電容部G2的長度L2相等，或者是不相 等。第二晶體管部G’1的長度L3與第二電容部G’ 2的長度L4相等，或者是不相等。在實 施例中，第一電容部G2的長度L2與第二電容部G’ 2的長度L4相等。
第一型摻雜阱360在垂直隔離結(jié)構(gòu)370的方向上的寬度為L5，而當(dāng)?shù)谝浑娙莶縂2 的長度L2與第二電容部G’ 2的長度L4相等時，第一型摻雜阱360的寬度L5例如是大于二 倍的第一電容部G2的長度L2。
請再參照圖3，第一晶體管320與第一電容器330可組成一個非易失性存儲單元， 第二晶體管325與第二電容器335可組成另一個非易失性存儲單元，而在本發(fā)明的布局 中具有多個非易失性存儲單元，其配置成陣列排列。而且，在本發(fā)明的布局中，非易失性存 儲單元為鏡像配置，因此單位面積內(nèi)可配置有較多的存儲單元，進而可相對增進元件密度 (device density)0
如圖3所示，本發(fā)明的布局為以晶體管區(qū)-電容器區(qū)-晶體管區(qū)的設(shè)計重復(fù)排列， 且相鄰的兩個晶體管區(qū)352與其間的電容區(qū)362上方配置有兩個第一導(dǎo)體340與兩個第二 導(dǎo)體390，亦即是配置有4個非易失性存儲單元。因此，本發(fā)明的布局可利用一條字線WL來 控制四條位線BL。
承上述，圖1所示的存儲器單元110是以一條字線WL來控制二條位線BL，而本發(fā) 明的布局則可通過一條字線WL來控制四條位線BL。與已知的元件設(shè)計相比，本發(fā)明的布局 能夠提高存儲器元件的程式化操作的速度。
應(yīng)注意的是，圖3只繪示出部分布局的示意圖，其僅提供為一實例。本發(fā)明的布局 可具有四個或多于四個的存儲單元。舉例來說，某些布局將包括8個、16個、32個、64個或 更多存儲單元。本文的討論不限于布局中的存儲單元的任何特定數(shù)目。
綜上所述，本發(fā)明的非易失性存儲單元及非易失性存儲器的布局至少具有以下優(yōu)占.^ \\\ ·
1.與已知技術(shù)相比，本發(fā)明的存儲單元中的隔離結(jié)構(gòu)轉(zhuǎn)角的數(shù)量較為減少，因而 可相對降低在隔離結(jié)構(gòu)轉(zhuǎn)角所產(chǎn)生的漏電流，以改善元件效能。
2.相較于已知的元件設(shè)計，本發(fā)明的電容器可具有較高的耦合效應(yīng)，而其可降低 存儲器操作所需的電壓，進而能夠提升元件效能。
3.本發(fā)明的布局能夠以一條字線WL來控制四條位線BL，因此可提高存儲器元件 的程式化操作的速度。
4.本發(fā)明的布局的單位面積內(nèi)可配置有較多的存儲單元，進而增進元件密度。
雖然本發(fā)明已以優(yōu)選實施例披露如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域一般技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保 護范圍當(dāng)視所附的權(quán)利要求所界定為準(zhǔn)。
權(quán)利要求
1.一種非易失性存儲單元，包括 半導(dǎo)體基底；多個隔離結(jié)構(gòu)，配置于該半導(dǎo)體基底中，以將該半導(dǎo)體基底區(qū)隔為晶體管區(qū)與電容器區(qū)；第一型摻雜阱，配置于該電容器區(qū)內(nèi)；導(dǎo)體，跨置于所述多個隔離結(jié)構(gòu)、該晶體管區(qū)與該第一型摻雜阱上方，該導(dǎo)體包括電容 部與晶體管部并具有彼此相對的第一側(cè)緣與第二側(cè)緣，其中該電容部位于該第一型摻雜阱 上方，該晶體管部位于該晶體管區(qū)上方，且該第一側(cè)緣位于該晶體管區(qū)一側(cè)的該隔離結(jié)構(gòu) 上方，該第二側(cè)緣位于該第一型摻雜阱上方；兩個第一離子摻雜區(qū)，分別設(shè)置于該晶體管部兩側(cè)的該晶體管區(qū)中，而與該導(dǎo)體的該 晶體管部構(gòu)成晶體管；以及第二離子摻雜區(qū)，設(shè)置于該導(dǎo)體一側(cè)的該第一型摻雜阱中，而與該導(dǎo)體的該電容部構(gòu) 成電容器。
2.如權(quán)利要求1所述的非易失性存儲單元，其中該半導(dǎo)體基底為第二型摻雜半導(dǎo)體基底。
3.如權(quán)利要求2所述的非易失性存儲單元，其中該第一型摻雜阱為N型摻雜阱，所述第 一離子摻雜區(qū)與該第二離子摻雜區(qū)為N型離子摻雜區(qū)，該半導(dǎo)體基底為P型摻雜半導(dǎo)體基底。
4.如權(quán)利要求1所述的非易失性存儲單元，還包括第二型摻雜阱，配置于該晶體管區(qū) 內(nèi)，且所述第一離子摻雜區(qū)位于該第二型摻雜阱中。
5.如權(quán)利要求4所述的非易失性存儲單元，其中該第一型摻雜阱為N型摻雜阱，所述第 一離子摻雜區(qū)與該第二離子摻雜區(qū)為N型離子摻雜區(qū)，該第二型摻雜阱為P型摻雜阱。
6.如權(quán)利要求1所述的非易失性存儲單元，其中該第一型摻雜阱在垂直所述多個隔離 結(jié)構(gòu)的方向上的寬度大于該電容部在垂直所述多個隔離結(jié)構(gòu)的方向上的長度的兩倍。
7.如權(quán)利要求1所述的非易失性存儲單元，其中該導(dǎo)體的該晶體管部與該電容部在垂 直所述多個隔離結(jié)構(gòu)的方向上的長度相等。
8.如權(quán)利要求1所述的非易失性存儲單元，其中該導(dǎo)體的該晶體管部與該電容部在垂 直所述多個隔離結(jié)構(gòu)的方向上的長度不同。
9.一種非易失性存儲器的布局，包括半導(dǎo)體基底，該半導(dǎo)體基底中具有多條隔離結(jié)構(gòu)，以將該半導(dǎo)體基底區(qū)隔為多個第一 晶體管區(qū)、多個電容器區(qū)與多個第二晶體管區(qū)，其中各該電容器區(qū)位于對應(yīng)的該第一晶體 管區(qū)與該第二晶體管區(qū)之間，且兩相鄰的所述多個電容器區(qū)之間排列有對應(yīng)的該第一晶體 管區(qū)與該第二晶體管區(qū)；多個第一型摻雜阱，分別配置于對應(yīng)的所述多個電容器區(qū)其中之一內(nèi)； 多個第一導(dǎo)體，跨置于對應(yīng)的所述多個隔離結(jié)構(gòu)、該第一晶體管區(qū)與該第一型摻雜阱 上方，各該第一導(dǎo)體包括第一電容部與第一晶體管部并具有彼此相對的第一側(cè)緣與第二側(cè) 緣，其中各該第一電容部位于對應(yīng)的該第一型摻雜阱上方，各該第一晶體管部位于對應(yīng)的 該第一晶體管區(qū)上方，且各該第一側(cè)緣位于對應(yīng)的該第一晶體管區(qū)一側(cè)的該隔離結(jié)構(gòu)上 方，各該第二側(cè)緣位于對應(yīng)的該第一型摻雜阱上方；多個第二導(dǎo)體，跨置于對應(yīng)的所述多個隔離結(jié)構(gòu)、該第二晶體管區(qū)與該第一型摻雜阱 上方，各該第二導(dǎo)體包括第二電容部與第二晶體管部并具有彼此相對的第三側(cè)緣與第四側(cè) 緣，其中各該第二電容部位于對應(yīng)的該第一型摻雜阱上方，各該第二晶體管部位于對應(yīng)的 該第二晶體管區(qū)上方，且各該第三側(cè)緣位于對應(yīng)的該第二晶體管區(qū)一側(cè)的該隔離結(jié)構(gòu)上 方，各該第四側(cè)緣位于對應(yīng)的該第一型摻雜阱上方而與所述多個第二側(cè)緣其中之一相鄰；多個第一離子摻雜區(qū)，分別設(shè)置于所述多個第一導(dǎo)體兩側(cè)的所述多個第一晶體管區(qū)中 以及所述多個第二導(dǎo)體兩側(cè)的所述多個第二晶體管區(qū)中，而分別與所述多個第一導(dǎo)體的所 述多個第一晶體管部構(gòu)成多個第一晶體管，并與所述多個第二導(dǎo)體的所述多個第二晶體管 部構(gòu)成多個第二晶體管；以及多個第二離子摻雜區(qū)，各該第二離子摻雜區(qū)設(shè)置于相鄰的所述多個第一導(dǎo)體與所述多 個第二導(dǎo)體之間的該第一型摻雜阱中，以同時與對應(yīng)所述多個第一導(dǎo)體的所述多個第一電 容部與所述多個第二導(dǎo)體的所述多個第二電容部構(gòu)成多個電容器；多條字線，排列于該半導(dǎo)體基底上，且每一條字線耦接所述多個第二離子摻雜區(qū)；以及多條位線，與所述多條字線垂直地排列于該半導(dǎo)體基底上，且每一條位線耦接部分的 所述多個第一離子摻雜區(qū)。
10.如權(quán)利要求9所述的非易失性存儲器的布局，其中該半導(dǎo)體基底為第二型摻雜半 導(dǎo)體基底。
11.如權(quán)利要求10所述的非易失性存儲器的布局，其中所述多個第一型摻雜阱為N型 摻雜阱，所述多個第一離子摻雜區(qū)與所述多個第二離子摻雜區(qū)為N型離子摻雜區(qū)，該半導(dǎo) 體基底為P型摻雜半導(dǎo)體基底。
12.如權(quán)利要求9所述的非易失性存儲器的布局，還包括多個第二型摻雜阱，分別依序 排列且非連續(xù)地配置于所述多個第一晶體管區(qū)與所述多個第二晶體管區(qū)內(nèi)，且所述多個第 一離子摻雜區(qū)位于所述多個第二型摻雜阱中。
13.如權(quán)利要求12所述的非易失性存儲器的布局，其中所述多個第一型摻雜阱為N型 摻雜阱，所述多個第一離子摻雜區(qū)與該第二離子摻雜區(qū)為N型離子摻雜區(qū)，所述多個第二 型摻雜阱為P型摻雜阱。
14.如權(quán)利要求9所述的非易失性存儲器的布局，其中所述多個第一電容部與所述多 個第二電容部在垂直所述多個隔離結(jié)構(gòu)的方向上的長度相等。
15.如權(quán)利要求14所述的非易失性存儲器的布局，其中各該第一型摻雜阱在垂直所述 多個隔離結(jié)構(gòu)的方向上的寬度大于所述多個第一電容部在垂直所述多個隔離結(jié)構(gòu)的方向 上的長度的兩倍。
16.如權(quán)利要求9所述的非易失性存儲器的布局，其中各該第一導(dǎo)體的該第一晶體管 部與該第一電容部在垂直所述多個隔離結(jié)構(gòu)的方向上的長度相等。
17.如權(quán)利要求9所述的非易失性存儲器的布局，其中各該第一導(dǎo)體的該第一晶體管 部與該第一電容部在垂直所述多個隔離結(jié)構(gòu)的方向上的長度不同。
18.如權(quán)利要求9所述的非易失性存儲器的布局，其中各該第二導(dǎo)體的該第二晶體管 部與該第二電容部在垂直所述多個隔離結(jié)構(gòu)的方向上的長度相等。
19.如權(quán)利要求9所述的非易失性存儲器的布局，其中各該第二導(dǎo)體的該第二晶體管 部與該第二電容部在垂直所述多個隔離結(jié)構(gòu)的方向上的長度不同。
全文摘要
本發(fā)明公開了一種非易失性存儲單元及非易失性存儲器的布局。在非易失性存儲單元中，半導(dǎo)體基底中配置有隔離結(jié)構(gòu)，以區(qū)隔出晶體管區(qū)與電容器區(qū)，且電容器區(qū)內(nèi)配置有第一型摻雜阱。導(dǎo)體跨置于隔離結(jié)構(gòu)、晶體管區(qū)與第一型摻雜阱上方。導(dǎo)體包括位于第一型摻雜阱上方的電容部，以及位于晶體管區(qū)上方的晶體管部。導(dǎo)體具有彼此相對的第一側(cè)緣與第二側(cè)緣，且第一側(cè)緣位于晶體管區(qū)一側(cè)的隔離結(jié)構(gòu)上方，第二側(cè)緣位于第一型摻雜阱上方。另外，兩個第一離子摻雜區(qū)分別設(shè)置于晶體管部兩側(cè)的晶體管區(qū)中，其與晶體管部構(gòu)成晶體管。第二離子摻雜區(qū)設(shè)置于導(dǎo)體遮蔽外的電容器區(qū)中，其與電容部構(gòu)成電容器。根據(jù)本發(fā)明，可降低漏電流。
文檔編號H01L27/115GK102034827SQ20091017916
公開日2011年4月27日 申請日期2009年9月29日 優(yōu)先權(quán)日2009年9月29日
發(fā)明者施泓林, 殷珮菁, 蔡慧芳, 陳智彬 申請人:聯(lián)華電子股份有限公司