專利名稱：集成電路和半導(dǎo)體裝置制造方法、隔絕區(qū)域階高控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體裝置和集成電路的制造方法，特別涉及控制半導(dǎo)體裝置的
隔絕區(qū)域階高的控制方法。
背景技術(shù)：
集成電路(IC)工業(yè)已歷經(jīng)快速的成長。集成電路(IC)材料和設(shè)計(jì)的技術(shù)發(fā)展已 使每一個集成電路世代的電路較前一個世代小且更復(fù)雜。然而，這些發(fā)展會增加集成電路 工藝和制造方法的復(fù)雜度，且為了實(shí)現(xiàn)這些技術(shù)發(fā)展，需要發(fā)展較簡單的集成電路工藝和 制造方法。 在集成電路發(fā)展的過程中，當(dāng)幾何尺寸(意即可利用一工藝制造的最小元件(或 線寬))縮小時，通常會增加功能密度(functional density)(意即每個芯片面積的相互連 接元件的數(shù)量)。這種尺寸微縮的工藝通常具有增加工藝效率和降低成本的優(yōu)點(diǎn)。這種尺 寸微縮的工藝也需要用于制造具有最小尺寸和幾何變異量的集成電路元件的不同工藝。舉 例來說，公知的工藝會使隔絕區(qū)域具有不同的階高(st印height)。這些不同的階高會導(dǎo)致 不良的元件性能和不良的關(guān)鍵尺寸一致性。 因此，在此技術(shù)領(lǐng)域中，有需要一種半導(dǎo)體的制造方法，以克服公知技術(shù)的缺點(diǎn)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的一實(shí)施例提供一種集成電路的制造方法。本發(fā)明一實(shí)施例的 集成電路的制造方法包括提供一基板，其具有一個或多個溝槽；填充上述一個或多個溝槽； 對已填充的一個或多個上述溝槽進(jìn)行一化學(xué)機(jī)械研磨工藝，其中一個或多個上述溝槽中的 每一個包括一厚度。可測量已填充的一個或多個上述溝槽中的每一個的上述厚度；根據(jù)已 填充的一個或多個上述溝槽中的每一個的已測量的上述厚度決定進(jìn)行一蝕刻工藝的一總 時間。以已決定的上述總時間進(jìn)行上述蝕刻工藝。 本發(fā)明的另一實(shí)施例提供一種集成電路的制造方法，上述集成電路的制造方法包 括提供一基板；于上述基板上方形成至少一層；于上述基板上形成至少一個隔絕區(qū)域；研 磨不足至少一個上述隔絕區(qū)域?？蓽y量至少一個上述隔絕區(qū)域的一厚度。然后，通過評估 至少一個上述隔絕區(qū)域的已測量的上述厚度，決定一持續(xù)時間以進(jìn)行一濕蝕刻工藝。
本發(fā)明的又一實(shí)施例提供一種半導(dǎo)體裝置的制造方法，上述半導(dǎo)體裝置的制造方 法包括進(jìn)行一化學(xué)機(jī)械研磨工藝，其中上述化學(xué)機(jī)械研磨工藝形成具有一第一厚度的至少 一個隔絕區(qū)域；測量至少一個上述隔絕區(qū)域的上述第一厚度；以及通過測量至少一個上述 隔絕區(qū)域的上述第一厚度，決定一持續(xù)時間以進(jìn)行一第一濕蝕刻工藝，其中上述第一濕蝕 刻工藝形成具有一第二厚度的至少一個隔絕區(qū)域。 本發(fā)明的又另一實(shí)施例提供一種位于一半導(dǎo)體裝置上的一個或多個隔絕區(qū)域階 高的控制方法，上述控制方法，包括進(jìn)行一化學(xué)機(jī)械研磨工藝，其中上述化學(xué)機(jī)械研磨工藝 研磨不足一個或多個上述隔絕區(qū)域；測量一個或多個上述隔絕區(qū)域的上述階高；以及一個或多個上述隔絕區(qū)域的已測量的上述階高未達(dá)到一目標(biāo)階高，進(jìn)行一濕蝕刻工藝。
本發(fā)明實(shí)施例提供下述的一個多個優(yōu)點(diǎn)(1)改善元件的整體性能。(2)提供更好
的關(guān)鍵尺寸一致性。(3)提升對工藝變異的控制，特別是階高的變異。以及，(4)易于與公
知工藝整合。


圖1為本發(fā)明實(shí)施例的半導(dǎo)體裝置的制造方法的工藝流程圖。 圖2 圖IIC為依據(jù)圖1的本發(fā)明不同實(shí)施例的半導(dǎo)體裝置的制造方法的工藝剖面圖。 并且，上述附圖中的附圖標(biāo)記說明如下 100 方法； 102、104、106、108、110、112、114、116、118 步驟; 200 半導(dǎo)體裝置； 210 基禾反； 212 第一層； 214 第二層； 216 暴露部分； 218 隔絕區(qū)域； 220 襯墊層； 222 填充層； 224A 介電層； 224B 柵極層； 224C 柵極間隙壁； 226 層間介電層； T 目標(biāo)厚度； TH 比理想值高的厚度； 1Y 比理想值低的厚度。
具體實(shí)施例方式
以下以各實(shí)施例詳細(xì)說明并伴隨著

的范例，作為本發(fā)明的參考依據(jù)。在 附圖或說明書描述中，相似或相同的部分皆使用相同的附圖標(biāo)記。且在附圖中，實(shí)施例的形 狀或是厚度可擴(kuò)大，并以簡化或是方便標(biāo)示。再者，附圖中各元件的部分將以分別描述說明 之，值得注意的是，圖中未顯示或描述的元件，為本領(lǐng)域普通技術(shù)人員所知的形式，另外，特 定的實(shí)施例僅為公開本發(fā)明使用的特定方式，其并非用以限定本發(fā)明。 請參考圖1 圖IIC，其顯示方法100和半導(dǎo)體裝置200。圖1為本發(fā)明實(shí)施例的 半導(dǎo)體裝置200的制造方法的工藝流程圖。圖2 圖11C為依據(jù)本發(fā)明實(shí)施例的方法100 不同步驟的半導(dǎo)體裝置200的部分或全體剖面圖。可以了解的是，可于方法100之前、之中 或之后提供額外的步驟，且對于上述方法的額外實(shí)施例而言，后續(xù)描述的一些步驟可以被 替換或省略。另外，可以了解的是，在半導(dǎo)體裝置200中可以增加額外的元件，對于上述半
5導(dǎo)體裝置200的額外的實(shí)施例而言，后續(xù)描述的一些元件可以被替換或省略。本發(fā)明實(shí)施 例的方法100和半導(dǎo)體裝置200提供階高的一致性。 請參考圖1和圖2，方法IOO起始于步驟102，步驟102提供一基板210。在本實(shí) 施例中，基板210為一半導(dǎo)體基板(或半導(dǎo)體晶片)。半導(dǎo)體基板210可為包括包含結(jié)晶 結(jié)構(gòu)、多晶結(jié)構(gòu)或非晶結(jié)構(gòu)的硅或鍺的元素半導(dǎo)體、包括碳化硅(silicon carbide)、砷化 錯(gallium arsenic) (gallium phosphide)、憐化銦(indium phosphide)、石申化銦(indium arsenide)或銻化銦(indium antimonide)的化合物半導(dǎo)體、包括SiGe、 GaAsP、 AlInAs、 AlGaAs、 GalnAs、 GalnP或GalnAsP的合金半導(dǎo)體或其他適合的材料及/或上述組合。在 本發(fā)明一實(shí)施例中，合金半導(dǎo)體基板可具有一梯度SiGe，其中硅和鍺的成分比例隨著梯度 SiGe的不同位置而改變。在本發(fā)明其他實(shí)施例中，SiGe合金形成于一硅基板上方。在本 發(fā)明其他實(shí)施例中，SiGe基板受到應(yīng)力。此外，上述半導(dǎo)體基板可為例如一絕緣層上覆硅 (silicon on insulator, SOI)的絕緣層上覆半導(dǎo)體，或者為一薄膜晶體管。在本發(fā)明一些 實(shí)施例中，上述半導(dǎo)體基板可包括一摻雜外延層或一埋藏層。在本發(fā)明其他實(shí)施例中，上述 化合物半導(dǎo)體基板可包括一多層的化合物半導(dǎo)體基板，或上述硅基板可包括一多層化合物 半導(dǎo)體基板。在本發(fā)明其他實(shí)施例中，基板210可為一非半導(dǎo)體基板，例如為一玻璃基板。
可于基板210上方設(shè)置至少一層。在本實(shí)施例中，上述至少一層包括一第一層212 和一第二層214，上述第一層212和第二層214是利用任何適合的工藝形成于基板210上 方。舉例來說，可利用沉積工藝形成第一層212和第二層214。上述沉積工藝可包括化學(xué)氣 相沉積(CVD)法、物理氣相沉積(PVD)法、原子層沉積(ALD)法、濺鍍法、電鍍法、其他適合 的方式及/或上述方式組合。在本發(fā)明一實(shí)施例中，形成第一層212可包括于基板210上 方成長一墊氧化物(pad oxide)。另外，上述第一層212和第二層214可包括任何適合的 組成及/或厚度。第二層214可包括例如氮化硅及/或氮氧化硅的一含氮材料、一非晶碳 材料、碳化硅或其他適合的材料及/或上述組合。在本實(shí)施例中，第二層214包括一氮化硅 層。在本發(fā)明一實(shí)施例中，第二層214可包括低壓化學(xué)氣相沉積(LPCVD)法形成的一氮化 物層?？梢粤私獾氖牵鲜龅谝粚?12和第二層214可包括單一層或多層結(jié)構(gòu)。還可以了 解的是，上述第一層212和第二層214可從半導(dǎo)體裝置200中省略。 進(jìn)行方法100的步驟104，暴露至少一部分基板210。可利用形成開口和移除位于 基板210上方的至少一上述層的一部分，以暴露至少一部分基板210。在本實(shí)施例中， 一部 分第一層212和第二層214被移除，以形成如圖3所示的基板210的暴露部分216。利用 任何適合的工藝移除第一層212和第二層214。舉例來說，可利用常用的光刻圖案化工藝 移除第一層212和第二層214。上述光刻圖案化工藝可包括光致抗蝕劑涂布(例如旋轉(zhuǎn)涂 布)、軟烤、光掩模對準(zhǔn)、曝光、曝光后烘烤、光致抗蝕劑顯影、浸潤、烘干(例如硬烤)、其他 適合的方式及/或上述方式組合?？墒褂美鐭o光掩模光刻工藝、電子束寫入法、離子束寫 入法或分子拓印等方式應(yīng)用或取代上述光刻曝光工藝。 請參考圖1、圖4-圖6和圖7A-圖7C，進(jìn)行方法100，于基板210的暴露部分216 上形成包括襯墊層220和填充層222的至少一個隔絕區(qū)218。在本實(shí)施例中，于基板210上 形成多個隔絕區(qū)域218?？衫美鐓^(qū)域性硅氧化物(L0C0S)工藝或淺溝槽隔絕物(STI) 工藝等隔絕工藝形成隔絕區(qū)域218，以定義和電性隔絕基板210的不同區(qū)域。在本實(shí)施例 中，隔絕區(qū)域218包括淺溝槽隔絕物(STI)。
可利用任何適合的工藝形成例如本實(shí)施例的淺溝槽隔絕物(STI)的隔絕區(qū)域 218。在本實(shí)施例中，在步驟106中，隔絕區(qū)域218的形成方式包括于基板210的暴露部分 216上蝕刻如圖4所示的一溝槽(或凹陷)。上述蝕刻工藝可為干蝕刻、濕蝕刻及/或其他 蝕刻方法(例如反應(yīng)式離子蝕刻)。上述蝕刻工藝也可包括純化學(xué)工藝(等離子體蝕刻工 藝)、純物理工藝(離子研磨工藝(ion milling))及/或上述組合。如圖5所示，可利用任 何適合的工藝，選擇性地于隔絕區(qū)域218上方形成襯墊層220。舉例來說，形成襯墊層220 的方式可包括成長一熱氧化溝槽襯墊層以改善溝槽界面?？梢粤私獾氖?，上述襯墊層220 可從半導(dǎo)體裝置200中省略。 請參考圖1和圖6，在步驟108中，隔絕區(qū)域218的形成方式還包括填充上述溝 槽(或凹陷)。于基板210上方沉積一填充層222。沉積于基板210上方的填充層222填 充隔絕區(qū)域218的溝槽。填充層222包括例如氧化硅、氮化硅、氮氧化硅、摻氟的硅玻璃 (Fluorinated Silicate Glass,FSG)、一低介電常數(shù)(low-k)介電材料、其他適合的材料及 /或上述組合的一介電材料。另外，可利用例如化學(xué)氣相沉積(CVD)法、物理氣相沉積(PVD) 法、原子層沉積(ALD法、濺鍍法、電鍍法、高密度等離子體(HDP)法、高深寬比沉積(HARP) 法、其他適合的方式及/或上述方式組合的任何適合的工藝形成填充層222。在一些實(shí)施例 中，利用一化學(xué)氣相沉積(CVD)氧化物填充上述溝槽。 之后，請參考圖1和圖7A，在步驟110中，對填充層222進(jìn)行一化學(xué)機(jī)械研磨(CMP) 工藝，以回蝕刻和平坦化上述填充層222，直到到達(dá)或暴露出第二層214(在本實(shí)施例中為 氮化硅層)為止。上述化學(xué)機(jī)械研磨(CMP)工藝選擇性地停止在第二層214，以完成包括襯 墊層220和填充層222的隔絕區(qū)域218，留下如圖7A所示的具有一階高(st印height)或 厚度T的隔絕區(qū)域218。在本實(shí)施例中，厚度T表示隔絕區(qū)域218的目標(biāo)階高。通常經(jīng)由 化學(xué)機(jī)械研磨(CMP)工藝控制目標(biāo)階高T。然而，可以發(fā)現(xiàn)化學(xué)機(jī)械研磨(CMP)工藝就會 導(dǎo)致位于半導(dǎo)體裝置200上的隔絕區(qū)域218具有偏離目標(biāo)厚度的不同的階高或厚度。舉例 來說，如圖7B所示，化學(xué)機(jī)械研磨(CMP)工藝會導(dǎo)致隔絕區(qū)域218具有比理想值高的厚度 TH(意即隔絕區(qū)域218的頂面是不想要地高于半導(dǎo)體基板210的頂面)?；蛘?，如圖7C所 示，化學(xué)機(jī)械研磨(CMP)工藝會導(dǎo)致隔絕區(qū)域218具有比理想值低的厚度1Y(意即隔絕區(qū) 域218的頂面是不想要地低于半導(dǎo)體基板210的頂面)。實(shí)質(zhì)上，半導(dǎo)體裝置200可包括具 有如圖7A所示的目標(biāo)厚度T的隔絕區(qū)域218、如圖7B所示的比理想值高的厚度TH(因?yàn)檠?磨不足(under-polishing)造成)或如圖7C所示的比理想值低的厚度Tj因?yàn)檫^度研磨 (over-polishing)造成)。上述隔絕區(qū)域218的不同厚度(或階高)會對后續(xù)工藝或元件 的整體性能產(chǎn)生不良的影響，將于后續(xù)說明做詳細(xì)的描述。 通常地，請參考圖8A、圖8B和圖8C，盡管隔絕區(qū)域218包括目標(biāo)厚度T(意即隔絕 區(qū)域218包括厚度T、 TH和TJ 。公知后續(xù)的工藝包括移除第一層212和第二層214 ;于半 導(dǎo)體基板210和至少一個隔絕區(qū)域218上方形成至少一柵極結(jié)構(gòu)，上述至少一柵極結(jié)構(gòu)包 括介電層224A、柵極層224B和柵極間隙壁224C ;以及于半導(dǎo)體裝置200上方沉積一蝕刻停 止層226。 移除第一層212和第二層214可包括任何適當(dāng)?shù)墓に?。舉例來說，可利用一氮化 物剝除工藝移除第一層212和第二層214，以移除氮化硅層。另外，可以了解的是，可利用任 何適當(dāng)?shù)墓に囉诎雽?dǎo)體基板210和隔絕區(qū)域218上方形成包括介電層224A和柵極層224B的柵極結(jié)構(gòu)。舉例來說，可利用常用的沉積工藝、光刻圖案化工藝和蝕刻工藝及/或上述組合形成柵極結(jié)構(gòu)。上述沉積工藝可包括化學(xué)氣相沉積(CVD)法、物理氣相沉積(PVD)法、原子層沉積(ALD)法、濺鍍法、電鍍法、其他適合的方式及/或上述方式組合。上述光刻圖案化工藝可包括光致抗蝕劑涂布(例如旋轉(zhuǎn)涂布)、軟烤、光掩模對準(zhǔn)、曝光、曝光后烘烤、光致抗蝕劑顯影、浸潤、烘干(例如硬烤)、其他適合的方式及/或上述方式組合?？墒褂美鐭o光掩模光刻工藝、電子束寫入法、離子束寫入法或分子拓印等方式應(yīng)用或取代上述光刻曝光工藝。上述蝕刻工藝可為干蝕刻、濕蝕刻及/或其他蝕刻方法(例如反應(yīng)式離子蝕刻)。上述蝕刻工藝也可包括純化學(xué)工藝(等離子體蝕刻工藝)、純物理工藝(離子研磨工藝(ionmilling))及/或上述組合?？梢粤私獾氖牵衫孟嗤に嚥襟E或工藝材料同時形成柵極結(jié)構(gòu)，或利用不同工藝步驟或工藝材料分別形成柵極結(jié)構(gòu)，或利用相同或不同工藝步驟或工藝材料的組合形成柵極結(jié)構(gòu)。 介電層224A設(shè)置于半導(dǎo)體基板210和隔絕區(qū)域218上方。介電層224A可包括高介電常數(shù)(high-k)介電材料。其可擇自金屬氧化物、金屬氮化物、金屬硅化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬硅化物、金屬的氮氧化物、金屬鋁酸鹽、鋯硅酸鹽、鋯鋁酸鹽、Hf02、 HfSiO、 HfSiON、 HfTaO、 HfTaTiO、 HfTiO、 HfZrO、 HfA10N、其他適合的高介電常數(shù)(high-k)材料及/或上述組合。舉例來說，介電材料還包含氧化硅、氮化硅、氮氧化硅、氧化鉿、氧化鋯、氧化鈦、氧化鋁、二氧化鉿_氧化鋁合金、其他適合的材料及/或上述材料組合。介電層224A可還包括一多層結(jié)構(gòu)，其包括多種介電材料。在一些實(shí)施例中，介電層224A可包括一層二氧化硅層和一層高介電常數(shù)(high-k)材料層。在一些實(shí)施例中，柵極介電層222和介電層223可包括相同或不同摻質(zhì)的摻雜多晶硅。 上述至少一柵極結(jié)構(gòu)的柵極層224B設(shè)置于介電層224A上方。柵極層224B可包括多晶硅、例如氧化硅、氮化硅、氮氧化硅、碳化硅等的含硅材料、含鍺材料、例如鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、鎳硅化物、鈷硅化物等的金屬、其他適合的材料及/或上述組合。柵極層224B可還包括一多層結(jié)構(gòu)。另外，柵極層224B可包括相同或不同摻質(zhì)的摻雜多晶硅。
上述至少一柵極結(jié)構(gòu)可還包括柵極間隙壁墊層(liner)和柵極間隙壁224C。上述柵極間隙壁墊層可包括例如間隙壁氧化物的任何適當(dāng)?shù)牟牧??？晌挥谏鲜鲋辽僖粬艠O結(jié)構(gòu)的每一側(cè)的柵極間隙壁224C可包括氮化硅、氧化硅、碳化硅、氮氧化硅、其他適合的材料及/或上述組合。在一些實(shí)施例中，柵極間隙壁墊層及/或柵極間隙壁可包括一多層結(jié)構(gòu)。可以了解的是，上述至少一柵極結(jié)構(gòu)可包括額外層。舉例來說，上述至少一柵極結(jié)構(gòu)可包括硬掩模層、界面層、覆蓋層、阻障層/緩沖層、介電層、金屬層、其他適當(dāng)層及/或上述組合。半導(dǎo)體裝置200也可包括抗反射層或底層抗反射層。另外，可以了解的是，也可形成常見的元件或結(jié)構(gòu)(例如源/漏極區(qū)、淺摻雜源/漏極區(qū)(LDD)、硅化物區(qū)等)。
可利用任何適當(dāng)?shù)墓に?，于包括至少一柵極結(jié)構(gòu)的半導(dǎo)體裝置200上方形成一蝕刻停止層(etching stop layer, ESL)和一層間介電層(ILD)226。蝕刻停止層可包括氮化硅、氮氧化硅及/或其他適當(dāng)?shù)牟牧??？梢勒瞻雽?dǎo)體裝置200的一個或多個額外的元件的蝕刻選擇比來選擇蝕刻停止層的成分。在本發(fā)明實(shí)施例中，蝕刻停止層為包括氮化硅的接觸孔蝕刻停止層(contact etching stoplayer， CESL)。層間介電層(ILD) 226可包括氧化硅或一低介電常數(shù)(low k)材料。在一實(shí)施例中，層間介電層(ILD)226包括一高密度等離子體氧化物(HDPoxide)。在其他實(shí)施例中，層間介電層(ILD)226可選擇性地包括旋涂玻
8璃(S0G)或高深寬比工藝氧化物(HARP oxide)。如圖9所示，當(dāng)隔絕區(qū)域218的厚度(或階高)包括目標(biāo)厚度T時，沉積后的層間介電層(ILD)226經(jīng)由一化學(xué)機(jī)械研磨(CMP)工藝平坦化直到位于半導(dǎo)體裝置200上的至少一柵極結(jié)構(gòu)和隔絕區(qū)域218的頂部暴露出來為止。上述化學(xué)機(jī)械研磨(CMP)工藝可具有一高選擇比，以對上述至少一柵極結(jié)構(gòu)和層間介電層提供實(shí)質(zhì)上平坦的表面。上述化學(xué)機(jī)械研磨(CMP)工藝也可具有較淺的碟化效應(yīng)(dishing)及/或金屬腐蝕效應(yīng)。 如上所述，當(dāng)隔絕區(qū)域218的厚度或階高從目標(biāo)厚度T變化至比理想值高的厚度lH或比理想值低的厚度！Y時，會發(fā)生問題。舉例來說，特別是在半導(dǎo)體裝置內(nèi)部之間(或晶片內(nèi)部之間)和隔絕區(qū)域/半導(dǎo)體裝置主動區(qū)域偏差值(bias)內(nèi)部之間的多晶硅蝕刻后關(guān)鍵尺寸檢查(poly after etchinginspection CDU)步驟時，具有不同階高的隔絕區(qū)域218的半導(dǎo)體裝置會表現(xiàn)出關(guān)鍵尺寸一致性(critical dimension uniformity,CDU)不良的問題。另外，當(dāng)隔絕區(qū)域218包括比理想值高的厚度lH或比理想值低的厚度lY時，會使回蝕刻層間介電層(ILD)226的化學(xué)機(jī)械研磨(CMP)工藝范圍明顯地變窄。因此，如果化學(xué)機(jī)械研磨(CMP)工藝過度研磨(over-polish)或研磨不足(under-polish)時，會發(fā)生問題。
圖10A、圖10B和圖IOC顯示化學(xué)機(jī)械研磨(CMP)工藝過度研磨(over-polish)具有不同階高的隔絕區(qū)域218的層間介電層(ILD)226的影響。特別當(dāng)隔絕區(qū)域218包括比理想值高的厚度TH或比理想值低的厚度IV時，過度研磨的層間介電層(ILD)226會導(dǎo)致柵極高度的問題。舉例來說，在圖10B中，當(dāng)隔絕區(qū)域218包括比理想值高的厚度TH時，會明顯地降低位于隔絕區(qū)域218上方的柵極結(jié)構(gòu)的高度。在圖10C中，當(dāng)隔絕區(qū)域218包括比理想值低的厚度1Y時，會明顯地降低位于半導(dǎo)體基板210上方的柵極結(jié)構(gòu)的高度。請參考圖10A，請注意，當(dāng)隔絕區(qū)域218包括目標(biāo)厚度T時，半導(dǎo)體裝置200不會受過度研磨(over-polish)的影響，且回蝕刻層間介電層(ILD) 226的化學(xué)機(jī)械研磨(CMP)工藝會適當(dāng)?shù)乇┞冻鑫挥诎雽?dǎo)體基板210和隔絕區(qū)域218上方的至少一柵極結(jié)構(gòu)。
圖11A、圖IIB和圖IIC顯示化學(xué)機(jī)械研磨(CMP)工藝研磨不足(under-polish)具有不同階高的隔絕區(qū)域218的層間介電層(ILD) 226的影響。特別當(dāng)隔絕區(qū)域218包括比理想值高的厚度TH或比理想值低的厚度IV時，研磨不足的層間介電層(ILD) 226會導(dǎo)致柵極移除的問題。舉例來說，在圖11B中，當(dāng)隔絕區(qū)域218包括比理想值高的厚度TH時，層間介電層(ILD)226會殘留在位于半導(dǎo)體基板210上方的柵極結(jié)構(gòu)的上方。在圖11C中，當(dāng)隔絕區(qū)域218包括比理想值低的厚度1Y時，層間介電層(ILD) 226會殘留在位于隔絕區(qū)域218上方的柵極結(jié)構(gòu)的上方。殘留在柵極結(jié)構(gòu)上方的層間介電層(ILD)226會保護(hù)介電層224A和柵極層224B不被移除，因而會使后續(xù)工藝進(jìn)行困難。請?jiān)賲⒖紙DIIA，請注意，當(dāng)隔絕區(qū)域218包括目標(biāo)厚度T時，半導(dǎo)體裝置200不會受研磨不足(under-polish)的影響，且回蝕刻層間介電層(ILD) 226的化學(xué)機(jī)械研磨(CMP)工藝會適當(dāng)?shù)乇┞冻鑫挥诎雽?dǎo)體基板210和隔絕區(qū)域218上方的至少一柵極結(jié)構(gòu)。 因此，想要更精確地控制位于半導(dǎo)體裝置200上的隔絕區(qū)域218的階高(或厚度)，則要保證位于半導(dǎo)體裝置200上的隔絕區(qū)域218的階高(或厚度)越一致越好。理想地，位于半導(dǎo)體裝置200上的每一個隔絕區(qū)域218的厚度包括目標(biāo)厚度T。本實(shí)施例會導(dǎo)入一濕蝕刻工藝以較佳地控制或調(diào)整隔絕區(qū)域218的厚度/階高。請參考圖l，在步驟110中，對填充層222進(jìn)行化學(xué)機(jī)械研磨(CMP)工藝，以形成包括襯墊層220和填充層222的隔絕區(qū)域218。在本實(shí)施例中，化學(xué)機(jī)械研磨(CMP)工藝系研磨不足(under-polish)填充層222。然后，在步驟112中，測量隔絕區(qū)域218的厚度(或階高)。可利用任何適當(dāng)?shù)姆绞綔y量隔絕區(qū)域218的厚度(或階高)。舉例來說，在本實(shí)施例中，可以算出隔絕區(qū)域218的平均厚度。在一些實(shí)施例中，可以算出半導(dǎo)體裝置200(或晶片)的不同位置的平均厚度。
在步驟114中，可決定進(jìn)行濕蝕刻工藝的總時間。可利用任何適當(dāng)?shù)姆绞經(jīng)Q定進(jìn)行濕蝕刻工藝的總時間，且進(jìn)行濕蝕刻工藝的總時間可為利用任何適當(dāng)?shù)臅r間。舉例來說，如果測量厚度介于A和B之間，可進(jìn)行20秒的濕蝕刻工藝；如果測量厚度介于B和C之間，可進(jìn)行40秒的濕蝕刻工藝；如果測量厚度介于C和D之間，可進(jìn)行60秒的濕蝕刻工藝等等。在一些實(shí)施例中，測量厚度可與目標(biāo)厚度T比較，以決定測量厚度和目標(biāo)厚度T之間差值的變異量。且根據(jù)決定的變異量，可決定對半導(dǎo)體裝置200進(jìn)行濕蝕刻工藝的總時間。
方法100進(jìn)行步驟116，以上述決定的時間，對半導(dǎo)體裝置200進(jìn)行濕蝕刻工藝。可對半導(dǎo)體裝置200進(jìn)行利用任何適當(dāng)?shù)臐裎g刻工藝。在本實(shí)施例中，濕蝕刻工藝為利用氫氟酸(HF)的浸泡氫氟酸工藝(HF di卯ing process)。上述氫氟酸(HF)可具有任何適當(dāng)?shù)臐舛取Ｔ谝恍?shí)施例中，上述濕蝕刻工藝可對半導(dǎo)體裝置200施加稀釋的氫氟酸(dilutedHF)。在步驟IIO的化學(xué)機(jī)械研磨(CMP)工藝之后進(jìn)行的濕蝕刻工藝(在本實(shí)施例為浸泡氫氟酸工藝)，有效地控制位于位于半導(dǎo)體基板210上的隔絕區(qū)域218之間的厚度(或階高)變異量。在一些實(shí)施例中，進(jìn)行濕蝕刻工藝之后，可再測量隔絕區(qū)域218的厚度(或階高)。如果再測量的厚度達(dá)到目標(biāo)厚度，則可進(jìn)后續(xù)的工藝。如果再測量的厚度未達(dá)到目標(biāo)厚度，則重復(fù)步驟114和116。 接著，在步驟118中，請?jiān)賲⒖紙D7A和圖8A，進(jìn)行常用的工藝以移除位于上述基板210上方的至少一層(例如第一層212和第二層214)?？蛇M(jìn)行上述常用的工藝以形成如圖9所示的半導(dǎo)體裝置200。上述化學(xué)機(jī)械研磨(CMP)工藝的組合，特別是對隔絕區(qū)域218進(jìn)行的研磨不足的化學(xué)機(jī)械研磨(CMP)工藝和濕蝕刻工藝的組合，對隔絕區(qū)域的厚度(或階高)提供微調(diào)(fine-tuning)的控制，以允許位于半導(dǎo)體基板210 (或晶片)上的隔絕區(qū)域218之間的階高具有更好的一致性。盡管如圖IOA和圖IIA所示，層間介電層(ILD)226可能會過度研磨或研磨不足，具有一致性的目標(biāo)厚度仍能于例如對層間介電層(ILD)226進(jìn)行的化學(xué)機(jī)械研磨(CMP)工藝的后續(xù)工藝中增加半導(dǎo)體裝置200的工藝范圍和維持半導(dǎo)體裝置200的積集度。 總而言之，本發(fā)明實(shí)施例提供下述的一個多個優(yōu)點(diǎn)(l)改善元件的整體性能。(2)提供更好的關(guān)鍵尺寸一致性。(3)提升對工藝變異的控制，特別是階高的變異。以及，(4)易于與公知工藝整合。可以了解的是，上述方法可應(yīng)用為半導(dǎo)體制造環(huán)境中(例如利用自動回饋功能控制階高)的自動工藝控制。可應(yīng)用為自動工藝控制的上述方法提供良好的工藝變異量控制和良好的工藝積集度。另外，可以了解的是，可對半導(dǎo)體裝置200進(jìn)行其他工藝，以形成常用的不同種類的元件。在另一實(shí)施例中，可于半導(dǎo)體基板210上形成且組成不同的接觸孔插塞/介層孔插塞和多層內(nèi)連線物(例如金屬層和層間介電層)，以連接半導(dǎo)體裝置200的不同元件或結(jié)構(gòu)。 雖然本發(fā)明已以實(shí)施例公開如上，然而其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
一種集成電路的制造方法，包括下列步驟提供一基板，其具有一個或多個溝槽；填充該一個或多個溝槽；對已填充的一個或多個該溝槽進(jìn)行一化學(xué)機(jī)械研磨工藝，其中所述一個或多個溝槽中的每一個包括一厚度；測量所述已填充的一個或多個溝槽中的每一個的該厚度；根據(jù)所述已填充的一個或多個該溝槽中的每一個的已測量的該厚度決定進(jìn)行一蝕刻工藝的一總時間；以及以已決定的該總時間進(jìn)行該蝕刻工藝。
2. 如權(quán)利要求1所述的集成電路的制造方法，其中進(jìn)行該化學(xué)機(jī)械研磨工藝包括研磨不足一個或多個該溝槽。
3. 如權(quán)利要求1所述的集成電路的制造方法，其中進(jìn)行該蝕刻工藝包括進(jìn)行一濕蝕刻工藝。
4. 如權(quán)利要求3所述的集成電路的制造方法，其中該濕蝕刻工藝包括一浸泡氫氟酸工藝。
5. 如權(quán)利要求1所述的集成電路的制造方法，其中根據(jù)所述已填充的一個或多個溝槽中的每一個的已測量的該厚度決定進(jìn)行該蝕刻工藝的該總時間的步驟包括決定已填充的一個或多個該溝槽的平均厚度。
6. 如權(quán)利要求1所述的集成電路的制造方法，其中根據(jù)所述已填充的一個或多個溝槽中的每一個的已測量的該厚度決定進(jìn)行該蝕刻工藝的該總時間的步驟包括將所述已填充的一個或多個溝槽中的每一個的測量厚度與一目標(biāo)厚度比較。
7. —種半導(dǎo)體裝置的制造方法，包括下列步驟進(jìn)行一化學(xué)機(jī)械研磨工藝，其中該化學(xué)機(jī)械研磨工藝形成具有一第一厚度的至少一個隔絕區(qū)域；測量至少一個該隔絕區(qū)域的該第一厚度；以及通過測量至少一個該隔絕區(qū)域的該第一厚度，決定一持續(xù)時間以進(jìn)行一第一濕蝕刻工藝，其中該第一濕蝕刻工藝形成具有一第二厚度的至少一個隔絕區(qū)域。
8. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中進(jìn)行該化學(xué)機(jī)械研磨工藝包括研磨不足。
9. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中進(jìn)行該第二濕蝕刻工藝包括一浸泡氫氟酸工藝。
10. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，還包括測量至少一個該隔絕區(qū)域的該第二厚度。
11. 如權(quán)利要求io所述的半導(dǎo)體裝置的制造方法，其中測量的該第二厚度未達(dá)到一目標(biāo)厚度，還包括通過已測量的該第二厚度，決定一持續(xù)時間以進(jìn)行一第二濕蝕刻工藝。
12. 如權(quán)利要求7所述的半導(dǎo)體裝置的制造方法，其中通過測量至少一個該隔絕區(qū)域的該第一厚度，決定一持續(xù)時間以進(jìn)行一第一濕蝕刻工藝的步驟包括將該第一厚度與一 目標(biāo)厚度比較。
13. —種位于一半導(dǎo)體裝置上的一個或多個隔絕區(qū)域階高的控制方法，包括下列步驟進(jìn)行一化學(xué)機(jī)械研磨工藝，其中該化學(xué)機(jī)械研磨工藝研磨不足一個或多個該隔絕區(qū)域；測量一個或多個該隔絕區(qū)域的該階高；以及一個或多個該隔絕區(qū)域的已測量的該階高未達(dá)到一目標(biāo)階高，進(jìn)行一濕蝕刻工藝。
14. 如權(quán)利要求13所述的控制方法，其中一個或多個該隔絕區(qū)域包括淺溝槽隔絕區(qū)域。
15. 如權(quán)利要求13所述的控制方法，其中該濕蝕刻工藝包括一浸泡氫氟酸工藝。
全文摘要
本發(fā)明提供一種集成電路和半導(dǎo)體裝置制造方法、隔絕區(qū)域階高控制方法，其隔絕區(qū)域的階高之間具有較佳的一致性。集成電路的制造方法包括提供一基板，其具有一個或多個溝槽；填充上述一個或多個溝槽；對已填充的一個或多個上述溝槽進(jìn)行一化學(xué)機(jī)械研磨工藝，其中一個或多個上述溝槽中的每一個包括一厚度；測量已填充的一個或多個上述溝槽中的每一個的上述厚度；根據(jù)已填充的一個或多個上述溝槽中的每一個的已測量的上述厚度決定進(jìn)行一蝕刻工藝的一總時間。以已決定的上述總時間進(jìn)行上述蝕刻工藝。本發(fā)明提供優(yōu)點(diǎn)改善元件的整體性能；提供更好的關(guān)鍵尺寸一致性；提升對工藝變異的控制，特別是階高的變異；以及易于與公知工藝整合。
文檔編號H01L21/311GK101728310SQ200910179129
公開日2010年6月9日 申請日期2009年9月29日 優(yōu)先權(quán)日2008年11月3日
發(fā)明者莊學(xué)理, 廖舜章, 沈俊良, 賴素貞, 鄭光茗 申請人:臺灣積體電路制造股份有限公司