專利名稱：集成電路與放電電路的制作方法
技術領域：
本發(fā)明是有關于一種放電電路，特別是有關于一種快閃存儲器的放電電路。
背景技術：
快閃存儲器近年來被大量使用在極大型集成電路(ultm large scale integration, ULSI)中?？扉W存儲器為 一 種非易失性存儲器(nonvolatile memory),非易失性存儲器的特性在于，當沒有電源供應時也能夠長久地保 持數(shù)據(jù)，其存儲特性相當于硬碟，而在非易失性存儲器中，由于快閃存儲器 又具有高速度、高元件密度、系統(tǒng)中可重新程序化(in-system reprogram ability)...等特性，因此快閃存儲器成為各類可攜帶型數(shù)字設備的存儲介質的 基礎。 一般高速的六晶體管靜態(tài)隨機存取存儲器(6T SRAM)單一存儲器單元 需要六個晶體管來完成，而高速的動態(tài)隨機存取存儲器(DRAM)也需要四個 以上的元件面積，相對地，快閃存儲器只需要單一元件即可代表單一存儲器 單元，具有極高的元件密度。此外，由于快閃存儲器使用堆疊式浮動金屬氧 化物半導體場效晶體管(stacked-gateMOSFET)的元件結構，使得快閃存儲器 同時具有簡便的工藝技術的特性。因此，快閃存儲器無論是作為可攜帶型數(shù) 字設備的儲存介質，或是大量數(shù)字數(shù)據(jù)儲存介質等方面都是理想的選擇，尤 其是在行動電話的語音處理以及數(shù)字個人助理的影音數(shù)據(jù)等方面的應用更 受到青睞。
快閃存儲器可分成NAND快閃存儲器(NAND flash)與NOR快閃存儲器 (NORflash)。 NAND快閃存儲器的存儲單元采用串列結構，存儲單元的讀寫 是以頁和塊為單位來進行，其中一頁包含若干位組，若干頁則組成儲存塊， NAND快閃存儲器的存儲塊大小為8到32KB,這種結構最大的優(yōu)點在于 存儲器容量可以做得很大，于是超過512MB容量的NAND產(chǎn)品相當普 遍，并且NAND快閃存儲器的成本較低，使得NAND快閃存儲器可普遍地 被使用。NOR快閃存儲器的存儲單元則采用并列結構，因此NOR快閃存儲器的輸入/輸出埠比NAND快閃存儲器多，于是由于NOR快閃存儲器的平 行傳輸模式使得其讀取速度比NAND快閃存儲器快。NAND快閃存儲器目 前被廣泛用于移動存儲、數(shù)碼相機、MP3播放器、掌上電腦等新興數(shù)字設 備中。
圖1是顯示快閃存儲器裝置10的剖面圖，圖中標號P—sub代表基底、 標號P—well與LV—P—well代表P阱區(qū)、標號N_well代表N阱區(qū)，快閃存儲 器裝置10包括存儲器單元11與選擇晶體管12?？扉W存儲器裝置10包含許 多電壓線，這些電壓線提供電壓用以執(zhí)行存儲器的操作，其中標號WL為字 線，標號BL為耦接于存儲器單元11與選擇晶體管12之間的位線，標號SL 為耦接至存儲器單元11的選擇線，標號VPW為耦接至存儲器單元P阱區(qū)的 阱區(qū)電壓線，標號YBL為耦接至選擇晶體管12的柵極的電壓線，而標號 Virpwr為耦接至選擇晶體管12的電壓線。
圖2是顯示傳統(tǒng)技術中快閃存儲器裝置執(zhí)行抹除操作時各電壓線的電壓 位準圖。從圖2中可看出，在時間區(qū)間A時， 一外部電壓源(圖1中未示)供 應一抹除電壓Verase至電壓線VPW，以提供一高電壓至P阱區(qū)，使得被寫 入數(shù)據(jù)的浮動柵(顯示于圖1中的FG)的電子可如圖1中所示的虛線箭頭方向 被吸回P阱區(qū)，藉此抹除被寫入快閃存儲器裝置10的數(shù)據(jù)，以上所述的動 作即為用以抹除存儲器儲存數(shù)據(jù)的F-N隧道效應(F-N tunneling)。而在時間 區(qū)間A中，選擇線SL、位線BL、以及電壓線YBL與Virpwr皆為浮接(floating) 的狀態(tài)，因此會被耦合至小于VPW電壓位準的電壓值。例如，如圖中所示， 當供應20V的抹除電壓至VPW時，SL、 BL、 YBL與Virpwr的電壓會被耦 合至小于20V的電壓，用以維持快閃存儲器適當?shù)夭僮鳌．敶鎯ζ髦械臄?shù)據(jù) 完成抹除后，各電壓線上的電壓在時間區(qū)間B開始放電，然而由于存儲器中 各元件的放電速度不一致，因此可能會由于殘存電壓不同，使得PN介面會 導通，因而產(chǎn)生大電流，導致快閃存儲器元件受損。
因此，需要一種改良的放電電路，用以適當?shù)乜刂聘麟妷壕€的放電過程， 使得各電壓線可同時執(zhí)行放電，并且達到所需的穩(wěn)定電壓值。

發(fā)明內容
有鑒于此，本發(fā)明提供一種集成電路，包括存儲器裝置與放電電路，其 中存儲器裝置包括存儲器單元、阱區(qū)電壓線、第一極電壓線以及第一電壓源，第一電壓源用以于一抹除階段時，供應第一電壓至阱區(qū)電壓線，并于第一極 電壓線耦合出一耦合電壓，其中第一電壓足以抹除存儲器單元中儲存之一數(shù) 據(jù)。放電電路包括第一開關電路、第二開關電路、第一控制電壓源與第二控 制電壓源，第一開關電路耦接于阱區(qū)電壓線、第一極電壓線以及一第二電壓 源之間，其中第二電壓源供應小于第一電壓與耦合電壓的第二電壓。第二開 關電路耦接于第一開關電路與一參考位準之間，其中參考位準小于第一電 壓。第一控制電壓源耦接至第一開關電路，于第一放電階段供應第一控制電 壓以導通第一開關電路，使得阱區(qū)電壓線與第一極電壓線耦接至第二電壓 源。第二控制電壓源耦接至第二開關電路，于第二放電階段供應第二控制電 壓以導通第二開關電路，使得阱區(qū)電壓線與第一極電壓線耦接至參考位準。
另外，本發(fā)明提供一種放電電路，適用于將存儲器裝置的多個電壓線放 電，其中電壓線包括耦接至存儲器裝置的阱區(qū)之一阱區(qū)電壓線、以及耦接存 儲器裝置之一存儲器單元的第一第一極的一第一極電壓線，其中存儲器裝置 還包括第一電壓源，用以于存儲器裝置的抹除階段供應足以抹除存儲器單元 中儲存之一數(shù)據(jù)之一第一電壓至阱區(qū)電壓線，并且于第一極電壓線耦合出一
耦合電壓，上述放電電路包括準備電路、第一階段放電電路以及第二階段
放電電路。準備電路包括第二電壓源、耦接至第二電壓源的第一開關電路、 耦接至參考位準的電容器、以及耦接于第 一開關電路與電容器之間的第二開 關電路，其中第二電壓源供應一第二電壓至第一開關電路，并且第一開關電 路與第二開關電路于一準備階段導通，使得電容器充電至第二電壓。第一階
段放電電路包括耦接至阱區(qū)電壓線與第一極電壓線的第三開關電路，第三開 關電路與第一開關電路以及第二開關電路耦接于一連接點，并且第三開關電 路于第 一放電階段導通，用以將阱區(qū)電壓線與第 一極電壓線耦接至連接點。 第二階段放電電路包括耦接于電容器與參考位準之間的第四開關電路，第四 開關電路于第二放電階段導通，用以將連接點耦接至參考位準。


圖1是顯示快閃存儲器裝置的剖面圖。
圖2是顯示傳統(tǒng)技術中快閃存儲器裝置執(zhí)行抹除操作時各電壓線的電壓
位準圖。
圖3是根據(jù)本發(fā)明之一實施例顯示放電電路。圖4是顯示執(zhí)行數(shù)據(jù)抹除時存儲器裝置中各電壓線的電壓位準，以及使
用圖3所示的放電電路執(zhí)行存儲器裝置放電時各電壓線的電壓位準。
圖5是是根據(jù)本發(fā)明的另一實施例顯示放電電路。
圖6是顯示執(zhí)行數(shù)據(jù)抹除時存儲器裝置中各電壓線的電壓位準，以及使 用圖5所示的放電電路執(zhí)行存儲器裝置放電時各電壓線的電壓位準。
圖7是顯示如圖5所示的放電電路在第一放電階段時的電流方向。
圖8是顯示如圖5所示的放電電路在第二放電階段時的電流方向。
主要元件符號說明
10 快閃存儲器裝置； 11 存儲器單元；
12 選擇晶體管； 20、 30、 302、 303 放電電路；
201、 202、 304 開關電路； 301 ~準備電路
A、 B、 C、 D、 E、 F、 G、 H 時間區(qū)間；
BL 位線； FG 浮動柵；
121、 122、 123、 124、 131、 132、 133、 134、 135、 136、 137—電流
N1 、 N2 ~連4妻點； N—well ~ N阱區(qū)；
P—sub ~基底； P—well 、 LV—P—well ~ P阱區(qū)；
SL 選擇線；
T21、 T22、 T23、 T24、 T31、 T32、 T33、 T34、 T35 晶體管； WL~字線；
V—couple 、 V—ctrll、 V—ctrl2、 V—ctrl3、 V—ctrl4、 V—ctrl5、 V—ctrl6、 V—erase 、 V_pass、 VSS ~電壓；
VCTS1、 VCTS2、 VCTS3、 VCTS4、 VCTS5、 VCTS6、 VPASS-電壓
源；
VPW、 YBL、 Virpwr 電壓線。
具體實施例方式
為使本發(fā)明的制造、操作方法、目標和優(yōu)點能更明顯易懂，下文特舉幾 個優(yōu)選實施例，并配合所附圖式，作詳細i兌明如下 實施例
圖3是根據(jù)本發(fā)明之一實施例顯示放電電路20，放電電路20是用于如圖1中所示的存儲器裝置，用以在存儲器裝置完成數(shù)據(jù)抹除動作后，將存儲
器裝置中電壓線VPW上的抹除電壓V一erase以及選#^線SL上的耦合電壓 V—couple放電。放電電路20包括開關電路201與202、電壓源VPASS、以 及控制電壓源VCTS1與VCTS2。如圖所示，開關電路201耦接于阱區(qū)電壓 線VPW、選擇線SL、以及電壓源VPASS之間，其中電壓源VPASS供應小 于抹除電壓V—erase與耦合電壓V_couple的電壓V_pass。開關電路202耦 接于開關電路201與一參考位準VSS之間，根據(jù)本發(fā)明之一實施例，參考 位準VSS可為一接地點。控制電壓源VCTS1耦接至開關電路201,并且于 第一放電階段供應控制電壓V—ctrll以導通開關電路201,使得阱區(qū)電壓線 VPW與選擇線SL可耦接至電壓源VPASS?？刂齐妷涸碫CTS2耦接至開關 電路202，并且于第二放電階段供應供應控制電壓V一ctrl2以導通開關電路 202，使得阱區(qū)電壓線VPW與選擇線SL可耦接至參考位準VSS。
如圖3中所示，開關電路201包括晶體管T21、 T22與T23,晶體管T21 耦接至阱區(qū)電壓線VPW,晶體管T22耦接至選擇線SL,晶體管T23耦接至 電壓源VPASS，而晶體管T21、 T22與T23的柵極皆耦接至控制電壓源 VCTS1,并且開關電路202與晶體管T21、 T22與T23耦接于一連接點Nl。 開關電路202可為一晶體管T24，耦接于連接點Nl與參考位準VSS之間， 并且其柵極耦接至控制電壓源VCTS2。根據(jù)本發(fā)明之一實施例，控制電壓 源VCTS1也可供應至圖1中所示的電壓線YBL，并且將連接點Nl耦接至 電壓線Virpwr ，透過放電電路20的操作將電壓線Virpwr與位線BL上的耦 合電壓放電。在放電電路20的第一放電階段中，由于控制電壓源VCTS1供 應的控制電壓V_ctrll足以導通晶體管T21、 T22與T23,并且電壓源VPASS 供應的電壓V_pass小于阱區(qū)電壓線VPW上的抹除電壓V—erase以及選擇線 SL上的耦合電壓V—couple，因此可產(chǎn)生自阱區(qū)電壓線VPW流至連接點N1 的電流121,與自選4奪線SL流至連4妻點Nl的電流122,而電流121與電流 122可進一步自連接點Nl流至電壓源VPASS以形成電流123，如此一來， 阱區(qū)電壓線VPW、選擇線SL、以及電壓線Virpwr上的電壓可在第 一放電階 段被放電至接近于電壓V_pass的電壓值。在放電電路20的第二放電階段中， 由于控制電壓源VCTS2供應一控制電壓V—ctrl2足以導通晶體管T24,因此 可產(chǎn)生自連接點Nl流至參考位準VSS的電流124,如此一來，阱區(qū)電壓線 VPW、選擇線SL、以及電壓線Virpwr上的電壓可在第二放電階段更進一步被放電至接近于參考位準VSS的電壓值。
圖4是顯示執(zhí)行數(shù)據(jù)抹除時存儲器裝置中各電壓線的電壓位準，以及使 用圖3所示的放電電路20執(zhí)行存儲器裝置放電時各電壓線的電壓位準，圖 中時間區(qū)間C為存儲器裝置的抹除階段，而時間區(qū)間D與E分別為第一放 電階段與第二放電階段。在此實施例中，供應至阱區(qū)電壓線VPW的抹除電 壓為20V,供應至電壓線YBL的電壓為13V，而選擇線SL、位線BL以及 電壓線Virpwr上分別耦合出小于20V與小于13V的電壓，然而值得注意的
的范圍，本發(fā)明的保護范圍當視后附的權利要求所界定者為準。如圖所示， 控制電壓V—ctrll在時間區(qū)間D具有高邏輯位準，用以導通晶體管T21、 T22 與T23,使得阱區(qū)電壓線VPW、選擇線SL與位線BL上的電壓可放電至一 電壓值約等于電壓源VPASS供應的電壓Vjass(在此實施例中為13V),而 由于電壓線Virpwr耦接至連接點N1 ，因此電壓線Virpwr上的電壓可放電至 一電壓值約等于電壓值Vjass減去晶體管T23的臨界電壓(在此實施例中為 以10V為例)。在時間區(qū)間E，控制電壓V一ctrll與V—ctrl2皆具有高邏輯位 準，用以將阱區(qū)電壓線VPW、選擇線SL、位線BL以及電壓線Virpwr的電 壓進一步放電至參考位準VSS,在此實施例中參考位準VSS為一接地點， 因此在時間區(qū)間E,電壓線VPW、選擇線SL、位線BL以及電壓線Virpwr 被進一步放電至0V，完成存儲器裝置各電壓線的放電程序。根據(jù)本發(fā)明的 實施例，控制電壓V一ctrll于高邏輯位準時可介于8V 17V之間，或是選擇 為存儲器裝置的抹除電壓值之一半。
圖5是根據(jù)本發(fā)明的另一實施例顯示放電電路30,放電電路30是用于 如圖1中所示的存儲器裝置，用以在存儲器裝置完成數(shù)據(jù)抹除動作后，將存 儲器裝置中電壓線VPW上的抹除電壓V—erase以及選擇線SL上的耦合電壓 V—couple放電。如圖所示，放電電路30包括準備電路301、第一階段放電 電路302、以及第二階段放電電路303。準備電路301包括電壓源VPASS、 耦接至電壓源VPASS的晶體管T31、耦接至參考位準VSS的電容器C、以 及耦接于晶體管T31與電容器C之間的晶體管T32，其中電壓源VPASS供 應小于抹除電壓V—erase與耦合電壓V—couple的電壓V_pass至晶體管T31 ， 并且晶體管T31與T32于一準備階段導通，使得電容器C充電至電壓Vjass。 第一階段放電電路302包括耦接至阱區(qū)電壓線VPW與選擇線SL的開關電
li路304,開關電路304與晶體管T31以及晶體管T32耦接于一連接點N2， 并且開關電路304于一第一放電階段導通，用以將阱區(qū)電壓線VPW與選擇 線SL耦接至連接點N2。第二階段放電電路303包括耦接于電容器C與參 考位準VSS之間的晶體管T35，晶體管T35于一第二放電階段導通，用以 將連接點N2耦接至參考位準VSS。
如圖5中所示，準備電路301的晶體管T31具有耦接至控制電壓源 VCTS3的第一柵極，晶體管T32具有耦接至控制電壓源VCTS4的第二柵極， 控制電壓源VCTS3與VCTS4分別供應控制電壓V—ctrl3與V—ctrl4用以控制 晶體管T31與T32于準備階段導通。第一階段放電電路302的開關電路304 包括晶體管T33與T34,晶體管T33具有耦接至控制電壓VCTS5的第三柵 極，而晶體管T34具有耦接至控制電壓源VCTS5的第四柵極，并且晶體管 T31、 T32、 T33與T34耦接于連接點N2,控制電壓源VCTS5供應控制電壓 V一ctrl5用以控制晶體管T33與T34于第一放電階段導通。第二階段放電電 路303的晶體管T35具有耦接至控制電壓源VCTS6的第五柵極，控制電壓 源VCTS6供應控制電壓V—ctrl6用以控制晶體管T35于第二放電階段導通。 根據(jù)本發(fā)明之一實施例，控制電壓源VCTS5也可供應至圖1中所示的電壓 線YBL,并且將連接點N2耦接至電壓線Virpwr，透過放電電路30的操作 將電壓線Virpwr與位線BL上的耦合電壓放電。
圖6是顯示執(zhí)行數(shù)據(jù)抹除時存儲器裝置中各電壓線的電壓位準，以及使 用圖5所示的放電電路30執(zhí)行存儲器裝置放電時各電壓線的電壓位準，圖 中時間區(qū)間C為存儲器裝置的抹除階段，時間區(qū)間F為準備階段，而時間區(qū) 間G與H分別為第一放電階段與第二放電階段。如圖所示，控制電壓V一ctrl3 在準備階段F具有高邏輯位準，并且在第一放電階段G與第二放電階段I-1 具有低邏輯位準?？刂齐妷篤一ctrl4在準備階段F、第一放電階段G與上述 第二放電階段H具有高邏輯位準?？刂齐妷篤—ctrl5在準備階段F具有低邏 輯位準，并且在第一放電階段G與第二放電階段H具有高邏輯位準?？刂?電壓V一ctrl6在準備階段F與第一放電階段G具有低邏輯位準，并且在第二 放電階段H具有高邏輯位準。從圖6中可以發(fā)現(xiàn)，準備階段F與存儲器裝置 的抹除階段C部份重疊，用以在放電電路30執(zhí)行存儲器裝置放電前，預先 將電容器C充電，因此在此準備階段時，控制電壓V—ctrl3與V—ctrl4具有高 邏輯位準，使得晶體管T31導通并產(chǎn)生自電壓源VPASS流至連接點N2的電流I31(顯示于圖5)，以及晶體管T32導通并產(chǎn)生自連接點N2流至電容器 C的電流I32,通過晶體管T31與T32的導通，電容器C可預先充電至一電 壓位準接近電壓V_pass。
圖7是顯示放電電路30在第一放電階段時的電流方向，如圖6中的電 壓位準所示，在第一放電階段時控制電壓V一ctrl5具有高邏輯位準，使得晶 體管T33導通并產(chǎn)生自阱區(qū)電壓線VPW流至連接點N2的電流133，以及晶 體管導通T34并產(chǎn)生自選擇線SL流至連接點N2的電流134，并且此時控制 電壓源VCTS4控制晶體管T32導通用以產(chǎn)生自連接點N2流至電容器C的 電流135，因此在第一放電階段時，阱區(qū)電壓線VPW與選擇線SL可通過晶 體管T32、 T33與T34的導通耦接至電容器C，此時由于電容器C已充電至 一電壓位準接近電壓V_pass，因此如圖6中所示，阱區(qū)電壓線VPW與選擇 線SL可在第一放電階段被放電至約等于電壓V_pass,在此實施例中，在數(shù) 據(jù)抹除階段供應至阱區(qū)電壓線VPW的抹除電壓為20V，而選擇線SL與位 線BL分別耦合出小于20V的電壓，并且供應至電壓線YBL的電壓為OV, 而電壓源VPASS供應的電壓V_pass為13V，因此在第一放電階段，阱區(qū)電 壓線VPW、選擇線SL以及位線BL皆被放電至約等于13V的電壓，而由于 電壓線Virpwr耦接至連接點N2，因此電壓線Virpwr上的電壓可放電至一電 壓值約等于電壓值Vjass減去晶體管T32的臨界電壓(在此實施例中以10V 為例)，然而值得注意的是，以上所使用的電壓值僅用以說明本發(fā)明的實施 例，并不用以限制本發(fā)明的范圍，本發(fā)明的保護范圍當視后附的權利要求所 界定者為準。
圖8是顯示放電電路30在第二放電階段時的電流方向，如圖6中的電 壓位準所示，在第二放電階段時，控制電壓V_ctrl4、 V—ctrl5與V一ctrl6皆具 有高邏輯位準，使得晶體管T32、 T33、 T34與T35導通，并產(chǎn)生電流136 與137，電流136自阱區(qū)電壓線VPW經(jīng)由晶體管T33、 T32、與T35流至參 考位準VSS，并且電流I37自選擇線SL經(jīng)由晶體管T34、 T32、與T35流至 參考位準VSS，在此實施例中，參考位準VSS為一接地電壓，因此在第二 放電階段，阱區(qū)電壓線VPW、選擇線SL、位線BL以及電壓線Virpwr皆被 放電至約等于OV的電壓。根據(jù)本發(fā)明的實施例，控制電壓源VCTS5供應的 高邏輯位準電壓值可介于8V 17V之間，或是選擇為存儲器裝置的抹除電壓 值之一半。
13根據(jù)以上介紹的實施例，本發(fā)明所提供的放電電路可控制存儲器裝置中
各電壓線適當?shù)胤烹姡绕涫怯糜诳刂芅AND快閃存儲器與NOR快閃存儲 器的抹除電壓放電，通過控制存儲器裝置中各電壓線同步放電，可避免由于 存儲器中各元件的放電速度不一致，而導致PN介面導通并產(chǎn)生大電流損壞 元件的問題。此外，以上所介紹的放電電路更適用于當存儲器裝置的選擇晶 體管為一中電壓的MOS晶體管時，通過放電電路控制存儲器裝置的各電壓 線分成兩階段放電，以保護中電壓MOS晶體管不會因為將抹除電壓電壓瞬 間放電至0V而產(chǎn)生擊穿(Break down)。
本發(fā)明雖以優(yōu)選實施例揭露如上，然其并非用以限定本發(fā)明的范圍，任 何熟習此項技藝者，在不脫離本發(fā)明的精神和范圍內，當可做些許的更動與 潤飾，因此本發(fā)明的保護范圍當視后附的權利要求所界定者為準。
權利要求
1. 一種集成電路，包括一存儲器裝置，包括一存儲器單元；一阱區(qū)電壓線，耦接至上述存儲器裝置的一阱區(qū)；一第一極電壓線，耦接至上述存儲器單元的一第一第一極；以及一第一電壓源，用于在一抹除階段時，供應一第一電壓至上述阱區(qū)電壓線，并于上述第一極電壓線耦合出一耦合電壓，其中上述第一電壓足以抹除上述存儲器單元中儲存的一數(shù)據(jù)；以及一放電電路，用以在上述抹除階段結束后將上述阱區(qū)電壓線與上述第一極電壓線放電，上述放電電路包括一第一開關電路，耦接于上述阱區(qū)電壓線、上述第一極電壓線以及一第二電壓源之間，其中上述第二電壓源供應小于上述第一電壓與上述耦合電壓的一第二電壓；一第二開關電路，耦接于上述第一開關電路與一參考位準之間，其中上述參考位準小于上述第一電壓；一第一控制電壓源，耦接至上述第一開關電路，于一第一放電階段供應一第一控制電壓以導通上述第一開關電路，使得上述阱區(qū)電壓線與上述第一極電壓線耦接至上述第二電壓源；以及一第二控制電壓源，耦接至上述第二開關電路，于一第二放電階段供應一第二控制電壓以導通上述第二開關電路，使得上述阱區(qū)電壓線與上述第一極電壓線耦接至上述參考位準。
2. 如權利要求l的集成電路，其中上述第一開關電路包括 一第一晶體管，耦接至上述阱區(qū)電壓線，且具有一第一柵極； 一第二晶體管，耦接至上述第一極電壓線，且具有一第二柵極；以及 一第三晶體管，耦接至上述第二電壓源，且具有一第三柵極，其中上述第一柵極、上述第二柵極以及上述第三柵極分別耦接至上述第一控制電壓 源，且上述第二開關電路與上述第一晶體管、上述第二晶體管以及上述第三 晶體管耦接于一連接點。
3. 如權利要求2的集成電路，其中上述第二開關電路為一第四晶體管，耦接于上述連接點與上述參考位準之間，并具有一第四柵極耦接至上述第二 控制電壓源。
4. 如權利要求2的集成電路，其中上述存儲器裝置還包括 一位線，耦接至上述存儲器單元的一第一第二極；以及 一第五晶體管，具有耦接至一選擇電壓線的一第五柵極、耦接至上述位線的一第二第一極，以及耦接至一源漏極電壓線的一第二第二極，其中上述 源漏極電壓線還耦接至上述連接點，并且上述選擇電壓線耦接至上述第一控 制電壓源。
5. 如權利要求2的集成電路，其中在上述第一放電階段時，上述第一 晶體管導通并產(chǎn)生自上述阱區(qū)電壓線流至上述連接點的一第一電流，上述第 二晶體管導通并產(chǎn)生自上述第一極電壓線流至上述連接點的一第二電流，以 及上述第三晶體管導通并產(chǎn)生自上述連接點流至上述第二電壓源的一第三 電流。
6. 如權利要求3的集成電路，其中在上述第二放電階段時，上述第四 晶體管導通并產(chǎn)生自上述連接點流至上述參考位準的一第四電流。
7. 如權利要求1的集成電路，其中上述第一控制電壓在上述第一放電 階段與上述第二放電階段具有高邏輯位準，并且上述第二控制電壓在上述第 一放電階段具有低邏輯位準而在上述第二放電階段具有高邏輯位準。
8. 如權利要求1的集成電路，其中上述第一控制電壓介于8V 17V之間。
9. 如權利要求4的集成電路，其中上述阱區(qū)電壓線、上述第一極電壓 線、上述位線以及上述源漏極電壓線于上述第一放電階段具有介于上述第一 電壓與上述參考位準的電壓位準，并且于上述第二放電階段具有約略等于上 述參考位準的電壓位準。
10. 如權利要求l的集成電路，其中上述存儲器裝置為快閃存儲器。
11. 如權利要求4的集成電路，其中上述第五晶體管為一中電壓的MOS 晶體管。
12. —種放電電路，適用于將一存儲器裝置的多個電壓線放電，其中上 述電壓線包括耦接至上述存儲器裝置的一阱區(qū)的一阱區(qū)電壓線、以及耦接上 述存儲器裝置的一存儲器單元的一第一第一極的一第一極電壓線，其中上述 存儲器裝置還包括一第一電壓源，用以于上述存儲器裝置的一抹除階段供應足以抹除上述存儲器單元中儲存的一數(shù)據(jù)的一第一電壓至上述阱區(qū)電壓線，并且于上述第一極電壓線耦合出一耦合電壓，上述放電電路包括一準備電路，包括一第二電壓源、耦接至上述第二電壓源的一第一開關 電路、耦接至一參考位準的一電容器、以及耦接于上述第一開關電路與上述 電容器之間的一第二開關電路，其中上述第二電壓源供應一第二電壓至上述 第一開關電路，并且上述第一開關電路與上述第二開關電路于一準備階段導通，使得上述電容器充電至上述第二電壓；一第一階段放電電路，包括耦接至上述阱區(qū)電壓線與上述第一極電壓線 的一第三開關電路，上述第三開關電路與上述第一開關電路以及上述第二開 關電路耦接于一連接點，并且上述第三開關電路于一第一放電階段導通，用 以將上述阱區(qū)電壓線與上述第一極電壓線耦接至上述連接點；以及一第二階段放電電路，包括耦接于上述電容器與上述參考位準之間的一 第四開關電路，上述第四開關電路于一第二放電階段導通，用以將上述連接 點耦接至上述參考位準。
13. 如權利要求12的放電電路，其中上述第一開關電路為一第一晶體 管，上述第二開關電路為一第二晶體管，上述第一晶體管具有耦接至一第一 控制電壓的一第一柵極，上述第二晶體管具有耦接至一第二控制電壓的一第 二柵極。
14. 如權利要求13的放電電路，上述第三開關電路包括一第三晶體管 與一第四晶體管，上述第三晶體管具有耦接至一第三控制電壓的一第三柵 極，上述第四晶體管具有耦接至上述第三控制電壓的一第四柵極，并且上述 第一晶體管、上述第二晶體管、上述第三晶體管與上述第四晶體管耦接于上 述連接點。
15. 如權利要求14的放電電路，上述第四開關電路為一第五晶體管， 具有耦接至一第四控制電壓的一第五柵極，其中上述第一控制電壓在上述準 備階段具有高邏輯位準，并且在上述第一放電階段與上述第二放電階段具有 低邏輯位準，上述第二控制電壓在上述準備階段、上述第一放電階段與上述 第二放電階段具有高邏輯位準，上述第三控制電壓在上述準備階段具有低邏 輯位準，并且在上述第一放電階段與上述第二放電階段具有高邏輯位準，以 及上述第四控制電壓在上述準備階段與上述第一放電階段具有低邏輯位準， 并且在上述第二放電階段具有高邏輯位準。
16. 如權利要求12的放電電路，其中上述第二電壓小于上述第一電壓 與上述耦合電壓。
17. 如權利要求13的放電電路，其中在上述準備階段時，上述第一晶 體管導通并產(chǎn)生自上述第二電壓源流至上述連接點的一第一電流，以及上述 第二晶體管導通并產(chǎn)生自上述連接點流至上述電容器的一第二電流。
18. 如權利要求14的放電電路，其中在上述第一放電階段時，上述第三晶體管導通并產(chǎn)生自上述阱區(qū)電壓線流至上述連接點的一第三電流，上述 第四晶體管導通并產(chǎn)生自上述第一極電壓線流至上述連接點的一第四電流，以及上述第二晶體管導通并產(chǎn)生自上述連接點流至上述電容器的一第五電流。
19. 如權利要求15的放電電路，其中在上述第二放電階段時，上述第 二晶體管、上述第三晶體管、上述第四晶體管以及上述第五晶體管導通，并 產(chǎn)生一第六電流與一第七電流，上述第六電流經(jīng)由上述第三晶體管、上述第 二晶體管、以及上述第五晶體管至上述參考位準，并且上述第七電流經(jīng)由上 述第四晶體管、上述第二晶體管、以及上述第五晶體管至上述參考位準。
20. 如權利要求14的放電電路，其中上述存儲器裝置還包括一選擇晶 體管、 一位線、 一源漏極電壓線以及一選擇電壓線，其中上述位線耦接于上 述存儲器單元的一第一第二極與上述選擇晶體管的一第二第一極之間，上述 源漏極電壓線耦接至上述選擇晶體管的一第二第二極，以及上述選擇電壓線 耦接上述選擇晶體管的一第六柵極，并且上述源漏極電壓線還耦接至上述連 接點，以及上述選擇電壓線耦接至上述第三控制電壓。
21. 如權利要求20的放電電路，其中上述阱區(qū)電壓線、上述第一極電 壓線、上述位線以及上述源漏極電壓線于上述第一放電階段具有介于上述第 一電壓與上述參考位準的電壓位準，并且于上述第二放電階段具有約略等于 上述參考位準的電壓位準。
22. 如權利要求12的放電電路，其中上述存儲器裝置為快閃存儲器。
23. 如權利要求20的放電電路，其中上述選擇晶體管為一中電壓的MOS 晶體管。
全文摘要
本發(fā)明提供一種集成電路，包括存儲器裝置與放電電路，其中存儲器裝置包括存儲器單元、阱區(qū)電壓線、第一極電壓線以及第一電壓源，第一電壓源于抹除階段供應第一電壓至阱區(qū)電壓線，并于第一極電壓線耦合出一耦合電壓。放電電路包括第一開關電路耦接于阱區(qū)電壓線、第一極電壓線以及一第二電壓源之間；第二開關電路耦接于第一開關電路與參考位準之間；第一控制電壓源耦接至第一開關電路，于第一放電階段供應第一控制電壓導通第一開關電路，使得阱區(qū)電壓線與第一極電壓線耦接至第二電壓源；第二控制電壓源耦接至第二開關電路，于第二放電階段供應第二控制電壓導通第二開關電路，使得阱區(qū)電壓線與第一極電壓線耦接至參考位準。
文檔編號G11C16/14GK101504866SQ200810005440
公開日2009年8月12日 申請日期2008年2月4日 優(yōu)先權日2008年2月4日
發(fā)明者山崎恭治, 曾德彰, 杜君毅, 荒川秀貴 申請人:力晶半導體股份有限公司