專利名稱：低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種相變存儲(chǔ)器單元陣列的制備方法，特別涉及一種低壓低功耗、高密度相 變存儲(chǔ)器單元陣列的制備方法。
背景技術(shù)：
基于硫系半導(dǎo)體合金材料的相變存儲(chǔ)器(Chalcogenide random access memory , C-RAM) 具有驅(qū)動(dòng)電壓低、功耗小、讀寫速度快、.存儲(chǔ)密度高、與CMOS標(biāo)準(zhǔn)工藝兼容性好、及非揮發(fā) 性等突出特點(diǎn)，成為世界各大公司、研究機(jī)構(gòu)關(guān)注的焦點(diǎn)。自2003年起，國(guó)際半導(dǎo)體工業(yè)協(xié) 會(huì)一直認(rèn)為相變存儲(chǔ)器最有可能取代SRM1、 DRAM、 FLASH等當(dāng)今主流產(chǎn)品而成為下一代非揮 發(fā)性半導(dǎo)體存儲(chǔ)器。目前國(guó)際上主要的半導(dǎo)體公司都在致力于相變存儲(chǔ)器的研究開發(fā)，主要 研究單位有Ovonyx、 Intel、 Sa固ng、 ST Micron、 Hitachi、 AMD等，其中以Samsung最具 代表性，他們于2006年利用90nm工藝線成功研制出512M相變存儲(chǔ)器。
然而，若要實(shí)現(xiàn)相變存儲(chǔ)器的產(chǎn)業(yè)化，相變存儲(chǔ)器就必須往高速、高密度、低壓、低功 耗方向發(fā)展，以取代現(xiàn)有的存儲(chǔ)技術(shù)。而相變存儲(chǔ)器最核心的部分就是相變材料發(fā)生相變、 實(shí)現(xiàn)存儲(chǔ)功能的區(qū)域，因?yàn)槠渲苯記Q定相變存儲(chǔ)器的驅(qū)動(dòng)電壓、功耗以及集成度。另一方面， 數(shù)十年來微電子工藝按照摩爾定律迅速發(fā)展，國(guó)際上許多大公司已在研發(fā)45nm、 32nm等CMOS 工藝線，因此，如何利用利用90nm以下CMOS標(biāo)準(zhǔn)工藝制備出高密度的納米相變存儲(chǔ)單元陣 列實(shí)己成為本領(lǐng)域技術(shù)人員亟待解決的技術(shù)課題。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種低壓低勸耗、高密度相變存儲(chǔ)器單元陣列的制備方法，以制 備出lOOnm以下的高密度相變存儲(chǔ)器單元陣列，有效降低相變存儲(chǔ)器的驅(qū)動(dòng)電壓和功耗。
為了達(dá)到上述目的及其他目的，本發(fā)明提供的低壓低功耗、高密度相變存儲(chǔ)器單元陣列 的制備方法，包括步驟1)利用CVD技術(shù)在襯底上依次沉積第一介質(zhì)材料層、相變材料層、 第二介質(zhì)材料層以形成三層堆棧結(jié)構(gòu)；2)利用卯nm以下CMOS工藝標(biāo)準(zhǔn)曝光技術(shù)或電子 束曝光技術(shù)在所述三層堆棧結(jié)構(gòu)上制備納米圖形；3)利用RIE將所述納米圖形干法刻蝕至所 述第一介質(zhì)材料層表面以形成納米柱狀結(jié)構(gòu)；4)利用CVD技術(shù)在所述納米柱狀結(jié)構(gòu)上沉積 一將所述相變材料層和膠包住的絕緣層；5)利用化學(xué)機(jī)械拋光技術(shù)將已具有絕緣層的結(jié)構(gòu)表
3面磨平至所述第二介質(zhì)材料層；6)利用CVD技術(shù)在已磨平的結(jié)構(gòu)上沉積作為上電極材料的 金屬層；7)利用90nrn以下CMOS工藝標(biāo)準(zhǔn)曝光技術(shù)或電子束曝光技術(shù)在所述金屬層上刻蝕 形成納米上電極圖形以得到納米相變存儲(chǔ)單元陣列。
其中，所述第一介質(zhì)材料層和所述第二介質(zhì)材料層采用的材料可為Al、 Cu、 Ti、 TiN、 W 中的一種，兩者的厚度可為20 500nm;所述相變材料層可采用的材料為Ge2Sb2Te5、 Gelsb2Te4、 Sb2Te3、 GeTe、 Si2Sb2Te5、 Sb等一元、二元、三元、四元具有存儲(chǔ)功能的相變 合金材料，其厚度為20 200nrn;所述絕緣層采用的材料可為SiNx或Si02;所述金屬層采用 的材料可為Ti、 TiN或W。
較佳地，步驟3)的刻蝕完成后，在不去除光刻膠的情況下執(zhí)行步驟4)。 綜上所述，本發(fā)明低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法利用90nm以下CMOS 標(biāo)準(zhǔn)工藝曝光技術(shù)或者電子束曝光等高分辨率的曝光技術(shù)，結(jié)合干法刻蝕和化學(xué)機(jī)械拋光技 術(shù)，可制備出100nm以下的高密度低功耗的納米相變存儲(chǔ)單元陣列。


圖1至圖6為本發(fā)明的低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法的操作流程 示意圖。
具體實(shí)施例方式
請(qǐng)參閱圖1至圖6，本發(fā)明的低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法包括以 下步驟
首先，利用CVD技術(shù)在襯底1上依次沉積第一介質(zhì)材料層2、相變材料層3、第二介質(zhì) 材料層4以形成三層堆棧結(jié)構(gòu)，如圖1所示，其中，所述第一介質(zhì)材料層2和第二介質(zhì)材料 層4所采用的材料可為Al、Cu、Ti、TiN或W等，所述第一介質(zhì)材料層2的厚度可為20 500nrn， 所述第二介質(zhì)材料層的厚度可為20 500nrn，所述相變材料層采用的材料可為Ge2Sb2Te5、 Gelsb2Te4、 Sb2Te3、 GeTe、 Si2Sb2Te5、 Sb等一元、二元、三元、四元具有存儲(chǔ)功能的相變 合金材料，其厚度為20 200nrn。
接著，利用卯nm以下CMOS工藝標(biāo)準(zhǔn)曝光技術(shù)或電子束曝光技術(shù)在所述三層堆棧結(jié)構(gòu) 上制備納米圖形，如圖2所示。
接著，在不去除光刻膠5的情況下，利用RIE將所述納米圖形干法刻蝕至所述第一介質(zhì)材料層2表面以形成納米柱狀結(jié)構(gòu)，如圖3所示。當(dāng)然，也可在去除了光刻膠5的情況下進(jìn) 行干法刻蝕。
接著，利用CVD技術(shù)在所述納米柱狀結(jié)構(gòu)上沉積一將所述相變材料層3和膠包住的絕緣 層6，采用的材料可為SiNx或Si02，如圖4所示。
接著，利用化學(xué)機(jī)械拋光技術(shù)將已具有絕緣層6的結(jié)構(gòu)表面磨平至所述第二介質(zhì)材料層4 表面，如圖5所示。
接著，利用CVD技術(shù)在已磨平的結(jié)構(gòu)上沉積作為上電極材料的金屬層7，采用的材料可 為Ti、 TiN、或W等。
最后，利用90nm以下CMOS工藝標(biāo)準(zhǔn)曝光技術(shù)或電子束曝光技術(shù)在所述金屬層上刻蝕 形成納米上電極圖形以得到納米相變存儲(chǔ)單元陣列，如圖6所示。
綜上所述，本發(fā)明的低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法利用90nm以下 CMOS工藝標(biāo)準(zhǔn)曝光技術(shù)或電子束曝光技術(shù)可將相變存儲(chǔ)單元定義到lOOnm以下，減小了相 變材料與加熱電極的接觸面積，從而降低相變存儲(chǔ)器的驅(qū)動(dòng)電壓和功耗，提高了相變存儲(chǔ)器 的密度；再者，采用干法刻蝕形成納米柱，由于反應(yīng)離子刻蝕的垂直方向性比較好，可有效 避免對(duì)相變材料的破壞，提高了相變存儲(chǔ)器的穩(wěn)定性；此外，光刻膠可以通過化學(xué)拋光的技 術(shù)去除，可避免在刻蝕后去除光刻膠會(huì)破壞相變存儲(chǔ)單元等缺點(diǎn)，提高了相變存儲(chǔ)器的穩(wěn)定 性和可行性。本發(fā)明也適用于制備其他電子器件特別是納電子器件所需的納米電極，具有很 大的應(yīng)用價(jià)值。
權(quán)利要求
1.一種低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法，其特征在于包括步驟1)利用CVD技術(shù)在襯底上依次沉積第一介質(zhì)材料層、相變材料層、第二介質(zhì)材料層以形成三層堆棧結(jié)構(gòu)；2)利用90nm以下CMOS工藝標(biāo)準(zhǔn)曝光技術(shù)或電子束曝光技術(shù)在所述三層堆棧結(jié)構(gòu)上制備納米圖形；3)利用RIE將所述納米圖形干法刻蝕至所述第一介質(zhì)材料層表面以形成納米柱狀結(jié)構(gòu)；4)利用CVD技術(shù)在所述納米柱狀結(jié)構(gòu)上沉積一將所述相變材料層和膠包住的絕緣層；5)利用化學(xué)機(jī)械拋光技術(shù)將已具有絕緣層的結(jié)構(gòu)表面磨平至所述第二介質(zhì)材料層；6)利用CVD技術(shù)在已磨平的結(jié)構(gòu)上沉積作為上電極材料的金屬層；7)利用90nm以下CMOS工藝標(biāo)準(zhǔn)曝光技術(shù)或電子束曝光技術(shù)在所述金屬層上刻蝕形成納米上電極圖形以得到納米相變存儲(chǔ)單元陣列。
2. 如權(quán)利要求1所述的低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法，其特征在 于所述第一介質(zhì)材料層采用的材料為Al、 Cu、 Ti、 TiN、 W中的一種。
3. 如權(quán)利要求1所述的低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法，其特征在 于所述第二介質(zhì)材料層采用的材料為Al、 Cu、 Ti、 TiN、 W中的一種。
4. 如權(quán)利要求1所述的低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法，其特征在 于所述相變材料層采用的材料為Ge2Sb2Te5、 Gelsb2Te4、 Sb2Te3、 GeTe、 Si2Sb2Te5、 Sb—元、二元、三元、四元具有存儲(chǔ)功能的相變合金材料中的一種。
5. 如權(quán)利要求1所述的低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法，其特征在 于所述第一介質(zhì)材料層的厚度為20 500nm，所述相變材料層的厚度為20 200nrn, 所述第二介質(zhì)材料層的厚度為20 500nm。
6. 如權(quán)利要求1所述的低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法，其特征在 于所述絕緣層釆用的材料為SiNx或Si02。
7. 如權(quán)利要求1所述的低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法，其特征在 于所述金屬層采用的材料為Ti、 TiN、 W中的一種。
8. 如權(quán)利要求1所述的低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法，其特征在 于步驟3)的刻蝕完成后，在不去除光刻膠的情況下執(zhí)行步驟4)。
全文摘要
本發(fā)明提供的低壓低功耗、高密度相變存儲(chǔ)器單元陣列的制備方法，其首先利用CVD技術(shù)在襯底上依次沉積第一介質(zhì)材料層、相變材料層、第二介質(zhì)材料層，然后利用90nm以下CMOS工藝標(biāo)準(zhǔn)曝光技術(shù)或電子束曝光技術(shù)在已形成的結(jié)構(gòu)上制備納米圖形，并利用RIE將其干法刻蝕成納米柱狀結(jié)構(gòu)，接著再利用CVD技術(shù)在納米柱狀結(jié)構(gòu)上沉積一絕緣層，并利用化學(xué)機(jī)械拋光技術(shù)將其磨平至所述第二介質(zhì)材料層，接著利用CVD技術(shù)在已磨平的結(jié)構(gòu)上沉積作為上電極材料的金屬層，最后利用90nm以下CMOS工藝標(biāo)準(zhǔn)曝光技術(shù)或電子束曝光技術(shù)在金屬層上刻蝕形成納米上電極圖形以得到納米相變存儲(chǔ)單元陣列，如此可制備出100nm以下的高密度低功耗的納米相變存儲(chǔ)單元陣列。
文檔編號(hào)H01L21/82GK101494196SQ200910045929
公開日2009年7月29日 申請(qǐng)日期2009年1月22日 優(yōu)先權(quán)日2009年1月22日
發(fā)明者馮高明, 波 劉, 宋志棠, 封松林, 旻 鐘 申請(qǐng)人:中國(guó)科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所