專利名稱：非易失性半導體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到一種具有反熔絲型的存儲單元的非易失性半導體存 儲裝置。
背景技術(shù)：
面向數(shù)字家電、移動電話的LSI (Large Scale Integration:大規(guī)模 集成電路)中的安全代碼的存儲，LCD (Liquid Crystal Display:液晶 顯示器)驅(qū)動器中的色調(diào)調(diào)整參數(shù)、溫度補償型水晶振蕩器(TCXO: temperature compensated crystal oscillator: 晶體振蕩器)的控帝!]的溫度 參數(shù)等的微調(diào)等中，越來越需要小容量的非易失性ROM。非易失性 ROM很多情況下由SIP( System in Package:系統(tǒng)級封裝)搭載EEPROM (Electronically Erasable and Programmable Read Only Memory: 電可擦
除可編程存儲器)的其他芯片。最近公開了如下技術(shù)通過無追加工
序的標準CMOS (Complementary Metal Oxide Semiconductor: 互補金
屬氧化物半導體)處理，可形成非易失性ROM。例如，專利文獻1、 2， 非專利文獻1等公開了反熔絲型存儲器。
在反熔絲型存儲器中，例如如圖8所示，具有選擇晶體管108， 其在P型半導體基板lOl的通道兩側(cè)形成N+型的源極/漏極擴散層(區(qū) 域)103，且在通道上通過厚柵極絕緣膜104形成柵極電極106。在與 選擇晶體管108相鄰的區(qū)域中，具有反熔絲109,其在與源極/漏極擴 散層103中的一方連接的熔絲下部電極擴散層127和半導體基板101 上形成的元件分離區(qū)域102之間的半導體基板101上，通過比厚柵極 絕緣膜104薄的薄柵極絕緣膜105，形成由聚硅構(gòu)成的熔絲上部電極 107。選擇晶體管108的另一方的源極/漏極擴散層103通過層間絕緣膜 111上形成的下孔中埋入的位接觸器110，與位線BL電連接。柵極電
9極106與字線WR電連接。熔絲上部電極107與板線WP電連接。
這種反熔絲存儲單元的寫入動作通過破壞反熔絲109的薄柵極絕 緣膜105進行。此時，向作為非熔絲109的下部電極的N+的熔絲下 部電極擴散層127施加高的正電位以破壞薄柵極絕緣膜105時，雪崩、 光帶間的通道等熱載體注入到薄柵極絕緣膜105的同時，導致絕緣破 壞，因此破壞時間不穩(wěn)定，易產(chǎn)生波動，可靠性不佳。因此在寫入動 作中，設(shè)定施加電位，使其可抑制薄柵極絕緣膜105破壞時來自源極/ 漏極擴散層103附近的熱載體的生成。
例如，在寫入動作中，如圖9所示選擇/非選擇存儲單元時，在選 擇存儲單元113中，使選擇板線WP1的電位Vwpl為高的正破壞電位 VPP，使選擇字線WR1的電位Vwrl為VPP/2，使選擇位線BL1的電 位Vbll為Ov，從而不向熔絲下部電極擴散層127施加電位地破壞薄柵 極絕緣膜105。在非選擇存儲單元114中，使非選擇位線BL2的電位 Vbl2為VPP/2，不產(chǎn)生反熔絲的柵極破壞地施加抑制電位。
在讀出動作中，在選擇存儲單元113的反熔絲中流動的電流與寫 入動作方向相同，這一點在可靠性上很重要，但為了使電子從反熔絲 的上部電極通過下部電極選擇晶體管流入到位線，使選擇板線WP1的 電位Vwpl為10部的電源電位VddIO，選擇晶體管的選擇字線WR1 的電位Vwrl為電源電位Vdd，選擇位線BL1的電位Vbll為0V，非選 擇位線BL2的電位Vbl2為與選擇字線WR1相同的Vdd，從而進行選 擇存儲單元113的讀出。
專利文獻l:美國專利第6798693號說明書 專利文獻2:日本特開2001-308283號公報
非專利文獻1: Bernard Aroson (Kilopass) ， " A Novel embedded OTP NVM Using Standard Foundry CMOS Logic Technology"， IEDM206 (國際電子設(shè)備會議International Electron Devices Meeting)，美國，美國電氣/電子通信學會(IEEE) ， 2006年第24頁
但是，在現(xiàn)有例(參照圖8 10)中，在寫入動作中，需要VPP、 VPP/W、 Ov三種電位，在讀出動作中，需要VddIO、 Vdd、 Ov三種， 在單元動作中共計需要五種電位，存在周邊控制電路變得復雜，電路 規(guī)模過大的問題
發(fā)明內(nèi)容
本發(fā)明的主要課題是提供一種非易失性半導體存儲裝置，其 具有動作電位種類(電平的個數(shù))少、可減小周邊電路的電路規(guī)模的 存儲單元。
在本發(fā)明的第1視點中，提供一種非易失性半導體存儲裝置，具
有反熔絲型的存儲單元，其特征在于，具有選擇晶體管，其在半導 體基板的通道兩側(cè)具有形成源極/漏極(區(qū)域)，并且在上述通道上， 通過第1柵極絕緣膜而具有柵極電極；元件分離區(qū)域，形成在與上述 選擇晶體管相鄰的區(qū)域的上述半導體基板上；反熔絲，具有在上述半 導體基板上形成的下部電極，并且與上述元件分離區(qū)域相鄰，且在上 述元件分離區(qū)域和上述下部電極之間的區(qū)域的上述半導體基板上，通 過第2柵極絕緣膜而具有上部電極；以及連接接觸器，電連接上述源 極/漏極區(qū)域中的一方和上述上部電極之間，并且與上述源極/漏極區(qū)域 中的一方及上述上部電極接觸。
在本發(fā)明的第2視點中，提供一種非易失性半導體存儲裝置，具 有反熔絲型的存儲單元，其特征在于，具有反熔絲；選擇晶體管， 與上述反熔絲的一端電連接；以及控制器，其進行如下控制進行寫 入動作時，從上述選擇晶體管一側(cè)向上述反熔絲的上述一端施加可破 壞上述反熔絲的電位。
在本發(fā)明的第3視點中，提供一種非易失性半導體存儲裝置，具 有反熔絲型的存儲單元，其特征在于，具有多個存儲單元，選擇晶體管的源極/漏極區(qū)域中的一方和反熔絲的上部電極通過連接接觸器連接，并且成行列地配置；多個字線，與行方向的各上述選擇晶體管的柵極電極電連接；多個位線，與列方向的各上述選擇晶體管的源極/漏極區(qū)域的另一方電連接；以及源極線，至少在相鄰的單元之間與上述反熔絲的下部電極電連接。
根據(jù)本發(fā)明，寫入動作時，無需向非選擇的位線、字線施加抑制破壞的電位，存儲單元動作控制中不需要抑制電位，動作電位種類少，動作簡單，因此周邊電路的電路規(guī)?？勺冃 ?br>
圖1是表示本發(fā)明的實施例1涉及的非易失性半導體存儲裝置中的存儲單元的構(gòu)成的部分截面示意圖。
圖2是表示本發(fā)明的實施例1涉及的非易失性半導體存儲裝置的構(gòu)成的示意電路圖。
圖3是表示本發(fā)明的實施例1涉及的非易失性半導體存儲裝置的各布線寫入時及讀出時的電位的表。
圖4是表示本發(fā)明的實施例2涉及的非易失性半導體存儲裝置中的存儲單元的構(gòu)成的部分截面示意圖。
圖5是表示本發(fā)明的實施例2涉及的非易失性半導體存儲裝置的構(gòu)成的示意電路圖。
圖6是表示本發(fā)明的實施例2涉及的非易失性半導體存儲裝置的各布線寫入時及讀出時的電位的表。
圖7是表示本發(fā)明的實施例3涉及的非易失性半導體存儲裝置的電路構(gòu)成的示意圖。
圖8是為了說明現(xiàn)有例涉及的非易失性半導體存儲裝置中的存儲單元的構(gòu)成的部分截面示意圖。
圖9是為了說明現(xiàn)有例涉及的非易失性半導體存儲裝置的構(gòu)成的示意電路圖。
圖10是表示現(xiàn)有例涉及的非易失性半導體存儲裝置的各布線寫
12說明書第5/20頁
入時及讀出時的電位的一例的表。
圖11是表示本發(fā)明的實施例4涉及的非易失性半導體存儲裝置中的存儲單元的構(gòu)成的、圖12的X-X'之間的截面示意圖。
圖12是表示本發(fā)明的實施例4涉及的非易失性半導體存儲裝置中的存儲單元的構(gòu)成的部分示意平面圖。
圖13是表示本發(fā)明的實施例5涉及的非易失性存儲裝置中的存儲單元的構(gòu)成的部分示意截面圖。
圖14是表示本發(fā)明的實施例5涉及的非易失性存儲裝置的構(gòu)成的示意電路圖。
圖15是表示本發(fā)明的實施例5涉及的非易失性半導體存儲裝置的各布線寫入時及讀出時的電位的表。
圖16是表示本發(fā)明的實施例6涉及的非易失性半導體存儲裝置中的存儲單元的構(gòu)成的部分示意截面圖。
圖17是表示本發(fā)明的實施例6涉及的非易失性半導體存儲裝置的構(gòu)成的示意電路圖。
圖18是表示本發(fā)明的實施例6涉及的非易失性半導體存儲裝置的各布線寫入時及讀出時的電位的表。
圖19是表示本發(fā)明的實施例7涉及的非易失性半導體存儲裝置的構(gòu)成的示意電路圖。
圖20是表示本發(fā)明的實施例7涉及的非易失性半導體存儲裝置的各布線寫入時及讀出時的電位的表。
圖21是表示本發(fā)明的實施例8涉及的非易失性半導體存儲裝置的構(gòu)成的示意電路圖。
圖22是表示本發(fā)明的實施例8涉及的非易失性半導體存儲裝置的各布線寫入時及讀出時的電位的表。
圖23是表示本發(fā)明的實施例1涉及的非易失性半導體存儲裝置中的存儲單元的構(gòu)成的變形例(變形例l)的部分示意截面圖。
圖24是表示存儲單元的反熔絲中的寫入后的導通處的水平距離和電流量的關(guān)系的示意圖表。
圖25是表示本發(fā)明的實施例4涉及的非易失性半導體存儲裝置中
13的存儲單元的構(gòu)成的變形例(變形例2)的部分示意截面圖。
圖26是表示本發(fā)明的實施例5涉及的非易失性半導體存儲裝置中
的存儲單元的構(gòu)成的變形例(變形例3)的部分示意截面圖。
圖27是表示本發(fā)明的實施例6涉及的非易失性半導體存儲裝置中的存儲單元的構(gòu)成的變形例(變形例4)的部分示意截面圖。
具體實施例方式
在本發(fā)明涉及的非易失性半導體存儲裝置中具有選擇晶體管(圖
1的8)，其在半導體基板(圖1的1)的通道兩側(cè)具有源極及漏極(源極/漏極區(qū)域的一方及另一方)(圖1的3)，并且在上述通道上，通過第1柵極絕緣膜(圖1的4)而具有柵極電極(圖1的6);元件分離區(qū)域(圖1的2)，形成在與上述選擇晶體管(圖1的8)相鄰的區(qū)域的上述半導體基板(圖1的1)上；反熔絲(圖1的9)，與上述元件分離區(qū)域(圖1的2)相鄰，并且在上述半導體基板(圖1的1)上形成下部電極(圖1的27)，在上述元件分離區(qū)域(圖1的2)和上述下部電極(圖1的27)之間的區(qū)域的上述半導體基板(圖1的1)上，通過第2柵極絕緣膜(圖1的5)而具有上部電極(圖1的7);連接接觸器(圖1的28)，電連接上述源極(源極/漏極區(qū)域中的一方)(圖1的3)和上述上部電極(圖1的7)之間，并且與上述源極(圖1的3)及上述上部電極(圖1的7)接觸。
(實施例1)
參照
本發(fā)明的實施例1涉及的非易失性半導體存儲裝置。圖1是表示本發(fā)明的實施例1涉及的非易失性半導體存儲裝置中的存儲單元的構(gòu)成的部分截面示意圖。
在實施例1涉及的非易失性半導體存儲裝置的存儲單元中，具有選擇晶體管8和反熔絲9。
在選擇晶體管8中，在P型半導體基板1的通道兩側(cè)形成N+型的源極/漏極擴散層(源極/漏極區(qū)域)3，在通道上通過厚柵極絕緣膜4
形成柵極電極6。 一方的源極/漏極擴散層3通過層間絕緣膜11上形成的下孔中埋入的連接接觸器28，與反熔絲9的熔絲上部電極7電連接。另一方的源極/漏極擴散層3通過層間絕緣膜ll上形成的下孔中埋入的位接觸器IO，與位線BL電連接。柵極電極6與字線WR電連接。
反熔絲9是對薄柵極絕緣膜5進行絕緣破壞，使半導體基板1和熔絲上部電極7之間短路，并可進行寫入的存儲節(jié)。反熔絲9形成在以下區(qū)域在與選擇晶體管8的一方的源極/漏極擴散層3相鄰的區(qū)域的半導體基板1上形成的STI (Shallow Trench Isolation:淺槽隔離)型元件分離區(qū)域2所相鄰的區(qū)域上。在反熔絲9中，是MOS晶體管構(gòu)造，在半導體基板1上形成的N+型熔絲下部電極擴散層27和元件分離區(qū)域2之間的區(qū)域的半導體基板1上，通過比厚柵極絕緣膜4薄的薄柵極絕緣膜5，形成由聚硅構(gòu)成的熔絲上部電極7。熔絲上部電極7(反熔絲的一端)通過層間絕緣膜11上形成的下孔中埋入的連接接觸器28,與選擇晶體管8的一方的源極/漏極擴散層3電連接。熔絲下部電極擴散層27 (反熔絲的另一端)與通用源極線SOURCE電連接。此外，熔絲上部電極7下的薄柵極絕緣膜5在元件分離區(qū)域2上可以與厚柵極絕緣膜4為相同的膜厚。
連接接觸器28是在選擇晶體管8及反熔絲9上成膜的層間絕緣膜11上形成的下孔(包括源極/漏極擴散層3的一部分和熔絲上部電極7的一部分的一個開口部)中埋入的導電體(例如鎢)。連接接觸器28從一方的源極/漏極擴散層3的表面的一部分開始到熔絲上部電極7的表面的一部分為止連續(xù)配置，以跨過選擇晶體管8的一方的源極/漏極擴散層3及反熔絲9的熔絲上部電極7，并與一方的源極/漏極擴散層3及熔絲上部電極7分別接觸。
此外，反熔絲9的熔絲下部電極擴散層27在此是N+型的雜質(zhì)擴散到P型半導體基板1上的構(gòu)件，但也可是P型半導體基板1上的P
15+型雜質(zhì)擴散后的構(gòu)件。熔絲下部電極擴散層27如果是在P型半導體基板1上的P+型雜質(zhì)擴散的構(gòu)件，則具有可降低反熔絲部的電阻的優(yōu)點。并且，這里假設(shè)選擇晶體管8是N通道型的存儲單元來進行說明，但P通道型也是一樣的。
反熔絲9優(yōu)選使上部電極7和下部電極27分離(在圖的橫向(水平方向)上分離)(參照圖23)。艮卩，下部電極27相對上部電極7，優(yōu)選水平位置關(guān)系不重復。該構(gòu)造易于通過以下方法實現(xiàn)在標準的CMOS制造工藝中，對LDD (lightly doped drain:輕摻雜滲漏)注入或伸縮注入進行掩模抑制，從而使上部電極7和下部電極27僅分離側(cè)壁16的寬X。通過這一構(gòu)造，可抑制讀出電流的波動。對基板表面的電極27的會合("\ 乂夕'〉3 > )位置和寫入后形成的導通處的水平
距離(在最接近下部電極27處導通時，等于圖23的距離X)、與在寫入后的上部電極7和下部電極27之間流動的電流量(Icell)的關(guān)系進行調(diào)查，則如圖24所示。可知當距離X過小時，Icell極度增加。因此為了實現(xiàn)穩(wěn)定的Icell，優(yōu)選距離X的值為10nm以上。另一方面，當距離X過大時會變?yōu)槲灰凭w管，所以存在Icell明顯減少的問題。因此距離X的值優(yōu)選形成為10nm 50nm。
圖1所示的存儲單元(組)如圖2所示，其構(gòu)成是選擇晶體管和反熔絲串聯(lián)連接。存儲單元排列為行列，行方向的各存儲單元的柵極電極與字線WR1、 WR2連接，列方向的各存儲單元的另一方的源極/漏極擴散層與位線BL1、 BL2連接，各存儲單元的熔絲的另一端與通用源極線SOURCE電連接。
此外，實施例l涉及的非易失性半導體存儲裝置可通過標準CMOS工藝制造。例如，在半導體基板1上形成元件分離區(qū)域2，之后通過使半導體基板1表面熱氧化形成熱氧化膜，之后對形成厚柵極絕緣膜4的區(qū)域的熱氧化膜進行蝕刻去除，之后通過對半導體基板1表面進行熱氧化，形成厚的及薄的熱氧化膜，之后使聚硅成膜，并通過蝕刻形成柵極電極6及厚柵極絕緣膜4、和熔絲上部電極7及薄柵極絕緣膜5，之后通過導入雜質(zhì)形成源極/漏極擴散層3及熔絲下部電極擴散層27，之后使層間絕緣膜11成膜，之后形成用于形成位接觸器IO及連接接觸器28的下孔，之后通過在下孔中埋入位接觸器10及連接接觸器28，制成圖1所示的存儲單元。
接著參照
本發(fā)明的實施例1涉及的非易失性半導體存儲裝置的動作。圖2是表示本發(fā)明的實施例1涉及的非易失性半導體存儲裝置的構(gòu)成的示意電路圖。圖3是表示本發(fā)明的實施例1涉及的非易失性半導體存儲裝置的各布線寫入時及讀出時的電位的表。
在寫入動作中，使半導體基板(圖1的1)及與熔絲下部電極擴散層(圖1的27)連接的通用源極線SOURCE為接地電位，向選擇位線BL1、及選擇字線WR1施加寫入電位VPP (正的高電位)。這樣一來，僅向選擇存儲單元13的反熔絲(圖1的9)的熔絲上部電極(圖1的7)施加破壞電位，破壞反熔絲(圖1的9)的薄柵極絕緣膜(圖l的5) 。 S卩，從選擇晶體管一側(cè)向反熔絲的一端施加可破壞反熔絲的電位。
在讀出動作中，使半導體基板(圖1的1)及與熔絲下部電極擴散層(圖1的27)連接的通用源極線SOURCE為接地電位，向選擇字線WR1、及選擇位線BL1施加10電位VddIO。這樣一來，只要反熔絲(圖1的9)的薄柵極絕緣膜(圖1的5)被破壞時就導通，如未被破壞就非導通，可讀出已寫入到存儲單元的數(shù)據(jù)。
并且，各布線的電位控制由未圖示的控制器進行。這里的寫入動作中，使半導體基板(圖1的1)及熔絲下部電極擴散層(圖1的27)為接地電位，使選擇晶體管(圖1的8)的漏極(圖1的3)和柵極電極(圖1的6)為正的高電位，但也可使半導體基板(圖1的1)及熔絲下部電極擴散層(圖1的27)為正的高電位，使選擇晶體管(圖1的8)的漏極(圖1的3)和柵極電極(圖1的6)為接地電位。
根據(jù)實施例1，存儲單元的動作控制不需要抑制電位，動作電位種類少，動作簡單，因此周邊電路的電路規(guī)模小，可獲得微尺寸小、
小芯片尺寸的低成本裝置。并且，對反熔絲9的薄柵極絕緣膜5進行
絕緣破壞而寫入時，具有以下效果絕緣破壞切實進行，破壞后沒有
電阻變化，可獲得可靠性強的非易失性半導體存儲裝置。即，通過選
擇晶體管8傳送到反熔絲9的寫入電位施加到熔絲上部電極7，因此可通過FN通道電流產(chǎn)生選擇存儲單元13的反熔點9的薄柵極絕緣膜5的破壞，可抑制因聚硅端部附近的熔絲下部電極擴散層27 —側(cè)產(chǎn)生的雪崩制服、光帶間的通道產(chǎn)生的熱載體導致的柵極破壞。進一步，在標準CMOS工藝中沒有追加工藝，可降低制造成本地來形成。
(實施例2)
參照
本發(fā)明的實施例2涉及的非易失性半導體存儲裝置。圖4是表示本發(fā)明的實施例2涉及的非易失性半導體存儲裝置中的存儲單元的構(gòu)成的部分截面示意圖。
實施例2涉及的非易失性半導體存儲裝置中，在一方的源極/漏極擴散層3和與熔絲上部電極7連接的連接接觸器28a上的層間絕緣膜11中，形成有從下層一側(cè)開始依次層積電容下部電極32、電容絕緣膜33、電容上部電極34而成的電容31。電容下部電極32通過連接接觸器28b與連接接觸器28a電連接。電容上部電極34通過連接接觸器28c與電容板線CAP電連接。其他基本構(gòu)成(選擇晶體管8、反熔絲9)和實施例1相同。并且，圖4所示的存儲單元如圖5所示，是選擇晶體管和反熔絲串聯(lián)連接的構(gòu)成。存儲單元排列為行列，行方向的各存儲單元的柵極電極與字線WR1、 WR2連接，列方向的各存儲單元的另一方的源極/漏極擴散層與位線BL1、 BL2連接，各存儲單元的熔絲的一端與通用源極線SOURCE連接，各存儲單元的電容上部電極與通用的電容板線CAP連接。接著參照
本發(fā)明的實施例2涉及的非易性半導體存儲裝置的動作。圖5是表示本發(fā)明的實施例2涉及的非易失性半導體存儲
裝置的構(gòu)成的示意電路圖。圖6是表示本發(fā)明的實施例2涉及的非易
失性半導體存儲裝置的各布線寫入時及讀出時的電位的表。
在寫入動作中，使半導體基板(圖4的1)及與熔絲下部電極擴散層(圖4的27)連接的通用源極線SOURCE為接地電位，向選擇位線BL1施加VPP/2，向選擇字線WR1施加VPP，對熔絲上部電極(圖4的7)的節(jié)充電后，降低選擇字線WR1和選擇位線BL1的電位，向與電容上部電極(圖4的34)連接的電容板線CAP施加VPP/2的寫入電位，將與電容下部電極(圖4的32)連接的熔絲上部電極(圖4的7)的電位升壓到該VPP左右，破壞熔絲上部電極(圖4的7)下的薄柵極絕緣膜(圖4的5)。
讀出動作和實施例l相同，因此省略說明。
根據(jù)實施例2，反熔絲9的薄柵極絕緣膜5的破壞通過電容31產(chǎn)生的升壓電位進行，因此不會有過剩電流流動，具有可降低寫入時的耗電的優(yōu)點。并且，電容31形成在反熔絲9的上部，因此不用增加存儲單元面積即可形成。
(實施例3)
參照
本發(fā)明的實施例3涉及的非易失性半導體存儲裝置。圖7是表示本發(fā)明的實施例3涉及的非易失性半導體存儲裝置的電路構(gòu)成的示意圖。
實施例3涉及的非易失性半導體存儲裝置具有存儲單元組40、控制電路50、模式設(shè)定電路60。
19存儲單元組40具有實施例1的選擇晶體管(圖1的8)和反熔絲
(圖1的9)串聯(lián)的存儲單元40a、 40b、 ...、 40n。存儲單元組40通過多個存儲單元40a、40b、 ...、40n存儲一個信息。各存儲單元40a、40b、…、40n的位線(圖1的BL)分別與控制電路50的第1選擇電路51及第2選擇電路52電連接。
控制電路50根據(jù)來自存儲單元組40的各存儲單元40a、 40b、...、40n的信號控制存儲信息的輸出?？刂齐娐?0根據(jù)來自模式設(shè)定電路60的控制信號，控制存儲信息的輸出?？刂齐娐?0具有第l選擇電路51、第2選擇電路52、第3選擇電路53、 AND電路54、 OR電路55。
第1選擇電路51根據(jù)來自模式設(shè)定電路60的控制信號，控制各存儲單元40a、 40b、 ...、 40n和AND電路54之間的各布線的開關(guān)。第1選擇電路51在A信號輸入到模式設(shè)定電路60時，使各布線為ON狀態(tài)，在B信號輸入到模式設(shè)定電路60時，使各布線為OFF狀態(tài)。
第2選擇電路根據(jù)來自模式設(shè)定電路60的控制信號，控制各存儲單元40a、 40b、 ...、 40n和OR電路55之間的各布線的開關(guān)。第2選擇電路52在A信號輸入到模式設(shè)定電路60時，使各布線為OFF狀態(tài)，在B信號輸入到模式設(shè)定電路60時，使各布線為ON狀態(tài)。
第3選擇電路53根據(jù)來自模式設(shè)定電路60的控制信號進行控制，選擇來自AND電路54及OR電路55中的一方的信息并輸出。第3選擇電路53在A信號輸入到模式設(shè)定電路60時，輸出來自AND電路54的信息，在B信號輸入到模式設(shè)定電路60時，輸出來自O(shè)R電路55的信息。
AND電路54在從存儲單元組40的各存儲單元40a、 40b、 ...、 40n通過第1選擇電路51輸入的信號全部為1 (圖1的反熔絲9導通)時，向第3選擇電路53作為存儲信息輸出1，這以外的情況下，向第3選
擇電路53作為存儲信息輸出0。
OR電路55在從存儲單元組40的各存儲單元40a、 40b、…、40n通過第2選擇電路52輸入的信號的任意一個或全部為1 (圖1的反熔絲9導通)時，向第3選擇電路53作為存儲信息輸出1，這以外的情況下，向第3選擇電路53作為存儲信息輸出0。
模式設(shè)定電路60對控制電路50的動作模式進行控制。模式設(shè)定電路60在A信號輸入時，進行如下控制，輸出控制信號，使第l選擇電路51為ON狀態(tài)，并且使第2選擇電路52為OFF狀態(tài)，使第3選擇電路53選擇AND電路54 —側(cè)。模式設(shè)定電路60在B信號輸入時，進行如下控制，輸出控制信號，使第l選擇電路51為OFF狀態(tài)，并且使第2選擇電路52為ON狀態(tài)，使第3選擇電路53選擇OR電路55一側(cè)。
說明非易失性半導體存儲裝置的動作的 一 例。
在出廠前將A信號輸入到模式設(shè)定電路60時，來自存儲單元組40的各存儲單元40a、 40b、 ...、 40n的信號通過第1選擇電路51輸入到AND電路54，如果各信號全部為1，則從AND電路54通過第3選擇電路53作為存儲信息輸出1。
出廠時將B信號輸入到模式設(shè)定電路60時，來自存儲單元組40的各存儲單元40a、 40b、…、40n的信號通過第2選擇電路52輸入到OR電路55，如果各信號的任意一個或全部為1，則從OR電路55通過第3選擇電路53作為存儲信息輸出1。
根據(jù)實施例3，例如使反熔絲(圖1的9)是否合格的判斷標準在出廠后比出廠前寬松，對于存儲單元40a、 40b、…、40n的寫入后的反
21熔絲(圖1的9)的電阻變動等的經(jīng)時/經(jīng)應(yīng)變變化，可降低出廠后因反熔絲(圖1的9)造成不良的概率。
(實施例4)
參照
本發(fā)明的實施例4涉及的非易失性半導體存儲裝置。圖11表示本發(fā)明的實施例4涉及的非易失性半導體存儲裝置中的存儲單元的構(gòu)成的、圖12的X-X'之間的截面示意圖。圖12是表示本發(fā)明的實施例4涉及的非易失性半導體存儲裝置中的存儲單元的構(gòu)成的部分示意平面圖。
在實施例1 (參照圖1)涉及的非易失性半導體存儲裝置中，連接接觸器(圖1的28)形成在選擇晶體管(圖1的8)及反熔絲(圖1的9)上成膜的層間絕緣膜(圖1的11)上，并且形成在含有源極/漏極擴散層(圖1的3)的一部分和熔絲上部電極(圖1的7)的一部分的一個開口部內(nèi)。另一方面，在實施例4涉及的非易失性半導體存儲裝置中，連接接觸器由以下構(gòu)成連接接觸器61a，形成在選擇晶體管8及反熔絲9上成膜的層間絕緣膜11上，并且形成在含有源極/漏極擴散層3的一部分的第1開口部內(nèi)；連接接觸器61b，形成在層間絕緣膜11上，并且形成在含有熔絲上部電極7的一部分的第2開口部內(nèi)；以及金屬布線62，電連接連接接觸器61a和連接接觸器61b。在反熔絲9中，是MOS半晶體管構(gòu)造，在熔絲下部電極擴散層27和元件分離區(qū)域2之間的區(qū)域的半導體基板1或熔絲下部電極擴散層27的一部分上，通過薄柵極絕緣膜5形成由聚硅構(gòu)成的熔絲上部電極7。此外，其他構(gòu)造及動作和實施例1相同。
此外，反熔絲9優(yōu)選使上部電極7和下部電極27分離(參照圖25)。具體和實施例1 一樣。
根據(jù)實施例4，使用二個連接接觸器61a、 61b及金屬布線62電連接源極/漏極擴散層3和熔絲上部電極7，因此和使用實施例1的一個連接接觸器時相比，不使用變形接觸器，因此具有容易制造的優(yōu)點。(實施例5)
參照
本發(fā)明的實施例5涉及的非易失性半導體存儲裝
置。圖13是表示本發(fā)明的實施例5涉及的非易失性存儲裝置中的存儲
單元的構(gòu)成的部分示意截面圖。
在實施例5涉及的非易失性半導體存儲裝置中，選擇晶體管8是N通道型，在半導體基板(未圖示)上形成的P阱la上構(gòu)成，反熔絲9是P通道型，在半導體基板(未圖示)上形成的N阱lb上構(gòu)成。其他構(gòu)造和實施例4相同。
并且，反熔絲9優(yōu)選使上部電極7和下部電極27分離(參照圖26)。具體和實施例1相同。
此外，圖13所示的存儲單元(組)如圖14所示，是選擇晶體管和反熔絲串聯(lián)的構(gòu)造。存儲單元排列成行列，行方向的各存儲單元的柵極電極與字線WR1、 WR2連接，列方向的各存儲單元的另一方的源極/漏極擴散層與位線BL1、 BL2連接，各存儲單元的反熔絲的另一端與通用源極線SOURCE電連接。選擇晶體管部的N阱lb沿著字線WR1、WR2在行方向上配置。反熔絲部的P阱la配置在N阱lb之間。選擇晶體管部的各N阱lb在單元陣列整體上共同電連接。反熔絲部的各P阱la在單元陣列整體上共同電連接。通用源極線SOURCE在單元陣列整體上也共同電連接。
接著參照
本發(fā)明的實施例5涉及的非易失性半導體存儲裝置的動作。圖14是表示本發(fā)明的實施例5涉及的非易失性存儲裝置的構(gòu)成的示意電路圖。圖15是表示本發(fā)明的實施例5涉及的非易失性半導體存儲裝置的各布線寫入時及讀出時的電位的表。在讀入動作中，使P阱la及N阱lb為接地電位，使通用源極線 SOURCE為負的寫入電位—VPP，使選擇位線BL1和選擇字線WR1為 正的寫入電位VPP，從而通過來自熔絲下部電極擴散層(圖13的27) 和熔絲上部電極(圖13的7)的正負的寫入電位十/一VPP (電位差)， 破壞反熔絲(圖13的9)的薄柵極絕緣膜(圖13的5)。
在讀出動作中，使P阱la、 N阱lb、及通用源極線SOURCE為 接地電位，向選擇字線WR1和選擇位線BL1施加10電位VddIO來進
行。反熔絲(圖13的9)的薄柵極絕緣膜(圖13的5)被破壞時則導 通，如未被破壞就非導通，從而可讀出已寫入到存儲單元的數(shù)據(jù)。
此外，各布線的電位控制通過未圖示的控制器進行。
根據(jù)實施例5，將正負的寫入電位十/一VPP施加到反熔絲并進行 寫入，因此具有可使寫入電位為低絕對值電位的優(yōu)點。
(實施例6)
參照
本發(fā)明的實施例6涉及的非易失性半導體存儲裝 置。圖16是表示本發(fā)明的實施例6涉及的非易失性半導體存儲裝置中 的存儲單元的構(gòu)成的部分示意截面圖。
在實施例6涉及的非易失性半導體存儲裝置中，選擇晶體管8是 P通道型，在半導體基板(未圖示)上形成的N阱lb上構(gòu)成，反熔絲 9是N通道型，在半導體基板(未圖示)上形成的P阱la上構(gòu)成。其 他構(gòu)造和實施例4相同。
此外，反熔絲9優(yōu)選使上部電極7和下部電極27分離(參照圖 27)。具體和實施例1相同。
此外，圖16所示的存儲單元(組)如圖17所示，是選擇晶體管和反熔絲串聯(lián)的構(gòu)造。存儲單元排列成行列，行方向的各存儲單元的
柵極電極與字線WR1、 WR2連接，列方向的各存儲單元的另一方的源 極/漏極擴散層與位線BL1、 BL2連接，各存儲單元的反熔絲的另一端 與通用源極線SOURCE電連接。選擇晶體管部的N阱lb沿著字線 WR1、 WR2在行方向上配置。反熔絲部的P阱la配置在N阱lb之間。 選擇晶體管部的各N阱lb和反熔絲部的各P阱la分別在單元陣列整 體上共同電連接，與熔絲下部電極(圖16的27)電連接的通用源極線 SOURCE也在單元陣列整體上共同電連接。
接著參照
本發(fā)明的實施例6涉及的非易失性半導體存儲 裝置的動作。圖17是表示本發(fā)明的實施例6涉及的非易失性半導體存 儲裝置的構(gòu)成的示意電路圖。圖18是表示本發(fā)明的實施例6涉及的非 易失性半導體存儲裝置的各布線寫入時及讀出時的電位的表。
在寫入動作中，使P阱la及通用源極線SOURCE為接地電位， 使選擇位線BL1、選擇字線WR1、及N阱(圖16的lb)為寫入電位 VPP (正的電位)，從而破壞反熔絲(圖16的9)的薄柵極絕緣膜(圖 16的5)。
在讀出動作中，使P阱la及通用源極線SOURCE為接地電位， 向選擇字線WR1、選擇位線BL1、及N阱lb施加IO電位VddIO來進 行。反熔絲(圖16的9)的薄柵極絕緣膜(圖16的5)被破壞則導通， 未被破壞則非導通，從而可讀出已寫入到存儲單元的數(shù)據(jù)。
此外，各布線的電位控制通過未圖示的控制器進行。
根據(jù)實施例6，通過使選擇晶體管8為P通道型，可抑制寫入電 位VPP的Vt下降(閾值電位下降)，可將施加到漏極(選擇位線BL) 的寫入電位VPP直接施加到熔絲上部電極7，因此具有最終可使寫入 電位VPP低電壓化的優(yōu)點。此外，如實施例5所示，當選擇晶體管(圖
2516的8)為N通道型時，從施加到漏極(選擇位線BL)的寫入電位 VPP下降了閾值大小的電位而得到的電位施加到熔絲上部電極(圖16 的7)。
(實施例7)
參照
本發(fā)明的實施例7涉及的非易失性半導體存儲裝 置。圖19是表示本發(fā)明的實施例7涉及的非易失性半導體存儲裝置的 構(gòu)成的示意電路圖。圖20是表示本發(fā)明的實施例7涉及的非易失性半 導體存儲裝置的各布線寫入時及讀出時的電位的表。
實施例7涉及的非易失性半導體存儲裝置在實施例6 (參照圖17) 的列方向上增加了存儲單元。
實施例7涉及的非易失性半導體存儲裝置與實施例6 (參照圖16) 在以下方面相同選擇晶體管為P通道型，在半導體基板(未圖示) 上形成的N阱lb上構(gòu)成，反熔絲為N通道型，半導體基板(未圖示) 上形成的P阱la上構(gòu)成。由選擇晶體管和反熔絲構(gòu)成的存儲單元(組) 如圖19所示，是選擇晶體管和反熔絲串聯(lián)的構(gòu)造。存儲單元排列成行 列，行方向的各存儲單元的柵極電極與字線WR1、 WR2、 WR3連接，
列方向的各存儲單元的一方的源極/漏極擴散層(源極/漏極區(qū)域)與位 線BL1、 BL2連接。第1行和第2行的存儲單元的熔絲下部電極(圖 16的27)與源極線SOURCE (1、 2)電連接。第3行和第4行的存儲 單元的熔絲下部電極(圖16的27)與源極線SOURCE (3、 4)電連接。 未圖示的第n行和第n+l行存儲單元的熔絲下部電極(圖16的27) 與源極線SOURCE (n、 n+l)電連接。選擇晶體管部的N阱lb沿著字 線WR1、 WR2配置在行方向上。反熔絲部的P阱la配置在N阱lb 之間。選擇晶體管部的各N阱lb在單元陣列整體上共同電連接。反熔 絲部的各P阱la在單元陣列整體上共同電連接。
在寫入動作中，使P阱la及源極線SOURCE (1、 2)為接地電位，使源極線SOURCE (3、 4)浮游(open)，使選擇位線BL1、非選擇 字線WR2、 WR3、及N阱lb為寫入電位VPP (正電位)，從而破壞 反熔絲(圖16的9)的薄柵極絕緣膜(圖16的5)。
在讀出動作中，使P阱la、源極線SOURCE (1、 2) 、 SOURCE (3、 4)為接地電位，向選擇位線BL1、非選擇字線WR2、 WR3、及 N阱lb施加IO電位VddIO并進行。反熔絲的薄柵極絕緣膜(圖16的 5)被破壞則導通，未被破壞則非導通，從而可讀出已寫入到存儲單元 的數(shù)據(jù)。
此外，各布線的電位控制通過未圖示的控制器進行。
根據(jù)實施例7，以二條字線分離源極線，寫入時僅使與選擇單元 連接的源極線接地，另一個源極線為浮游狀態(tài)，具有源極施加到浮游 狀態(tài)的非選擇單元的反熔絲的寫入干擾大幅緩和的優(yōu)點。此外，在實 施例7中，選擇晶體管的N阱在單元陣列中通用，寫入時，向非選擇 全部單元的N阱也施加VPP，因此非選擇單元的反熔絲上部電極的節(jié) 點電位浮起，與接地的通用源極的下部電極之間的電位會受到施加到 反熔絲絕緣膜的寫入干擾。
(實施例8)
參照
本發(fā)明的實施例8涉及的非易失性半導體存儲裝 置。圖21是表示本發(fā)明的實施例8涉及的非易失性半導體存儲裝置的 構(gòu)成的示意電路圖。圖22是表示本發(fā)明的實施例8涉及的非易失性半 導體存儲裝置的各布線寫入時及讀出時的電位的表。
實施例8涉及的非易失性半導體存儲裝置和實施例6 (參照圖16) 不同，不是使行方向上延伸的P阱la、 N阱lb交互配置，而是使在列 方向上延伸的P阱la、 N阱lb交互配置。實施例8涉及的非易失性半導體存儲裝置與實施例6 (參照圖16) 在以下方面相同選擇晶體管為P通道型，在半導體基板(未圖示) 上形成的N阱lb上構(gòu)成，反熔絲為N通道型，在半導體基板(未圖示)
上形成的P阱la上構(gòu)成。由選擇晶體管和反熔絲構(gòu)成的存儲單元(組) 如圖21所示，是選擇晶體管和反熔絲串聯(lián)的構(gòu)造。存儲單元排列成行 列，行方向的各存儲單元的柵極電極與字線WR1、 WR2連接，列方向 的各存儲單元的另一方的源極/漏極擴散層與位線BL1、 BL2連接。各 存儲單元的熔絲下部電極(圖16的27)與在列方向上延伸的通用源極 線SOURCE電連接。選擇晶體管部的N阱lb沿著位線BL1、 BL2配 置在列方向上。反烙絲部的P阱la配置在N阱lb之間。選擇晶體管 部的N阱(1) lb和N阱(2) lb分別被控制電位。反熔絲部的各P 阱la在單元陣列整體上共同電連接，與熔絲下部電極(圖16的27) 電連接的通用源極線SOURCE也在單元陣列整體上共同電連接。
在寫入動作中，使N阱(2) lb、 P阱la、及通用源極線SOURCE 為接地電位，使選擇位線BL1、非選擇字線WR2、及N阱(1) lb為 寫入電位VPP (正電位)，從而破壞反熔絲的薄柵極絕緣膜(圖16的 5)。
在讀出動作中，使N阱(2) lb、 P阱la、及通用源極線SOURCE 為接地電位，向選擇位線BL1、非選擇字線WR2、及N阱(1) lb施 加IO電位VddIO來進行。反熔絲的薄柵極絕緣膜(圖16的5)被破 壞則導通，未被破壞則非導通，從而可讀出已寫入到存儲單元的數(shù)據(jù)。
根據(jù)實施例8，對于寫入時受到非選擇單元的反熔絲中施加的寫 入干擾的問題，按照各位線將N阱(1) 、 N阱(2)分離為列配置， 僅對寫入時選擇的單元列的N阱施加寫入電壓VPP，因此受到寫入干 擾的僅是同一列的單元，具有干擾時間大幅緩和的優(yōu)點。
28
權(quán)利要求
1. 一種非易失性半導體存儲裝置，其特征在于，具有選擇晶體管，其在半導體基板的通道兩側(cè)具有形成源極/漏極區(qū)域的擴散層，并且在上述通道上，通過第1柵極絕緣膜而具有柵極電極；元件分離區(qū)域，形成在與上述選擇晶體管相鄰的區(qū)域的上述半導體基板上；反熔絲，具有在上述半導體基板上形成的下部電極，并且與上述元件分離區(qū)域相鄰，且在上述元件分離區(qū)域和上述下部電極之間的區(qū)域的上述半導體基板上，通過第2柵極絕緣膜而具有上部電極；以及連接接觸器，電連接上述源極/漏極區(qū)域中的一方和上述上部電極之間，并且與上述源極/漏極區(qū)域中的一方及上述上部電極接觸。
2. 根據(jù)權(quán)利要求1所述的非易失性半導體存儲裝置，其特征在于， 上述連接接觸器形成在在上述選擇晶體管及上述反熔絲上成膜的層間 絕緣膜上，并且形成在將上述源極/漏極區(qū)域中的一方的一部分和上述 上部電極的一部分作為壁部含有的一個開口部內(nèi)。
3. 根據(jù)權(quán)利要求1所述的非易失性半導體存儲裝置，其特征在于， 上述連接接觸器由以下構(gòu)成第1連接接觸器，其形成在在上述選擇 晶體管及上述反熔絲上成膜的層間絕緣膜上，并且形成在將上述源極/ 漏極區(qū)域中的一方的一部分作為壁部含有的第1開口部內(nèi)；第2連接 接觸器，形成在上述層間絕緣膜上，并且形成在含有上述上部電極的 一部分的第2開口部內(nèi)；以及布線，其電連接上述第1連接接觸器和上述第2連接接觸器。
4. 根據(jù)權(quán)利要求1所述的非易失性半導體存儲裝置，其特征在于， 上述第1柵極絕緣膜和上述第2柵極絕緣膜是相同膜厚的柵極絕緣膜。
5. 根據(jù)權(quán)利要求1所述的非易失性半導體存儲裝置，其特征在于，2上述第2柵極絕緣膜比上述第1柵極絕緣膜薄。
6. 根據(jù)權(quán)利要求1至5的任意一項所述的非易失性半導體存儲裝置，其特征在于，上述下部電極是導入有與上述源極/漏極區(qū)域的擴散 層為相同導電型的雜質(zhì)的擴散層。
7. 根據(jù)權(quán)利要求1至5的任意一項所述的非易失性半導體存儲裝 置，其特征在于，上述下部電極是與上述源極/漏極區(qū)域的擴散層不同導電型的雜質(zhì)。
8. 根據(jù)權(quán)利要7所述的非易失性半導體存儲裝置，其特征在于， 上述下部電極相對上述上部電極，水平位置關(guān)系不重復。
9. 根據(jù)權(quán)利要求1至8的任意一項所述的非易失性半導體存儲裝 置，其特征在于，含有上述選擇晶體管及上述反熔絲的各存儲單元的 下部電極與通用的源極線電連接。
10. 根據(jù)權(quán)利要求1至9的任意一項所述的非易失性半導體存儲 裝置，其特征在于，上述選擇晶體管為N通道型。
11. 根據(jù)權(quán)利要求1至9的任意一項所述的非易失性半導體存儲 裝置，其特征在于，上述選擇晶體管是P通道型。
12. 根據(jù)權(quán)利要求1至11的任意一項所述的非易失性半導體存儲 裝置，其特征在于，具有控制器，其進行如下控制寫入動作時，使 上述半導體基板及上述下部電極為正電位，使上述源極/漏極區(qū)域的另 一方及上述柵極電極為接地電位。
13. 根據(jù)權(quán)利要求1至11的任意一項所述的非易失性半導體存儲裝置，其特征在于，具有控制器，其進行如下控制寫入動作時，使上述半導體基板及上述下部電極為接地電位，使上述源極/漏極區(qū)域的 另一方及上述柵極電極為正電位。
14. 根據(jù)權(quán)利要求1至9的任意一項所述的非易失性半導體存儲 裝置，其特征在于，上述選擇晶體管是N通道型，構(gòu)成在上述半導體基板上形成的P阱上，上述反熔絲是P通道型，構(gòu)成在上述半導體基板上形成的N阱上。
15. 根據(jù)權(quán)利要求14所述的非易失性半導體存儲裝置，其特征在于，具有控制器，其進行如下控制寫入動作時，使上述選擇晶體管的P阱、及上述反熔絲的N阱為接地電位，使上述反熔絲的上述下部電極為負電位，使上述選擇晶體管的上述源極/漏極區(qū)域的另一方及上 述柵極電極為正電位。
16. 根據(jù)權(quán)利要求1至9的任意一項所述的非易失性半導體存儲 裝置，其特征在于，上述選擇晶體管是P通道型，構(gòu)成在上述半導體基板上形成的N 阱上，上述反熔絲是N通道型，構(gòu)成在上述半導體基板上形成的P阱上。
17. 根據(jù)權(quán)利要求16所述的非易失性半導體存儲裝置，其特征在 于，具有控制器，其進行如下控制寫入動作時，使上述反熔絲的上述P阱和上述下部電極為接地電位，使上述選擇晶體管的上述N阱及 上述源極/漏極區(qū)域的另一方為正電位，使上述柵極電極為接地電位。
18. 根據(jù)權(quán)利要求1至17的任意一項所述的非易失性半導體存儲 裝置，其特征在于，在上述反熔絲的上部具有電容，該電容從下層一側(cè)開始依次層積 電容下部電極、電容絕緣膜、電容上部電極而成，上述電容下部電極與上述連接接觸器電連接。
19. 根據(jù)權(quán)利要求18所述的非易失性半導體存儲裝置，其特征在 于，含有上述選擇晶體管、上述反熔絲、及上述電容的各存儲單元的 電容上部電極與通用的板線電連接。
20. 根據(jù)權(quán)利要求18或19所述的非易失性半導體存儲裝置，其特征在于，具有控制器，其進行如下控制寫入動作時，使上述半導體基板及上述下部電極為接地電位，并且向上述漏極施加正電位，且 向上述柵極電極施加比向上述源極/漏極區(qū)域的另一方施加的電位高的 正電位，之后，降低上述源極/漏極區(qū)域的另一方和上述柵極電極的電 位，并且向上述電容上部電極施加正電位。
21. 根據(jù)權(quán)利要求1至20的任意一項所述的非易失性半導體存儲 裝置，其特征在于，具有存儲單元組，具有多個含有上述選擇晶體管及上述反熔絲的存儲單元；以及控制電路，根據(jù)來自上述存儲單元組的各上述存儲單元的信號， 控制存儲信息的輸出。
22. 根據(jù)權(quán)利要求21所述的非易失性半導體存儲裝置，其特征在 于，上述控制電路具有輸入有來自各上述存儲單元的信號的OR電路。
23. 根據(jù)權(quán)利要求21所述的非易失性半導體存儲裝置，其特征在 于，上述控制電路具有輸入有來自各上述存儲單元的信號的AND電路。
24. 根據(jù)權(quán)利要求21所述的非易失性半導體存儲裝置，其特征在 于，上述控制電路具有輸入有來自各上述存儲單元的信號的AND電 路；和輸入有來自各上述存儲單元的信號的OR電路。
25. 根據(jù)權(quán)利要求24所述的非易失性半導體存儲裝置，其特征在 于，具有模式設(shè)定電路，控制上述控制電路的動作模式。
26. 根據(jù)權(quán)利要求25所述的非易失性半導體存儲裝置，其特征在于，具有第1選擇電路，控制各上述存儲單元和上述AND電路之間 的各布線的開關(guān)；第2選擇電路，控制各上述存儲單元和上述OR電路之間的各布 線的開關(guān)；第3選擇電路，進行控制，選擇并輸出來自AND電路及OR電路 中的一方的信息，上述模式設(shè)定電路控制上述第1選擇電路、上述第2選擇電路及 上述第3選擇電路。
27. 根據(jù)權(quán)利要求26所述的非易失性半導體存儲裝置，其特征在 于，上述模式設(shè)定電路進行如下控制當輸入了第l信號時，使上述第1選擇電路為ON狀態(tài)，并且使 上述第2選擇電路為OFF狀態(tài)，輸出上述第3選擇電路選擇上述AND 電路一側(cè)的控制信號；當輸入了第2信號時，使上述第l選擇電路為OFF狀態(tài)，并且使 上述第2選擇電路為ON狀態(tài)，輸出上述第3選擇電路選擇上述OR電 路一側(cè)的控制信號。
28. —種非易失性半導體存儲裝置，其特征在于，具有 反熔絲；選擇晶體管，與上述反熔絲的一端電連接；以及控制器，其進行如下控制進行寫入動作時，從上述選擇晶體管一側(cè)向上述反熔絲的上述一端施加可破壞上述反熔絲的電位。
29. 根據(jù)權(quán)利要求28所述的非易失性半導體存儲裝置，其特征在于，具有多個由上述反熔絲和上述選擇晶體管構(gòu)成的組， 各上述組的各上述反熔絲的另一端共同電連接。
30. —種非易失性半導體存儲裝置，其特征在于，具有 多個存儲單元，選擇晶體管的源極和反熔絲的上部電極通過連接接觸器連接，并且成行列地配置；多個字線，與行方向的各上述選擇晶體管的柵極電極電連接；多個位線，與列方向的各上述選擇晶體管的漏極電連接；以及 源極線，至少在相鄰的單元之間與上述反熔絲的下部電極電連接。
31. 根據(jù)權(quán)利要求30所述的非易失性半導體存儲裝置，其特征在 于，上述選擇晶體管和上述反熔絲分別是N通道型，構(gòu)成在P阱上。
32. 根據(jù)權(quán)利要求30所述的非易失性半導體存儲裝置，其特征在于，上述選擇晶體管是N通道型，構(gòu)成在P阱上， 上述反熔絲是P通道型，構(gòu)成在N阱上。
33. 根據(jù)權(quán)利要求30所述的非易失性半導體存儲裝置，其特征在于，上述選擇晶體管是P通道型，構(gòu)成在N阱上， 上述反熔絲是N通道型，構(gòu)成在P阱上。
34. 根據(jù)權(quán)利要求33所述的非易失性半導體存儲裝置，其特征在 于，上述N阱沿上述字線在行方向上延伸配置。
35. 根據(jù)權(quán)利要求33所述的非易失性半導體存儲裝置，其特征在 于，上述N阱沿上述位線在列方向上延伸配置。
36. 根據(jù)權(quán)利要求33至35的任意一項所述的非易失性半導體存 儲裝置，其特征在于，上述源極線是在存儲單元陣列整體中通用的通 用源極線。
37. 根據(jù)權(quán)利要求33至35的任意一項所述的非易失性半導體存 儲裝置，其特征在于，上述源極線配置在上述字線之間，并且與上述 字線之間配置的上述反熔絲的各上述下部電極電連接。
38. 根據(jù)權(quán)利要求30至37的任意一項所述的非易失性半導體存 儲裝置，其特征在于，上述反熔絲是MOS半晶體管構(gòu)造或MOS晶體管構(gòu)造。
全文摘要
提供一種非易失性半導體存儲裝置，其具有動作電壓種類少、可減小周邊電路的電路規(guī)模的存儲單元，具有選擇晶體管8，其在半導體基板1的通道兩側(cè)具有源極/漏極(3)，并且在通道上，通過厚柵極絕緣膜(4)而具有柵極電極(6)；元件分離區(qū)域(2)，形成在與選擇晶體管(8)相鄰的區(qū)域的半導體基板(1)上；反熔絲(9)，與元件分離區(qū)域(2)相鄰，并且在半導體基板(1)上形成下部電極(27)，在元件分離區(qū)域(2)和下部電極(27)之間的區(qū)域的半導體基板(1)上，通過薄柵極絕緣膜(5)而具有上部電極(7)；和連接接觸器(28)，電連接源極(3)和上部電極(7)之間，并且與源極(3)及上部電極(7)接觸。
文檔編號H01L27/112GK101488502SQ20091000369
公開日2009年7月22日 申請日期2009年1月19日 優(yōu)先權(quán)日2008年1月18日
發(fā)明者兒玉典昭, 大沼卓司, 小畑弘之, 日高憲一 申請人:恩益禧電子股份有限公司