專(zhuān)利名稱(chēng)：：具有由存儲(chǔ)單元共享的側(cè)面電極的nand型非易失性半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及電可重寫(xiě)的NAND型非易失性半導(dǎo)體存儲(chǔ)裝置。
背景技術(shù)：
：現(xiàn)有的非易失性半導(dǎo)體存儲(chǔ)裝置包含電可擦可編程只讀存儲(chǔ)器(EEPROM)，其例子是AND型、NOR型和NAND型的"閃速"存儲(chǔ)器(flashmemory)。在這些類(lèi)型的閃速存儲(chǔ)器中，由于NAND閃速存儲(chǔ)器具有存儲(chǔ)單元晶體管的串行(serial)組合的陣列，所述存儲(chǔ)單元晶體管具有源極和漏極擴(kuò)散層，所述源極和漏極擴(kuò)散層中的每一個(gè)被存儲(chǔ)單元晶體管中的相鄰存儲(chǔ)單元晶體管共用或"共享"，因此NAND閃速存儲(chǔ)器提供提高的集成密度。因此，在諸如通用串行總線(USB)存儲(chǔ)器的特大容量文件存儲(chǔ)器的制造中，NAND閃速存儲(chǔ)器變得更加重要。另一種已知的架構(gòu)是所謂的多級(jí)(或多值)單元技量，由此使得能夠在單個(gè)單元中存儲(chǔ)多于兩位的邏輯值數(shù)據(jù)。'可以容易地理解，隨著裝置小型化和低電壓設(shè)計(jì)的進(jìn)展，非易失性半導(dǎo)體存儲(chǔ)裝置的存儲(chǔ)單元的用于讀取、寫(xiě)入或"編程"、和擦除的操作余量(叩erationmargin)變小。一種提出的用于改善非易失性半導(dǎo)體存儲(chǔ)裝置的操作余量的手段是給AND閃速存儲(chǔ)器提供輔助電極，如JP-A2006-66750(KOKAI)教導(dǎo)的那樣。
發(fā)明內(nèi)容根據(jù)本發(fā)明的一個(gè)方面，一種非易失性半導(dǎo)體存儲(chǔ)裝置被布置為具有半導(dǎo)體襯底和半導(dǎo)體襯底上的多個(gè)存儲(chǔ)單元，存儲(chǔ)單元中的每一個(gè)具有存儲(chǔ)單元晶體管。存儲(chǔ)單元形成包含多個(gè)存儲(chǔ)單元晶體管的串行連接的存儲(chǔ)單元的陣列。存儲(chǔ)單元晶體管中的每一個(gè)具有在半導(dǎo)體襯底中形成的一對(duì)源極和漏極區(qū)域、橫向插入在源極和漏極區(qū)域之間的具有上表面和側(cè)表面的溝道區(qū)域、提供在溝道區(qū)域的上表面上的隧道絕緣體膜、隧道絕緣體膜上的電荷存儲(chǔ)層、電荷存儲(chǔ)層上的控制電介質(zhì)膜、控制電介質(zhì)膜上的控制電極、提供在溝道區(qū)域的側(cè)表面上的側(cè)面電介質(zhì)膜、和提供在側(cè)面電介質(zhì)膜上以彼此相對(duì)使得溝道區(qū)域位于其間的第一和第二分隔開(kāi)的側(cè)面電極。第一側(cè)面電極各被串行連接在一起的存儲(chǔ)單元晶體管中的鄰近存儲(chǔ)單元晶體管共享。第二側(cè)面電極各被串行連接在一起的存儲(chǔ)單元晶體管中的鄰近存儲(chǔ)單元晶體管共享。圖1是根據(jù)本發(fā)明的一個(gè)實(shí)施例的NAND型電可擦可編程只讀存儲(chǔ)器(EEPROM)裝置的主要部分的頂視平面圖。圖2是沿線A-A獲取的圖1的NAND閃速存儲(chǔ)器的截面圖。圖3是沿線B-B獲取的圖1的NAND閃速存儲(chǔ)器的截面圖。圖4是圖1的NAND閃速存儲(chǔ)器的等效電路圖。圖5是用于解釋圖1的NAND閃速存儲(chǔ)器的讀取操作的電路圖。圖6是用于解釋圖1的NAND閃速存儲(chǔ)器的寫(xiě)入操作的電路圖。圖7是用于解釋圖1的NAND閃速存儲(chǔ)器的擦除操作的電路圖。圖8是表示圖1所示的NAND閃速存儲(chǔ)器的讀取余量的示圖。圖9A和圖9B是各表示標(biāo)準(zhǔn)非易失性半導(dǎo)體存儲(chǔ)裝置的閾值分布的示圖。圖10A-19B以截面例示圖1的NAND閃速存儲(chǔ)器的制造中的一些主要工藝步驟。圖20是^l據(jù)本發(fā)明的另一實(shí)施例的NAND型閃速存儲(chǔ)器的主要部分的頂視平面圖。圖21是沿線A-A獲取的圖20的NAND閃速存儲(chǔ)器的截面圖。圖22是沿線B-B獲取的圖20的NAND閃速存儲(chǔ)器的截面圖。圖23是圖20的NAND閃速存儲(chǔ)器的用于解釋其讀取操作的電路圖。圖24是圖20的NAND閃速存儲(chǔ)器的用于解釋其寫(xiě)入操作的電路圖。圖25是圖20的NAND閃速存儲(chǔ)器的用于解釋其擦除操作的電路圖。圖26是根據(jù)本發(fā)明的另一實(shí)施例的NAND閃速存儲(chǔ)器的截面圖。具體實(shí)施例方式在以下的說(shuō)明中，術(shù)語(yǔ)"溝道區(qū)域，，指的是在存儲(chǔ)單元晶體管的至少部分區(qū)域中形成其溝道、用于允許電荷在其中流動(dòng)的半導(dǎo)體區(qū)域。在說(shuō)明書(shū)中使用的術(shù)語(yǔ)"NAND串，，指的是一組預(yù)先規(guī)定數(shù)量的串行連接的存儲(chǔ)單元晶體管，該組用作存儲(chǔ)單元陣列的一個(gè)構(gòu)成組件。體現(xiàn)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置具有半導(dǎo)體襯底和提供在半導(dǎo)體襯底上的存儲(chǔ)單元陣列。該存儲(chǔ)單元陣列包含多個(gè)存儲(chǔ)單元晶體管的串行組合。這些存儲(chǔ)單元晶體管中的各個(gè)具有在半導(dǎo)體襯底的表面部分中形成的一對(duì)源極和漏極區(qū)域、橫向插入在源極和漏極區(qū)域之間的溝道區(qū)域、提供在溝道區(qū)域的上表面上的隧道絕緣體膜、隧道絕緣體膜上的電荷存儲(chǔ)層、電荷存儲(chǔ)層上的控制電介質(zhì)膜、控制電介質(zhì)膜上的控制電極、提供在溝道區(qū)域的側(cè)表面上的側(cè)面電介質(zhì)膜、和提供在面電極。至少這些構(gòu)成組件中的側(cè)面電極各被串行連接的存儲(chǔ)單元晶體管中的鄰近存儲(chǔ)單元晶體管共用或"共享"。根據(jù)該實(shí)施例裝置，在讀取操作中向側(cè)面電極施加負(fù)電壓使得能夠?qū)崿F(xiàn)存儲(chǔ)單元晶體管的截止特性的改善。因此，能夠放大在邏輯"r的數(shù)據(jù)的情況下流動(dòng)的溝道電流和在邏輯"o"數(shù)據(jù)的情況下流動(dòng)的溝道電流之間的差異，由此使得能夠明顯增強(qiáng)數(shù)據(jù)讀取操作的余量。另外，通過(guò)在寫(xiě)入操作中向側(cè)面電極施加正電壓，變得能夠降低溝道的電阻以及擴(kuò)散層的電阻。這又使得能夠改善數(shù)據(jù)寫(xiě)入操作的余量。并用于注入到側(cè)面電極中。備選地，由于在擦除操作中向側(cè)面電極施加擦除電壓，因此溝道區(qū)域處的擦除電壓的電位變得穩(wěn)定。因此，變得能夠可靠地執(zhí)行想要的擦除操作。圖1是根據(jù)本發(fā)明一個(gè)實(shí)施例的也被稱(chēng)為NAND閃速存儲(chǔ)器的NAND型電可擦可編程只讀存儲(chǔ)器(EEPROM)裝置10的存儲(chǔ)單元陣列的主要部分的頂視平面圖。圖2是沿在列方向延伸的線A-A獲取的圖1的NAND閃速存儲(chǔ)器10的截面圖。圖3是沿行方向的線B-B獲取的NAND閃速存儲(chǔ)器10的截面圖。如圖1所示，NAND閃速存儲(chǔ)器10在半導(dǎo)體襯底上具有一晶體管的存儲(chǔ)單元的行和列的矩陣陣列。這些存儲(chǔ)單元處于平行(parallel)的字線WLl-WLn和平4亍的位線BLl-BLm的相交點(diǎn)或交點(diǎn)上，這里"n"和"m，，是正整數(shù)。矩陣包含存儲(chǔ)單元晶體管MT的串行組合，所述串行組合分別構(gòu)成在列方向上延伸的多個(gè)NAND串。如圖2所示，一個(gè)NAND串的存儲(chǔ)單元晶體管MTll-MTln被布置為具有在例如p型硅襯底100的襯底的表面中形成的用作源極和漏極區(qū)域221-22(n+l)的重?fù)诫sn(n+)型擴(kuò)散層，和各橫向插入在源極和漏極區(qū)域221-22(n+l)中的相鄰兩個(gè)之間的輕摻雜p(p-)型溝道區(qū)域211-21n。NAND閃速存儲(chǔ)器10的存儲(chǔ)單元晶體管MT是以電子作為其載流子的n型晶體管。存儲(chǔ)單元晶體管MTll-MTln中的每一個(gè)還具有提供在溝道區(qū)域211-21n的其相應(yīng)一個(gè)上的隧穿絕緣體膜102和該隧道絕緣體膜102上的電荷存儲(chǔ)或"積累，，層104。各存儲(chǔ)單元晶體管還包含電荷存儲(chǔ)層104上的控制電介質(zhì)膜106和控制電介質(zhì)膜106上的控制電極108。這樣，存儲(chǔ)單元晶體管MTll-MTln是疊柵MIS晶體管。優(yōu)選地，隧道絕緣體膜102由選擇的具有高介電常數(shù)k(高k)、高耐壓性和提高的可靠性的絕緣材料制成。該材料的例子是氧化硅(Si02)、氮化硅(Si3N4)、氧化鉭(Ta205)、氧化鈦(Ti02)、氧化鋁(A1203)和氧化鋯(Zr02)。電荷存儲(chǔ)層104用于積累指示有時(shí)被稱(chēng)為存儲(chǔ)信息的數(shù)字?jǐn)?shù)據(jù)的電荷，并且作為例子由多晶硅制成。備選地，電荷存儲(chǔ)層104可以是可存儲(chǔ)電荷的電介質(zhì)材料而不是導(dǎo)電材料的膜。電介質(zhì)材料的例子是氮化硅(Si3N4)。在半導(dǎo)體存儲(chǔ)裝置領(lǐng)域中，具有這種由氮化物膜制成的電荷存儲(chǔ)層104的非易失性半導(dǎo)體存儲(chǔ)器被稱(chēng)為硅氧化物氮化物氧化物硅(SONOS)型存儲(chǔ)器或金屬氧化物氮化物氧化物硅(MONOS)型存儲(chǔ)器。電荷存儲(chǔ)層104可能不總是由連續(xù)的導(dǎo)體的本體形成。例如，該層可由諸如硅微米或納米晶體層的不連續(xù)的導(dǎo)體形成。具有這種由硅納米晶體層制成的電荷存儲(chǔ)層的非易失性半導(dǎo)體存儲(chǔ)器被稱(chēng)為硅納米晶體存儲(chǔ)器。控制電介質(zhì)膜106由例如Si3N4、Ta2Os、Ti02、A1203、Zr02、氧化物-氮化物-氧化物(ONO)、磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃(BPSG)、氧氮化硅(SiON)、鈦酸鋇(BaTi03)、硅氧化物氟化物(SiOxFy)或諸如聚酰亞胺的有機(jī)樹(shù)脂等制成?？刂齐姌O108可由多晶硅、鈷(Co)或鎳(M)的硅化物或諸如鋁(Al)或銅(Cu)的金屬等制成。備選地，電極108可由多晶硅和硅化物的多層膜或者多晶硅和金屬膜或數(shù)個(gè)金屬膜的疊層形成。如圖1所示，在NAND閃速存儲(chǔ)器10中，在列方向上布置預(yù)定數(shù)量n("n"是整數(shù))的鄰近的存儲(chǔ)單元晶體管MTll-MTln。這些存儲(chǔ)單元晶體管MTll-MTln中的各個(gè)具有各在列方向上被存儲(chǔ)單元晶體管MTll-MTln中的相鄰存儲(chǔ)單元晶體管共用或"共享"的一對(duì)源極和漏極區(qū)域22i和22(i+l)。例如，源極/漏極區(qū)域222被兩個(gè)鄰近的單元晶體管MT11和MT12共享。源極/漏極區(qū)域223被兩個(gè)相鄰的單元晶體管MT12和MT13共享。源極/漏極區(qū)域22n被相鄰的單元晶8體管MTl(n-l)和MTln共享。這些存儲(chǔ)單元晶體管MTll-MTln被串行連接在一起以形成單個(gè)的NAND串。NAND閃速存儲(chǔ)器10的存儲(chǔ)單元陣列具有相互平行地設(shè)置在襯底100上的多個(gè)這種NAND串。參見(jiàn)圖3。該圖是沿圖1的線B-B獲取的NAND閃速存儲(chǔ)單元陣列的截面圖，其示出一行存儲(chǔ)單元晶體管MTll、MT21、MT31.,，。如這里所示的那樣，這些存儲(chǔ)單元晶體管分別具有溝道區(qū)域211、212、213。各溝道區(qū)域具有上面形成電介質(zhì)膜110的其垂直側(cè)面。在該側(cè)面電介質(zhì)膜110上，提供間隔開(kāi)的側(cè)面電極112中的相應(yīng)一個(gè)作為用于擴(kuò)展NAND閃速存儲(chǔ)器10的操作余量的輔助電極，溝道區(qū)域211、212、213被橫向插入在側(cè)面電極112中的相鄰側(cè)面電極之間。當(dāng)觀看一個(gè)存儲(chǔ)單元晶體管MTij(其中后綴"i"是給定的大于或等于1且小于或等于m的整數(shù)，"j"是大于或等于1且小于或等于n的整數(shù))時(shí)，其溝道區(qū)域通過(guò)與其相關(guān)的一對(duì)相對(duì)的側(cè)面電極112凈皮橫向插入。側(cè)面電極112具有頂表面，在該頂表面上形成元件隔離膜114。該元件隔離體膜114例如由氧化硅制成。關(guān)于元件隔離，"氣隙(air-gap)"結(jié)構(gòu)也是可適用的。在這種情況下，消除元件隔離體膜114并通過(guò)具有極低的介電常數(shù)的"氣隙"實(shí)現(xiàn)隔離。側(cè)面電介質(zhì)膜110可由Si02、Si3N4或氧化物-氮化物-氧化物(ONO)等制成。側(cè)面電極112可典型地由多晶硅制成。一個(gè)側(cè)面電極112沿NAND閃速存儲(chǔ)單元陣列的行方向被提供在兩個(gè)鄰近的存儲(chǔ)單元晶體管的溝道之間。換句話說(shuō)，側(cè)面電極112被放置在一對(duì)相鄰的NAND串之間。如圖1所示，在電的意義上和在物理意義上，各存儲(chǔ)單元的側(cè)面電極112作為側(cè)面電極線SPL0、SPL1、SPL2和SPL3被共用。更具體地，側(cè)面電極112在屬于一個(gè)NAND串的串行連接的存儲(chǔ)單元晶體管和屬于另一NAND串的串行耦接的存儲(chǔ)單元晶體管之間被共用。如圖2所示，存儲(chǔ)單元晶體管MTll-MTln的NAND串具有沿列方向的相對(duì)的終端，在所述終端處，設(shè)置兩個(gè)選擇柵晶體管(selectgatetransistor)STS1和STD1。一個(gè)選擇柵晶體管STS1是MISFET，其具有與存儲(chǔ)單元晶體管MT11的源極區(qū)域221成一體的n+型漏極區(qū)域221、與漏極區(qū)域221相鄰設(shè)置的p-型溝道區(qū)域M0、與溝道區(qū)域310相鄰設(shè)置的n+型源極區(qū)域320、和由電耦接在一起的上和下導(dǎo)電膜104a和108a形成的選擇柵電極。在選擇柵晶體管STS1的源極區(qū)域320上提供源極線接觸350。該接觸的位置與晶體管STS1相鄰。圖2所示的NAND單元串的另一選擇柵晶體管STD1是MISFET，其具有與存儲(chǔ)單元晶體管MTln的漏極區(qū)域22(n+l)成一體的n+型源極區(qū)域22(n+l)、與源極區(qū)域22(n+l)相鄰設(shè)置的p-型溝道區(qū)域312、與溝道區(qū)域312相鄰設(shè)置的n+型漏極區(qū)域322、和由電耦接在一起的上和下導(dǎo)體104b和108b形成的選擇柵電極。在選擇柵晶體管STD1的漏極區(qū)域322上提供位線接觸352。該接觸352與晶體管STD1相鄰設(shè)置。如圖1所示，NAND閃速存儲(chǔ)器10的存儲(chǔ)單元陣列包含共用源極線SL、選擇柵極線SGS和SGD、以及平行的字線WLl-WLn。這些線沿列方向延伸。源極線SL與圖2所示的源極線接觸350電連接。選擇柵極線SGS與圖2的選擇柵晶體管STS1的柵電極(104a、108a)電耦接。字線WLl-WLn與NAND串中的存儲(chǔ)單元晶體管MTll-MTln的各控制電極108連接。選擇柵極線SGD與選擇柵晶體管STD1的選擇柵電極(104b、108b)耦接。布線布局的使用構(gòu)成例示的一個(gè)NAND串。如圖1所示，NAND串No.1-3分別與位線BL1-BL3相關(guān)。這些位線在其位線接觸352處與NAND串#1-#3連接。還以使得各位線被插入在側(cè)面電極線SPL0-SPL3中的相鄰線之間的方式來(lái)提供這些線SPL0誦SPL3。轉(zhuǎn)到圖4，該圖示出圖1-3所示的NAND閃速存儲(chǔ)器10的電等效電路的配置。從存儲(chǔ)單元晶體管MTll-MTln、MT21-MT2n.....MTml-MTmn的m行和n列("m"和"n"是整數(shù))的矩陣來(lái)配置圖4所示的存儲(chǔ)單元陣列400。這些存儲(chǔ)單元晶體管MT可典型地為疊柵MISFET。在圖4的存儲(chǔ)單元陣列400中，從存儲(chǔ)單元晶體管MTil-MTin(1Si《m)和選擇柵晶體管STSi和STDi的串行組合來(lái)構(gòu)建NAND串中的各個(gè)NAND串。例如，NAND串#1由存儲(chǔ)單元晶體管MTll-MTln以及選擇柵晶體管STS1和STD1的串行連接構(gòu)成。這些選擇柵晶體管STS1和STD1處于存儲(chǔ)單元晶體管MTll-MTln的串行組合的相對(duì)的端部。更具體而言，選擇柵晶體管STS1具有與"第一"存儲(chǔ)單元晶體管MT11的源極區(qū)域電連接用于選擇該NAND串的其漏極區(qū)域；選擇柵晶體管STD1具有與"最后"存儲(chǔ)單元晶體管MTln的漏極區(qū)域耦接用于選擇該NAND串的其源極區(qū)域。以遵循以下原則的方式類(lèi)似地布置剩余的NAND串NAND串#2由存儲(chǔ)單元晶體管MT21-MT2n和選擇柵晶體管STS2和STD2的串行連接構(gòu)成；NAND串#3由存儲(chǔ)單元晶體管MT31-MT3n和選擇柵晶體管STS3和STD3的串行連接構(gòu)成；以及NAND串弁m由存儲(chǔ)單元晶體管MTml-MTmn和選擇柵晶體管STSm和STDm的串行連接構(gòu)成。選擇柵晶體管STSl-STSm在其源極區(qū)域處和與其連接的共用源極線SL相關(guān)。該源極線SL與向其供給源極電壓的源極線驅(qū)動(dòng)器電路402耦接。選擇柵晶體管STSl-STSm被一起連接到共用選擇柵極線SGS。選擇柵晶體管STDl-STDm被一起耦接到另一共用柵極線SGD。這些柵極線SGS和SGD以及與存儲(chǔ)單元晶體管MTll-MTml、MT12-MTm2.....MTln-MTmn的各列相關(guān)的字線WLl-WLn被連接到行解碼器電路404。該行解碼器響應(yīng)作為對(duì)于其的輸入的行地址信號(hào)的接收，用于將該信號(hào)解碼以由此產(chǎn)生行地址解碼信號(hào)，并用于選擇性地向字線WLl-WLn和共用柵極線SGS和SGD供給操作電壓。選捧柵晶體管STDl-STDm具有漏極區(qū)域，所述漏極區(qū)域分別與與其連接的位線BLl-BLm相關(guān)。這些位線BLl-BLm與列解碼器電路406連接。該列解碼器在操作上響應(yīng)輸入列地址信號(hào)的接收，用于將該地址信號(hào)解碼以由此產(chǎn)生列地址解碼信號(hào)，并用于基于該信號(hào)一次選擇位線BLl-BLm中的任一個(gè)。列解碼器406與讀出放大器(senseamplifier)電路408耦接。該讀出放大器408放大從由行解碼器404和列解碼器406當(dāng)前選擇的一晶體管存儲(chǔ)單元讀出的數(shù)據(jù)。在NAND閃速存儲(chǔ)器10中進(jìn)一步提供的是與所涉及的NAND串相關(guān)的間隔開(kāi)的側(cè)面電極布線SPLO、SPL1、SPL2、…、SPLm的平行組合。如從圖4可以看出，這些側(cè)面電極線SPLO-SPLm中的相鄰兩個(gè)與NAND串中的處于這些線之間中途的相應(yīng)一個(gè)相關(guān)。例如，平行的側(cè)面電極線SPLO和SPL1與被插入其間的NAND串#1相關(guān)；平行的側(cè)面電極線SPL1和SPL2用于置于其間的NAND串#2。這些側(cè)面電極線SPLO-SPLm與側(cè)面電極共用線SPCL電連接，該側(cè)面電極共用線SPCL又與共用驅(qū)動(dòng)器電路410耦接。該側(cè)面電極共用驅(qū)動(dòng)器410用于向側(cè)面電極共用線SPCL供給電壓。下面解釋體現(xiàn)本發(fā)明的NAND閃速存儲(chǔ)器10的讀取、寫(xiě)入和擦除操作。在以下的解釋中，存儲(chǔ)單元晶體管的閾值電壓Ve(伏特)由處于初始狀態(tài)(數(shù)據(jù)為邏輯"1")中的電壓電勢(shì)水平定義，在該初始狀態(tài)中，在圖3所示的存儲(chǔ)單元晶體管MT11的電荷存儲(chǔ)層104中沒(méi)有存儲(chǔ)電子。備選地，當(dāng)該晶體管被設(shè)在在電荷存儲(chǔ)層104中存儲(chǔ)電子的另一狀態(tài)(數(shù)據(jù)為邏輯"0")中時(shí)，給出存儲(chǔ)單元晶體管的閾值電壓為Vp(伏特)。這里假定閾值電壓Ve比零(0)伏特低，而閾值電壓Vp比O伏特高，即，Ve<0<Vp。首先，以二值NAND閃速存儲(chǔ)裝置為例進(jìn)行解釋。假定對(duì)于數(shù)據(jù)讀取和寫(xiě)入選擇存儲(chǔ)單元中的一個(gè)——這里，存儲(chǔ)單元晶體管MTll。該存儲(chǔ)單元晶體管MT11將被稱(chēng)為被選擇的存儲(chǔ)單元晶體管，而剩余的存儲(chǔ)單元晶體管將在以下被稱(chēng)為不被選擇的或"未被選擇的"存儲(chǔ)單元晶體管。與被選擇的存儲(chǔ)單元晶體管MT11連接的位線BL1被稱(chēng)為被選擇的位線；與其耦接的字線WL1被稱(chēng)為被選擇的字線。與未被選擇的存儲(chǔ)單元晶體管MT21-MT2n.....MTml-MTmn耦接的其它位線和字線被稱(chēng)為未被選擇的位線和未被選擇的字線。首先參照?qǐng)D5和以下給出的表1解釋NAND閃速存儲(chǔ)裝置10的示例性讀取操作。表1指示NAND閃速存儲(chǔ)器10的幾種種類(lèi)的操作電壓。圖5是在NAND閃速存儲(chǔ)器IO被設(shè)在讀取模式中的情況下的電路圖。表l<table>tableseeoriginaldocumentpage13</column></row><table>如表1所示，背柵(backgate)電壓Vbb被施加到半導(dǎo)體襯底。背柵電壓Vbb被設(shè)為例如在零伏特(OV)。位線BLl-BLm被施加例如被設(shè)為+0.7V的預(yù)充電電壓Vbl。共用源極線SL被設(shè)為在0V。圖5所示的選擇柵極線SGS被施加電源電壓Vdd(例如，+3.3V),從而導(dǎo)致選擇柵晶體管STSl-STSm導(dǎo)通。然后，共用源極線SL的OV電壓被傳送到存儲(chǔ)單元晶體管MTll、MT21、…、MTml。電源電壓Vdd(例如，+3.3V)還被施加到選擇柵極線SGD，使得選擇柵晶體管STDl-STDm被驅(qū)動(dòng)為導(dǎo)通，從而導(dǎo)致分別向存儲(chǔ)單元晶體管MTln、MT2n、...、MTmn發(fā)送位線BLl-BLm的預(yù)充電電壓(例如，+0.7V)。未被選擇的字線WL2-WLn被施加電勢(shì)比電源電壓Vdd高的電壓Vread——例如，+5V。通過(guò)該電壓施加，未凈皮選擇的存儲(chǔ)單元晶體管MT12-MTln、MT21-MT2n、…、MTml-MTmn凈皮強(qiáng)制導(dǎo)通。因此，這些未被選擇的晶體管用作數(shù)據(jù)傳送晶體管。被選擇的字線WL1被施加0V的電壓。這導(dǎo)致被選擇的存儲(chǔ)單元晶體管MT1在其控制電極108(參見(jiàn)圖2)處被設(shè)為0V。該晶體管為所謂的阻抑(depression)型，其中，當(dāng)被選擇的存儲(chǔ)單元晶體管的電荷存儲(chǔ)層104不存儲(chǔ)電子時(shí)(即，當(dāng)數(shù)據(jù)為邏輯l時(shí))，其閾值電壓Ve的電勢(shì)比OV低。出于這種原因，即使當(dāng)施加到控制電極108的電壓為0V時(shí)，被選擇的存儲(chǔ)單元晶體管MT11也導(dǎo)通，從而允許溝道電流在其中流動(dòng)。另一方面，當(dāng)在電荷存儲(chǔ)層104中存儲(chǔ)電子時(shí)(即，當(dāng)數(shù)據(jù)為邏輯0時(shí))，被選擇的存儲(chǔ)單元晶體管MT11的閾值電壓Vp潛在地比0V高。因此，該被選擇的單元晶體管MT11關(guān)閉，從而導(dǎo)致沒(méi)有溝道電流在其中流動(dòng)。因此，如果溝道電流在被選擇的存儲(chǔ)單元晶體管MT11中流動(dòng)，那么其當(dāng)前狀態(tài)被確定為擦除狀態(tài)(數(shù)據(jù)為邏輯1)。相反，如果沒(méi)有溝道電流在其中流動(dòng)，那么該存儲(chǔ)單元被判定為處于寫(xiě)入狀態(tài)(數(shù)據(jù)為邏輯0)。在示出的實(shí)施例的NAND閃速存儲(chǔ)器10中，預(yù)先規(guī)定電勢(shì)水平的驅(qū)動(dòng)電壓Vspr被施加到側(cè)面電極線SPL0-SPLm，而幾種種類(lèi)的電壓被施加到各個(gè)電極。作為例子，該讀取事件的側(cè)面電極驅(qū)動(dòng)電壓Vspr被設(shè)為-lV。通過(guò)該Vspr電壓施加，NAND閃速存儲(chǔ)器10能夠改善其讀取余量。圖8是表示體現(xiàn)本發(fā)明的NAND閃速存儲(chǔ)器10的讀取余量的示圖。該圖的橫軸表示柵極電壓，而垂直軸表示漏極電流。實(shí)線曲線表示具有側(cè)面電極的NAND閃速存儲(chǔ)器10的存儲(chǔ)單元晶體管的電流-電壓(I-V)特性，所述曲線中的一個(gè)是在邏輯"1"數(shù)據(jù)的情況下，所述曲線中的另一個(gè)是在邏輯"0"數(shù)據(jù)的情況下。在圖8的示圖中畫(huà)出的虛線曲線表示在邏輯1數(shù)據(jù)的情況下以及在邏輯0數(shù)據(jù)的情況下的沒(méi)有這種側(cè)面電極的現(xiàn)有已知存儲(chǔ)單元晶體管的I-V特性。如上所述，通過(guò)監(jiān)控在向當(dāng)前被選擇的存儲(chǔ)單元晶體管的控制電極施加0V時(shí)流動(dòng)的溝道電流的量，執(zhí)行讀取數(shù)據(jù)的判定——即，數(shù)據(jù)是邏輯1還是邏輯0。因此，隨著在數(shù)據(jù)1的情況下的溝道電流和在數(shù)據(jù)0的情況下的溝道電流之間的差異在幅值上變大，數(shù)據(jù)讀取余量增大或"擴(kuò)展"。隨著存儲(chǔ)單元晶體管的尺寸變小，源極和漏極區(qū)域之間的距離減小，從而導(dǎo)致短溝道效應(yīng)變得更加明顯。如由圖8中的虛線表示的現(xiàn)有技術(shù)的裝置的情況下那樣，源極/漏極距離的減小導(dǎo)致NAND閃速存儲(chǔ)器的截止特性的劣化。從觀察圖8明顯可見(jiàn)，截止特性的劣化導(dǎo)致在數(shù)據(jù)1的情況下流動(dòng)的溝道電流和在數(shù)據(jù)0的情況下流動(dòng)的溝道電流之間的差異減小，從而導(dǎo)致讀取余量不希望地變小。一種簡(jiǎn)單的改善截止特性的手段是向背柵施加負(fù)偏壓，以由此在溝道區(qū)域中實(shí)現(xiàn)所謂的襯底偏壓效果。但是，在圖3所示的溝道區(qū)域211的寬度(即，NAND串寬度)減小的情況下，圖3的襯底區(qū)域100及其溝道區(qū)域之間的接觸面積按照這種小型化的程度變窄。還被按比例縮小的程度變窄的是從襯底區(qū)域100—直覆蓋到緊接在隧道絕緣體膜102下面的區(qū)域的溝道區(qū)域的寬度，在該區(qū)域中實(shí)際形成溝道。由于該寬度減小，因此電阻的值增大。這造成以下的風(fēng)險(xiǎn)向背柵(襯底區(qū)域)施加的偏壓不能被有效地傳送到實(shí)際形成溝道的區(qū)域中。因此，當(dāng)僅使用僅通過(guò)簡(jiǎn)單的背柵偏壓施加來(lái)實(shí)現(xiàn)襯底偏壓效果的手段時(shí)，對(duì)于高度小型化的存儲(chǔ)單元晶體管來(lái)說(shuō)變得難以在保持增強(qiáng)的可控制性的同時(shí)改善截止特性。另外，由于存在可能的微制造工藝可變性，因此形成的存儲(chǔ)單元晶體管的溝道寬度值可改變，從而導(dǎo)致襯底區(qū)域和溝道區(qū)域的接觸面積的不希望的變化。該接觸面積變化導(dǎo)致基本施加到溝道區(qū)域的背柵偏壓變得在存儲(chǔ)單元晶體管之間是可變的，從而導(dǎo)致在存儲(chǔ)單元晶體管之間出現(xiàn)截止特性的不規(guī)則變化。類(lèi)似地，鑒于實(shí)際形成溝道的溝道區(qū)域在物理上與襯底區(qū)域間隔開(kāi)一定程度的距離的事實(shí)，因此，如果在該距離內(nèi)存在由無(wú)意的雜質(zhì)導(dǎo)致的晶體缺陷和/或固定電荷，那么襯底電壓的電勢(shì)可局部地變化，從而導(dǎo)致襯底偏壓效果在存儲(chǔ)單元晶體管之間變得不規(guī)則。存儲(chǔ)單元晶體管之間的截止特性變化導(dǎo)致非易失性存儲(chǔ)裝置產(chǎn)品的讀取余量變窄。如圖3中更好地示出的那樣，體現(xiàn)本發(fā)明的NAND閃速存儲(chǔ)器IO被特別地布置，使得兩個(gè)相對(duì)的側(cè)面電極112被提供在各存儲(chǔ)單元晶體管MTij的溝道區(qū)域的兩個(gè)側(cè)表面上，側(cè)面電介質(zhì)膜110被插入在溝道區(qū)域和側(cè)面電極112之間，其中，向側(cè)面電極112施加負(fù)電壓Vspr(例如，-IV)。通過(guò)本實(shí)施例裝置特有的該布置，能夠通過(guò)背柵偏壓從溝道底表面實(shí)現(xiàn)襯底偏壓效果，同時(shí)，由于側(cè)面電極112的使用而從側(cè)面實(shí)現(xiàn)襯底偏壓效果。因此，變得能夠改善存儲(chǔ)單元晶體管的截止特性。如圖8的示圖很好地所示，這又使得即使在這些晶體管具有與現(xiàn)有技術(shù)相同的閾值電壓Ve和Vp的情況下，也能夠放大在數(shù)據(jù)1的情況下流動(dòng)的溝道電流和在數(shù)據(jù)0的情況下流動(dòng)的溝道電流之間的差異。因此，存儲(chǔ)單元晶體管的讀取操作的余量被改善。本實(shí)施例的另一優(yōu)點(diǎn)如下。由于各個(gè)側(cè)面電極112被置于與襯底區(qū)域相比更靠近其相關(guān)的溝道區(qū)域，因此能夠抑制否則會(huì)由于溝道寬度變化和襯底電勢(shì)變化而出現(xiàn)的襯底偏壓效果的不規(guī)則變化。并且，通過(guò)提供側(cè)面電極112，溝道區(qū)域的襯底偏壓效果被保持穩(wěn)定或"被穩(wěn)定化"。因此，存儲(chǔ)單元晶體管之間的截止特性的不希望的變化被防止或者至少被大大抑制，由此使得NAND閃速存儲(chǔ)器產(chǎn)品能夠改善其讀取操作余量。應(yīng)當(dāng)注意，當(dāng)觀看一個(gè)存儲(chǔ)單元晶體管時(shí)，當(dāng)外部施加的負(fù)的背柵偏壓的絕對(duì)值連續(xù)增大而同時(shí)使其保持在防止讀取電流值由于溝道導(dǎo)通電阻的過(guò)度增大而過(guò)度減小的特定范圍內(nèi)時(shí)，截止特性繼續(xù)改善。但是，由于這種背柵偏壓導(dǎo)致的電勢(shì)降已延伸到所感興趣的存儲(chǔ)單元晶體管以外的那些區(qū)域。由此，沒(méi)有所感興趣的存儲(chǔ)單元晶體管以外的這些區(qū)域中p-n結(jié)的泄漏電流的無(wú)意增大的不利結(jié)果的伴隨，通過(guò)簡(jiǎn)單地放大背柵偏壓的絕對(duì)值來(lái)改善截止特性的上述手段的優(yōu)點(diǎn)不出現(xiàn)。從以上的討論明顯可見(jiàn)，通過(guò)單純使用背柵而在溝道部分處實(shí)現(xiàn)襯底偏壓效果的技術(shù)缺乏所需的可控制性，并且，出于這個(gè)原因，在多數(shù)情況下不能提供想要的改善存儲(chǔ)單元晶體管的截止特性的能力。下面參照表1和圖6解釋NAND閃速存儲(chǔ)器10的寫(xiě)入操作的一個(gè)例子。圖6是在NAND閃速存儲(chǔ)器10的寫(xiě)入操作期間的電路圖。半導(dǎo)體襯底(Sub),皮施加例如0V的背柵電壓Vbb。同時(shí)，0V的電壓被施加到當(dāng)前被選擇的位線BL1;電源電壓Vdd(例如，+3.3V)被施加到共用源極線SL。當(dāng)選擇柵極線SGS凈皮設(shè)在0V時(shí)，選擇柵晶體管STS1關(guān)閉，從而導(dǎo)致源極線SL變?yōu)樵诮刂範(fàn)顟B(tài)。電源電壓Vdd(例如，+3.3V)被施加到選擇柵極線SGD，從而導(dǎo)致選擇柵晶體管STD1導(dǎo)通。由此，被選擇的位線BL1的電壓電勢(shì)即0V凈皮傳送到存儲(chǔ)單元晶體管MTln。雖然被選擇的字線WL1被施加寫(xiě)入或"編程"電壓Vpgm，但中間電勢(shì)水平的電壓Vpass-故施加到未被選擇的字線WL2-WLm。寫(xiě)入電壓Vpgm可被設(shè)在+18V，而中間水平的電壓Vpass為+10V。通過(guò)該電壓施加，被選擇的存儲(chǔ)單元晶體管MT11和未被選擇的存儲(chǔ)單元晶體管MT12-MTln均被驅(qū)動(dòng)為導(dǎo)通，從而導(dǎo)致被選擇的位線BL1的0V被傳送。在被選擇的存儲(chǔ)單元晶體管MT11處，寫(xiě)入電壓Vpgm(例如，+18V)被施加到圖2所示的其控制電極108。通過(guò)該電壓施加，在電荷存儲(chǔ)層104和從被選擇的位線BL1向其傳送0V的緊接在該電荷存儲(chǔ)層104下方的溝道區(qū)域211之間產(chǎn)生高電場(chǎng)。這導(dǎo)致電子通過(guò)隧道絕緣體膜102被注入電荷存儲(chǔ)層104中。當(dāng)電子被注入電荷存儲(chǔ)層104中時(shí)，被選擇的存儲(chǔ)單元晶體管MT11的閾值電壓從負(fù)的閾值電壓Ve變?yōu)檎拈撝惦妷篤p，從而導(dǎo)致在被選擇的存儲(chǔ)單元晶體管MT11中寫(xiě)入或"編程"邏輯"0"數(shù)據(jù)的建立。這被稱(chēng)為寫(xiě)入狀態(tài)。在數(shù)據(jù)寫(xiě)入期間，電源電壓Vdd(例如，+3.3￥)被施加到未被選擇的位線BL2-BLm。這里，選擇柵極線SGS被設(shè)在0V，從而導(dǎo)致選擇柵晶體管STS2-STSm關(guān)閉。由此，共用源極線SL被設(shè)在截止?fàn)顟B(tài)中。選擇柵極線SGD被施加電源電壓Vdd(例如，+3.3V)，從而導(dǎo)致選擇柵晶體管STD2-STDm導(dǎo)通。由此，特定電勢(shì)水平的電壓被傳送給未被選擇的存儲(chǔ)單元晶體管MT21-MT2n、...、MTml-MTmn，其中，所述電勢(shì)水平與未被選擇的存儲(chǔ)單元BL2-BLm的電源電壓Vdd和選擇柵晶體管STD2-STDm的閾值電壓Vth之間的差異即3.3-Vth(伏特)相當(dāng)。當(dāng)選擇柵晶體管SGS被設(shè)在截止?fàn)顟B(tài)中時(shí)，選擇柵晶體管STD2-STDm中的每一個(gè)的柵極電壓和傳送的上述源極電壓之間的電勢(shì)差變得等于Vth(=Vdd-(Vdd-Vth))。因此，在這種狀態(tài)下，選捧柵晶體管STD2-STDm也被i殳在截止?fàn)顟B(tài)中。當(dāng)選擇柵晶體管STD2-STDm和選擇柵晶體管STS2-STSm被截止時(shí)，未被選擇的存儲(chǔ)單元晶體管MT21-MT2n、…、MTml-MTmn使得它們的溝道成為導(dǎo)電(導(dǎo)通)的，而這些晶體管從共用源極線SL和位線BL2-BLm變成浮動(dòng)(floating)——即，它們處于電浮動(dòng)狀態(tài)。在這種情況下，由于Vpgm和Vpass的耦合已變成浮動(dòng)的溝道電勢(shì),皮導(dǎo)致上升。該電勢(shì)上升的程度高于或等于Vdd而低于或等于Vpass;例如，7V。由于未被選擇的存儲(chǔ)單元晶體管MT21-MT2n、…、MTml-MTmn的溝道電勢(shì)以這種方式增大，因此，即使當(dāng)向未被選擇的存儲(chǔ)單元晶體管MT21-MTml的控制電極108施加寫(xiě)入電壓Vpgm(例如，+18V)時(shí)，未被選擇的存儲(chǔ)單元晶體管MT21-MTml中的每一個(gè)的溝道區(qū)域和電荷存儲(chǔ)層104之間的電勢(shì)差也保持較小。這保證沒(méi)有電子^t注入未被選擇的存儲(chǔ)單元晶體管MT21-MTml的電荷存儲(chǔ)層104中。除了對(duì)于NAND閃速存儲(chǔ)器10中的各電極的電壓施加以外，向側(cè)面電極線SPLO、SPL1、SPL2、...、SPLm施加特定電勢(shì)水平的正電壓。該電壓4皮稱(chēng)為寫(xiě)入事件側(cè)面電極驅(qū)動(dòng)電壓Vspw(例如，+0.5V).通過(guò)該正電壓Vspw的施加，能夠改善NAND閃速存儲(chǔ)器10的寫(xiě)入余量。由于存儲(chǔ)單元晶體管的尺寸減小，因此NAND串的串行耦接的存儲(chǔ)單元晶體管的溝道和源極/漏極擴(kuò)散層的電阻增大。該電阻增大的一個(gè)原因是溝道寬度和擴(kuò)散層寬度的減小。另一個(gè)原因是，為了抑制由于晶體管小型化而否則會(huì)出現(xiàn)的短溝道效應(yīng)，源極/漏極擴(kuò)散被設(shè)計(jì)為具有減小的深度。所考慮的一種補(bǔ)救措施是，采用以使得補(bǔ)償由擴(kuò)散層深度減小導(dǎo)致的減小的方式增加這種深度減小或"變淺"的擴(kuò)散層的雜質(zhì)濃度的裝置設(shè)計(jì)，以由此避免擴(kuò)散層的電阻增大。但是，雜質(zhì)濃度增加面對(duì)如下風(fēng)險(xiǎn)由于稱(chēng)為帶到帶(band-to-band)隧道電流的在溝道區(qū)域和擴(kuò)散層之間流動(dòng)的隧穿電流的不希望的增大，因此自升壓(self-boosting)在寫(xiě)入期間被擾亂。鑒于此，不優(yōu)選僅增加擴(kuò)散層的濃度。由此需要使擴(kuò)散層變淺同時(shí)使它們的濃度保持較低。當(dāng)嘗試使擴(kuò)散層變淺同時(shí)使它們的濃度保持較低時(shí)，擴(kuò)散層的用作施主的雜質(zhì)原子的數(shù)量由于出現(xiàn)這樣的雜質(zhì)原子的隨機(jī)波動(dòng)現(xiàn)象而減少。在這種情況下，當(dāng)擴(kuò)散層中的雜質(zhì)(施主)原子的數(shù)量向著減少的方向波動(dòng)時(shí)，它導(dǎo)致擴(kuò)散層的電阻激增。類(lèi)似地，當(dāng)溝道中的雜質(zhì)(受主)原子的數(shù)量由于雜質(zhì)原子的隨機(jī)波動(dòng)現(xiàn)象向著增加的方向波動(dòng)時(shí)，溝道電阻可激增。根據(jù)體現(xiàn)本發(fā)明的NAND閃速存儲(chǔ)器10，能夠通過(guò)從側(cè)面電極向溝道區(qū)域施加正電壓來(lái)促進(jìn)存儲(chǔ)單元晶體管的溝道形成，由此使得能夠減小溝道電阻。另外，通過(guò)從側(cè)面電極向擴(kuò)散層施加正電壓，變得能夠減小擴(kuò)散層電阻或使其最小化。因此，能夠防止或者至少大大地抑制否則會(huì)由于存在溝道電阻和擴(kuò)散層電阻而出現(xiàn)的從被選擇的位線發(fā)送的寫(xiě)入電壓Vpgm的不希望的電勢(shì)變化。這使得能夠增強(qiáng)NAND閃速存儲(chǔ)器10的寫(xiě)入余量。下面參照?qǐng)D7連同表1解釋NAND閃速存儲(chǔ)器10的示例性的擦除操作。圖7是在NAND閃速存儲(chǔ)器10的擦除操作期間的電路圖。在大多數(shù)的NAND閃速存儲(chǔ)裝置中，能夠一次擦除所選的塊中的所有的存儲(chǔ)單元晶體管。這被稱(chēng)為塊擦除。這里的解釋假定同時(shí)一起擦除圖4所示的存儲(chǔ)單元陣列400中的存儲(chǔ)單元晶體管MTll-MTln、MT21-MT2n.....MTml-MTmn。在閃速存儲(chǔ)裝置領(lǐng)域中，這被稱(chēng)為"一次全部(all-at-a-time)"擦除或者"同時(shí)全部(all-at-once)"擦除。在同時(shí)全部擦除期中，所有的位線BLl-BLm和共用源極線SL加上選擇柵極線SGS和SGD被設(shè)置并保持在電浮動(dòng)狀態(tài)。半導(dǎo)體襯底(Sub),皮施加擦除電壓Vera(例如，+20V)。該擦除電壓還,皮施加到側(cè)面電極布線SPL0-SPLm。所有的字線WLl-WLn被設(shè)在0V。通過(guò)該偏壓條件，從各存儲(chǔ)單元晶體管MTij的電荷存儲(chǔ)層104(參見(jiàn)圖2)通過(guò)其相關(guān)的隧道絕緣體膜102射出電子。從電荷存儲(chǔ)層104的該電子射出導(dǎo)致每個(gè)存儲(chǔ)單元晶體管的閾值電壓變得等于負(fù)的閾值電壓Ve，從而導(dǎo)致各單元晶體管被設(shè)在擦除狀態(tài)(即，邏輯"r數(shù)據(jù)存儲(chǔ)狀態(tài))中。因此，所有的存儲(chǔ)單元晶體管MTll-MTln、MT21-MT2n.....MTml-MTmn被一次一起擦除。非常重要的是，在NAND閃速存儲(chǔ)器10的情況下，擦除電壓Vera(例如，+20V)還被施加到側(cè)面電極線SPLO-SPLm，由此還通過(guò)元件隔離體膜114或側(cè)面電介質(zhì)膜IIO將電子從各個(gè)電荷存儲(chǔ)層104釋放到其相關(guān)的側(cè)面電極112中。另外，向側(cè)面電極112施加擦除電壓Vera保證溝道區(qū)域的表面電勢(shì)變得穩(wěn)定。這使得能夠改善電子射出和注入溝道區(qū)域中的效率。由此，當(dāng)與現(xiàn)有技術(shù)的存儲(chǔ)裝置相比時(shí)，變得能夠明顯增加擦除操作的穩(wěn)定性和可靠性。應(yīng)當(dāng)注意，要被施加到側(cè)面電極112的電壓不總是等于擦除電壓Vera。當(dāng)有需求時(shí)，這種電壓可被備選地設(shè)為電勢(shì)比擦除電壓Vera低。通過(guò)這種較低電壓的施加，關(guān)于溝道區(qū)域表面電勢(shì)穩(wěn)定性能夠獲得類(lèi)似的結(jié)果。上述的NAND閃速存儲(chǔ)器10的讀取、寫(xiě)入和擦除操作使得可相互獨(dú)立地獲得各功能和優(yōu)點(diǎn)。例如，在要求僅改善讀取操作的余量的情況下，側(cè)面電極112可在寫(xiě)入和擦除操作期間被設(shè)在0V。備選地，側(cè)面電極112可被強(qiáng)制保持在電浮動(dòng)狀態(tài)中，而不向其施加電壓。雖然在以上的說(shuō)明中作為體現(xiàn)本發(fā)明的非易失性半導(dǎo)體存儲(chǔ)裝置的例子示出一單元/二值NAND閃速存儲(chǔ)器10，但是，本發(fā)明特有的使用側(cè)面電極作為輔助電極的主要特征也可被有效應(yīng)用于多級(jí)(或多值)NAND閃速存儲(chǔ)裝置。20圖9A和圖9B是各表示NAND閃速存儲(chǔ)器的存儲(chǔ)單元晶體管閾值電壓分布的示圖。圖9A是在標(biāo)準(zhǔn)二值NAND閃速存儲(chǔ)器(即，每個(gè)單元存儲(chǔ)一位的數(shù)據(jù))的情況下，而圖9B是在多級(jí)NAND閃速存儲(chǔ)器(例如，每個(gè)單元兩位的數(shù)據(jù))的情況下。在各示圖中，垂直軸表示數(shù)據(jù)位的數(shù)量，而橫軸表示閾值電壓。如圖9A所示，在每個(gè)存儲(chǔ)單元存儲(chǔ)二值數(shù)據(jù)的情況下，閾值電壓分布被分成兩個(gè)分隔開(kāi)的曲線，其中的一個(gè)用于邏輯"1"數(shù)據(jù)，其中的另一個(gè)用于邏輯"0"數(shù)據(jù)。相反，如圖9B所示，在每個(gè)單元四級(jí)(或四值)數(shù)據(jù)的情況下，閾值電壓分布具有分別用于各數(shù)據(jù)位"ll"、"10"、"00"和"01"的四個(gè)分隔開(kāi)的曲線。因此，多級(jí)存儲(chǔ)器的不同數(shù)據(jù)位之間的閾值電壓差變得小于二級(jí)存儲(chǔ)器的，從而導(dǎo)致讀取和寫(xiě)入操作的余量的同樣減小。鑒于此，特別是對(duì)于多級(jí)NAND閃速存儲(chǔ)裝置，NAND閃速存儲(chǔ)器10的上述的讀取/寫(xiě)入余量可擴(kuò)展性是有效的。NAND閃速存儲(chǔ)器10的另一優(yōu)點(diǎn)在于其抑制也被稱(chēng)為芯片面積的芯片襯底面積的不希望的增大或使其最小化的能力，所述芯片襯底面積的不希望的增大否則會(huì)由于額外使用用作輔助電極的側(cè)面電極112而出現(xiàn)。這是因?yàn)?，各?cè)面電極被提供在NAND串中的相鄰兩個(gè)之間，并且還被串行連接的存儲(chǔ)單元晶體管共用或共享。典型地，NAND串之間的半導(dǎo)體襯底的表面區(qū)域是為了在鄰近的NAND串之間獲得電分離而在其中埋入或嵌入元件隔離膜所需要的區(qū)域。因此，在該區(qū)域中額外形成埋入的側(cè)面電極不導(dǎo)致芯片面積的明顯增大。還重要的是，通過(guò)以側(cè)面電極布線的形式的在串行耦接的存儲(chǔ)單元晶體管之間的側(cè)面電極的共用，不再需要提供用于各個(gè)存儲(chǔ)單元的電接觸，這些接觸用于向側(cè)面電極施加電壓。這意味著這里所需要的是每個(gè)側(cè)面電極線而不是每個(gè)存儲(chǔ)單元晶體管提供僅一個(gè)接觸。這也有助于芯片面積增大的最小化。雖然在本實(shí)施例中NAND閃速存儲(chǔ)器10被布置為向其存儲(chǔ)單元陣列中的所有側(cè)面電極布線施加相同的電壓，但實(shí)施例的存儲(chǔ)器可被修改為額外采用選擇性地向側(cè)面電極線中的希望的一個(gè)施加預(yù)先規(guī)定的電勢(shì)水平的電壓的解碼器電路。通過(guò)這樣的解碼器布置，不向不直接與操作余量的改善有關(guān)的那些側(cè)面電極線施加電壓。因此，能夠整體減少存儲(chǔ)器芯片的功耗。還能夠縮短電極線的充電所花的時(shí)間長(zhǎng)度。當(dāng)與無(wú)條件地向每一個(gè)側(cè)面電極施加電壓的存儲(chǔ)器配置相比時(shí)，這可加速NAND閃速存儲(chǔ)器10的操作。并且，通過(guò)設(shè)計(jì)不向與所感興趣的NAND串相關(guān)的側(cè)面電極線以外的側(cè)面電極線施加電壓，能夠防止操作余量不希望地變窄。優(yōu)選地，各個(gè)側(cè)面電極在屬于作為用于數(shù)據(jù)擦除的一個(gè)單元的同一單元塊的某些存儲(chǔ)單元晶體管之間被共用。這是因?yàn)?，如果這樣的電極被屬于分別地經(jīng)受同時(shí)全部擦除的不同單元塊的那些存儲(chǔ)單元晶體管共用，那么可出現(xiàn)無(wú)意的數(shù)據(jù)擦除。這里注意，在側(cè)面電極不被用作用于在擦除操作期間施加擦除電壓Vera的輔助電極的情況下，對(duì)于電極共用的該限定是不適用的。還優(yōu)選地，隧道絕緣體膜102的有效氧化物厚度(EOT)——典型地，SK)2等效厚度——比側(cè)面電介質(zhì)膜110小。特別是為了在讀取操作期間避免由于在晶體管溝道區(qū)域的側(cè)表面處形成反轉(zhuǎn)層(inversionlayer)或溝道而出現(xiàn)的操作錯(cuò)誤(error)的風(fēng)險(xiǎn)，需要這一點(diǎn)。接下來(lái)參照下面的圖IOA、圖IOB、圖IIA、圖11B.....圖19A和圖19B解釋NAND閃速存儲(chǔ)裝置10的制造方法。圖10A、圖11A、…、圖19A是表示圖1所示的NAND閃速存儲(chǔ)器10的存儲(chǔ)單元陣列的制造中的一些主要工藝步驟處的截面結(jié)構(gòu)的示圖，其中，示出的結(jié)構(gòu)各是沿圖1的線C-C獲取的。圖10B、圖11B.....圖19B分別是它們相應(yīng)的前面視10A、圖11A.....圖19A的沿圖1的線B-B獲取的截面圖。首先，制備半導(dǎo)體襯底100。該襯底可以是p型導(dǎo)電性的硅襯底。然后，如圖10A和圖10B所示，在p型Si襯底100的頂表面上通過(guò)已知的熱氧化技術(shù)將隧道絕緣體膜102形成到預(yù)定厚度——例如，8納米(nm)或更厚或更薄。該膜102由氧化硅(Si02)制成。然后，在該Si02隧道絕緣體膜102上，通過(guò)低壓化學(xué)氣相沉積(LPCVD)技術(shù)將摻雜p型雜質(zhì)的多晶硅膜——例如，"第一"多晶Si層——104x沉積到約50nm的厚度。該p型多晶Si膜104x在后面用作存儲(chǔ)單元晶體管MT的電荷存儲(chǔ)層。然后，膜104x在其頂表面上覆蓋有例如Si3N4之類(lèi)的被選擇的掩模材料的膜150。通過(guò)LPCVD將該掩模膜150沉積到約50nm的厚度。然后，通過(guò)旋涂技術(shù)在掩模膜150的頂上形成光致抗蝕劑膜。通過(guò)光刻技術(shù)對(duì)該抗蝕劑膜進(jìn)行圖案化，以形成用于抗蝕劑膜的蝕刻的掩模。然后，使用該蝕刻掩模以通過(guò)反應(yīng)離子蝕刻(RIE)技術(shù)選擇性地去除掩模膜150，由此提供圖案化的掩模膜。在選擇性蝕刻之后，去除掉抗蝕劑膜。以圖案化的掩模膜150為掩模，第一多晶Si層104x和隨道絕緣體膜102加上Si襯底100沿列方向被選擇性地蝕刻。如圖11A和圖11B所示，該選擇性蝕刻導(dǎo)致限定窄且深的凹槽——例如，溝槽——152，該溝槽152如圖11B中更好地示出的那樣垂直延伸通過(guò)第一多晶Si層104x和隧道絕緣體膜102。然后，在Si襯底100的露出表面部分上通過(guò)熱氧化將例如由Si02制成的用作側(cè)面電介質(zhì)膜110的絕緣膜形成到約10nm的厚度，使得該膜110覆蓋由此限定的溝槽狀凹槽152的內(nèi)側(cè)壁和底面。然后，如圖12A-12B所示，用用作側(cè)面電極112的摻雜p型雜質(zhì)的多晶Si層填充各個(gè)溝槽凹槽152，該層通過(guò)LPCVD被埋入其中以具有約100nm的厚度。然后，對(duì)得到的裝置結(jié)構(gòu)進(jìn)行化學(xué)機(jī)械拋光(CMP)處理，使得執(zhí)行表面平坦化一直到掩模膜150的表面。然后，用作側(cè)面電極112的p型多晶Si層經(jīng)受RIE回蝕(etch-back)，直到低于Si襯底100的表面的水平。然后，如圖13A-13B所示，特別是在圖13B中，用作元件隔離膜114的Si02膜被埋入溝槽152中，使得各溝槽中的半蝕刻的側(cè)面電極112在其表面上覆蓋有元件隔離體膜114。然后，向其應(yīng)用用于平坦化的CMP，直到掩模膜150的表面。然后，如圖14A-14B所示，將掩模膜150蝕刻掉。然后，元件隔離體膜114通過(guò)RIE經(jīng)受回蝕，直到至少部分露出第一多晶Si層104x的側(cè)表面的程度。然后，如圖15A-15B所示，在第一多晶Si層104x和元件隔離體膜114的頂表面上通過(guò)CVD形成由氧化物-氮化物-氧化物(ONO)制成的電介質(zhì)膜106。該ONO膜具有例如約IOnm的厚度，并用作上述的控制電介質(zhì)膜。隨后，用以光刻方法圖案化的抗蝕劑膜154涂敷該控制電介質(zhì)膜106。然后，如圖16A-16B所示，以圖案化的抗蝕劑膜154用作掩模，在控制電介質(zhì)膜106的規(guī)定部分處通過(guò)RIE限定包含通孔156的通路孑Uthrough-goinghole)。在抗蝕劑膜154被去除之后，如圖17A-17B所示，在控制電介質(zhì)膜106上將用作摻雜p型雜質(zhì)的控制電極的"第二"多晶Si層108x沉積到約50nm的厚度。然后，在第二多晶Si層108x上涂敷抗蝕劑膜158并然后通過(guò)光刻技術(shù)對(duì)其進(jìn)行圖案化。然后，如圖18A-18B所示，以圖案化的抗蝕劑膜158為掩模，沿矩陣單元陣列的行方向通過(guò)RIE選擇性地對(duì)隧道絕緣體膜102、第一多晶Si層104x、控制電介質(zhì)膜106和第二多晶Si層108x的多層結(jié)構(gòu)進(jìn)行圖案化。然后，將抗蝕劑膜158蝕刻掉。然后，以第二多晶Si層108x為掩模，通過(guò)離子注入技術(shù)摻雜諸如磷(P)或砷(As)的選擇的n型雜質(zhì)。然后，執(zhí)行熱處理或"烘烤(baking)"，以由此激活在第一和第二多晶Si層104x和108x中摻雜的ii型雜質(zhì)離子，從而導(dǎo)致形成用于各存儲(chǔ)單元晶體管的電荷存儲(chǔ)層104和控制電極108。熱處理還激活在Si襯底100中摻雜的雜質(zhì)離子，使得如圖19A-19B所示的那樣形成n+型擴(kuò)散層221和222以及p-型溝道區(qū)域211。這樣，形成存儲(chǔ)單元晶體管MTij(i-l、2、…、m;j=l、2、…、n)。以類(lèi)似的方式制造沒(méi)有在圖10A-19B中示出的NAND閃速存儲(chǔ)器10的其它存儲(chǔ)單元晶體管，使得獲得這樣的單元晶體管MT的行和列的矩陣。同時(shí)，如圖19A-19B所示，形成選擇柵電極104a和108a以及溝道區(qū)域310加上n+型擴(kuò)散層320,從而導(dǎo)致形成選擇柵晶體管STD1。最后，通過(guò)已知的沉積和圖案化工藝形成所需要的幾個(gè)電互連布線和電介質(zhì)膜。由此，制造了體現(xiàn)本發(fā)明的NAND閃速存儲(chǔ)器10的主要部分。在圖20-22中示出根據(jù)本發(fā)明的另一實(shí)施例的NAND型閃速存儲(chǔ)裝置20。該NAND閃速存儲(chǔ)器20與圖1-3所示的NAND閃速存儲(chǔ)器IO類(lèi)似，其半導(dǎo)體襯底被修改為具有絕緣體上硅(SOI)結(jié)構(gòu)。圖20示出也體現(xiàn)本發(fā)明的NAND閃速存儲(chǔ)器20的存儲(chǔ)單元陣列的主要部分的頂視平面圖。在圖21中示出沿線A-A獲取的NAND閃速存儲(chǔ)單元陣列的截面圖，而在圖22中示出沿線B-B獲取的其截面圖。如圖21所示，NAND閃速存儲(chǔ)器20具有從埋入的絕緣層600和在層600的頂表面上形成的硅層700的疊層構(gòu)建的其硅襯底100，該硅層700在下面將被稱(chēng)為"SOI層"。作為例子，埋入的絕緣層600由氧化硅(Si02)制成。圖20的存儲(chǔ)單元陣列包含在埋入的Si02層600上的SOI層中形成的存儲(chǔ)單元晶體管MTll-MTln。如圖21所示，存儲(chǔ)單元晶體管MTll-MTln被布置為具有在SOI層700中形成的n+型源極/漏極區(qū)域221-22(n+l)、以及各被橫向插入在源極/漏極區(qū)域221-22(n+l)中的相鄰源極/漏極區(qū)域之間的iT型溝道區(qū)域211-21n。由此，各存儲(chǔ)單元晶體管MTlj(j-l、2.....n)是其源極/漏極區(qū)域和溝道區(qū)域被形成為具有n型導(dǎo)電性的阻抑型。在NAND閃速存儲(chǔ)器20中，其村底具有包含埋入的電介質(zhì)層600和SOI層700的SOI結(jié)構(gòu)，在該襯底上形成阻抑型的存儲(chǔ)單元晶體管MT。在厚度比各單元晶體管的柵極長(zhǎng)度小的SOI層700中形成這些晶體管的源極/漏極和溝道區(qū)域，由此提供完全阻抑型的存儲(chǔ)單元。使用該晶體管設(shè)計(jì)使得能夠在讀取操作期間改善NAND閃速存儲(chǔ)器20的被選擇的存儲(chǔ)單元晶體管的截止特性，而同時(shí)增大讀取操作余量。下面解釋也體現(xiàn)本發(fā)明的NAND閃速存儲(chǔ)裝置20的讀取、寫(xiě)入和擦除操作。首先，參照?qǐng)D23和以下給出的表2解釋讀取操作。表2指示NAND閃速存儲(chǔ)器20的一些主要的操作電壓。圖23是NAND閃速存儲(chǔ)器20的存儲(chǔ)單元陣列的主要部分的電路圖。表2<table>tableseeoriginaldocumentpage26</column></row><table>除了鑒于存在埋入的電介質(zhì)層600而不需要施加背柵偏壓Vbb以夕卜，NAND閃速存儲(chǔ)器20的讀取操作與NAND閃速存儲(chǔ)器10的讀取操作類(lèi)似。在NAND閃速存儲(chǔ)器20中，能夠通過(guò)對(duì)側(cè)面電極施加負(fù)的電壓來(lái)進(jìn)一步擴(kuò)展讀取操作余量，其是通過(guò)使用SOI層700上的阻抑型晶體管而改善的。將參照?qǐng)D24連同表2解釋NAND閃速存儲(chǔ)器20的寫(xiě)入操作的一個(gè)例子。圖24是在NAND閃速存儲(chǔ)器20的寫(xiě)入操作期間的電路圖。除了鑒于存在埋入的電介質(zhì)層600而消除背柵偏壓Vbb的施加以外，NAND閃速存儲(chǔ)器20的寫(xiě)入操作與NAND閃速存儲(chǔ)器10的寫(xiě)入操作類(lèi)似。這里回憶，設(shè)計(jì)NAND閃速存儲(chǔ)器20，使得在具有減小的厚度的SOI層700中形成晶體管溝道區(qū)域和源極/漏極擴(kuò)散層。這導(dǎo)致NAND閃速存儲(chǔ)器20的初始溝道和擴(kuò)散電阻值本身變得比NAND閃速存儲(chǔ)器10的高。因此，當(dāng)與NAND閃速存儲(chǔ)器IO相比較時(shí)，NAND閃速存儲(chǔ)器20的由于摻雜的雜質(zhì)原子的隨機(jī)波動(dòng)所導(dǎo)致的溝道/擴(kuò)散電阻不希望的增大的風(fēng)險(xiǎn)較高。該風(fēng)險(xiǎn)導(dǎo)致在寫(xiě)入操作期間NAND串的電阻增大，從而導(dǎo)致寫(xiě)入操作錯(cuò)誤的同樣增加。為了避免這一點(diǎn)，使用向側(cè)面電極112施加正的電壓(例如，+0.5V)以由此抑制或防止NAND串的電阻增大的技術(shù)是有效的。下面參照?qǐng)D25以及表2討論NAND閃速存儲(chǔ)器20的示例性擦除操作。圖25是在NAND閃速存儲(chǔ)器20的擦除操作期間的電路圖。所有的位線BLl-BLm和共用源極線SL被施加擦除電壓Vera(例如，+20V)。例如+4V的預(yù)定電勢(shì)水平的電壓-例如初始電壓Vsgd——被施加到選擇柵極線SGD，從而導(dǎo)致選擇柵晶體管STDl-STDm導(dǎo)通。這允許將擦除電壓Vera(例如，十20V)的電勢(shì)傳送到存儲(chǔ)單元晶體管MTln、MT2n、…、MTmn。在該期間，其它的選擇柵極線SGS被施加初始電壓Vsgs(例如，+4V)，使得選擇柵晶體管STSl-STSm導(dǎo)通，從而導(dǎo)致源極線SL的擦除電壓Vera(例如，+20V)被發(fā)送到存儲(chǔ)單元晶體管MTll、MT21、…、MTml。然后，所有的字線WLl-WLn被設(shè)為0V。當(dāng)它們的控制電極108被設(shè)在0V時(shí)，所有的存儲(chǔ)單元晶體管MTll-MTln、MT21-MT2n.....MTml-MTmn由于它們?yōu)樽枰中投或?qū)動(dòng)為導(dǎo)通。在向SOI層700施加擦除電壓(例如，+20V)時(shí)，從各個(gè)存儲(chǔ)單元晶體管的電荷存儲(chǔ)層104射出電子，用于通過(guò)插入在其間的隧道絕緣體膜102注入到其相關(guān)的溝道區(qū)域中。當(dāng)從電荷存儲(chǔ)層104釋放電子時(shí)，被選擇的存儲(chǔ)單元晶體管MT11的閾值電壓從正的閾值電壓Vp變?yōu)樨?fù)的閾值電壓Ve，從而導(dǎo)致建立擦除狀態(tài)(即，在其中存儲(chǔ)邏輯"r數(shù)據(jù))。結(jié)果，存儲(chǔ)單元晶體管MTln、MT2n、…、MTmn被一次都擦除。由于布置NAND閃速存儲(chǔ)器20使得在厚度較小的SOI層700中形成晶體管溝道區(qū)域和源極/漏極擴(kuò)散層，因此，該存儲(chǔ)裝置可經(jīng)受由于從襯底側(cè)給出的擦除電壓Vera的電勢(shì)降而出現(xiàn)的擦除不足或擦除27失敗。為了避免這種擦除不足或失敗，使用這樣的技術(shù)是有效的，即，向側(cè)面電極112施加擦除電壓Vera(例如，+20V)用于將電子釋放到這些電極中，而同時(shí)使得溝道區(qū)域的表面電勢(shì)穩(wěn)定而沒(méi)有任何明顯的電壓降，以由此促進(jìn)或加速電子向溝道的傳送。圖26示出也體現(xiàn)本發(fā)明的NAND閃速存儲(chǔ)器的存儲(chǔ)單元的截面圖。與圖20-22所示的NAND閃速存儲(chǔ)器20相比，該NAND閃速存儲(chǔ)器具有不同的存儲(chǔ)單元晶體管源極/漏極結(jié)構(gòu)。如圖26所示，存儲(chǔ)單元晶體管MTll-MTln被布置為具有iT型源極/漏極和iT型溝道區(qū)域。在該NAND閃速存儲(chǔ)器的操作中，向未被選擇的存儲(chǔ)單元的字線施加的電壓Vread將iT型源極/漏極反轉(zhuǎn)以形成n+區(qū)域。從存儲(chǔ)單元晶體管消除n+型源極/漏極使得能夠具有該NAND閃速存儲(chǔ)器的簡(jiǎn)單制造工藝。雖然已參照其實(shí)際例子說(shuō)明了本發(fā)明的當(dāng)前優(yōu)選的實(shí)施例，但是，所述實(shí)施例僅是例子，并且意圖不在于限制本發(fā)明。另外，雖然關(guān)于非易失性半導(dǎo)體存儲(chǔ)裝置及其制造方法在示出的實(shí)施例的說(shuō)明中省略了對(duì)于解釋本發(fā)明不直接需要的那些部分的解釋?zhuān)牵梢砸暻闆r(onacase-by-casebasis)使用關(guān)于所需要的非易失性半導(dǎo)體存儲(chǔ)裝置及其制造工藝的任何適當(dāng)?shù)囊?。例如，可以修改在上述?shí)施例中由硅(Si)制成的半導(dǎo)體襯底和晶體管溝道區(qū)域，使得各由其它類(lèi)似的適當(dāng)?shù)陌雽?dǎo)體材料制成，所述半導(dǎo)體材料包含但不限于SixGei-x(這里，"x"大于或等于0且小于1)、SiC、GaN、GaAs和InP。在這種情況下也可獲得類(lèi)似的結(jié)果。還應(yīng)注意，包含本發(fā)明的主題并且可被本發(fā)明所屬領(lǐng)域的技術(shù)人員設(shè)計(jì)修改的每一非易失性半導(dǎo)體存儲(chǔ)裝置都應(yīng)被解釋為落入本發(fā)明的范圍內(nèi)。本發(fā)明的范圍由所附的權(quán)利要求及其等同物的范圍限定。權(quán)利要求1.一種非易失性半導(dǎo)體存儲(chǔ)裝置，包括:半導(dǎo)體襯底；和所述半導(dǎo)體襯底上的多個(gè)存儲(chǔ)單元，所述存儲(chǔ)單元中的每一個(gè)具有存儲(chǔ)單元晶體管，其中，所述存儲(chǔ)單元形成包含多個(gè)所述存儲(chǔ)單元晶體管的串行連接的陣列，所述存儲(chǔ)單元晶體管中的每一個(gè)具有在所述半導(dǎo)體襯底中形成的一對(duì)源極和漏極區(qū)域、橫向插入在所述源極和漏極區(qū)域之間的具有上表面和側(cè)表面的溝道區(qū)域、在所述溝道區(qū)域的上表面上的隧道絕緣體膜、在所述隧道絕緣體膜上的電荷存儲(chǔ)層、在所述電荷存儲(chǔ)層上的控制電介質(zhì)膜、在所述控制電介質(zhì)膜上的控制電極、在所述溝道區(qū)域的側(cè)表面上的側(cè)面電介質(zhì)膜、以及提供在所述側(cè)面電介質(zhì)膜上以彼此相對(duì)使得所述溝道區(qū)域位于其間的第一側(cè)面電極和第二側(cè)面電極，其中，所述第一側(cè)面電極在被串行連接在一起的所述存儲(chǔ)單元晶體管中的鄰近存儲(chǔ)單元晶體管之間被共享，并且，所述第二側(cè)面電極在被串行連接在一起的所述存儲(chǔ)單元晶體管中的鄰近存儲(chǔ)單元晶體管之間被共享。2.根據(jù)權(quán)利要求l的裝置，其中，所述半導(dǎo)體襯底具有在所述溝道區(qū)域下面的埋入的電介質(zhì)層。3.根據(jù)權(quán)利要求l的裝置，其中，所述存儲(chǔ)單元晶體管是阻抑型的晶體管。4.根據(jù)權(quán)利要求l的裝置，其中，所述隧道絕緣體膜的二氧化硅膜等效厚度比所迷側(cè)面電介質(zhì)膜的小。5.根據(jù)權(quán)利要求l的裝置，還包括負(fù)的電壓的驅(qū)動(dòng)器。6.根據(jù)權(quán)利要求l的裝置，還包括用于在所述存儲(chǔ)單元晶體管的寫(xiě)入操作期間向所述側(cè)面電極施加正的電壓的驅(qū)動(dòng)器。7.根據(jù)權(quán)利要求l的裝置，還包括用于在所述存儲(chǔ)單元晶體管的擦除操作期間向所述側(cè)面電極施加正的電壓的驅(qū)動(dòng)器。8.根據(jù)權(quán)利要求l的裝置，其中，所述電荷存儲(chǔ)層由多晶硅制成。9.根據(jù)權(quán)利要求l的裝置，其中，所述半導(dǎo)體襯底由硅制成。10.根據(jù)權(quán)利要求l的裝置，其中，所述存儲(chǔ)單元晶體管中的每一個(gè)能夠在其中存儲(chǔ)多于兩個(gè)的數(shù)據(jù)值。全文摘要本發(fā)明公開(kāi)了一種在晶體管溝道區(qū)域的相對(duì)橫向表面上具有作為輔助電極的側(cè)面電極以由此改善操作余量的NAND型電可擦可編程只讀存儲(chǔ)器(EEPROM)裝置。也被稱(chēng)為NAND閃速存儲(chǔ)器的NANDEEPROM在半導(dǎo)體襯底上具有包含存儲(chǔ)單元晶體管的串行組合的存儲(chǔ)單元的陣列。存儲(chǔ)單元晶體管中的每一個(gè)具有一對(duì)源極和漏極區(qū)域、溝道區(qū)域、隧道絕緣體膜、電荷存儲(chǔ)層、控制電介質(zhì)膜、控制電極、溝道區(qū)域的側(cè)面上的側(cè)面電介質(zhì)膜、以及在溝道區(qū)域的側(cè)表面上形成使得溝道區(qū)域被橫向插入其間的側(cè)面電極。側(cè)面電極被串行耦接的存儲(chǔ)單元晶體管中的相鄰存儲(chǔ)單元晶體管共用或“共享”。文檔編號(hào)H01L29/423GK101378066SQ20081014636公開(kāi)日2009年3月4日申請(qǐng)日期2008年8月27日優(yōu)先權(quán)日2007年8月31日發(fā)明者松澤一也,鳥(niǎo)山周一申請(qǐng)人:株式會(huì)社東芝