專利名稱：半導(dǎo)體存儲(chǔ)裝置的生產(chǎn)方法及半導(dǎo)體存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲(chǔ)裝置，尤其是多位電荷俘獲型存儲(chǔ)裝 置，該半導(dǎo)體存儲(chǔ)裝置包括存儲(chǔ)單元陣列和尋址外圍器件，還涉及 這些存儲(chǔ)裝置的生產(chǎn)方法。
背景技術(shù)：
DE 10110150描述了具有電荷俘獲層的存4諸裝置，所述存4諸裝 置能與尋址外圍器件的晶體管 一起制造。所述生產(chǎn)方法應(yīng)用于虛擬 接地(virtual-ground) NOR陣列。采用傳統(tǒng)的淺溝槽隔離模塊。注 入勢(shì)阱，進(jìn)而生成電荷俘獲層。另外，對(duì)于不同類型的晶體管可以 形成不同的柵極氧化物。沉積柵極疊層的第一層并對(duì)其圖案化，以 在才是供給存貯單元陣列的區(qū)域中獲得內(nèi)埋位線開口 。內(nèi)埋位線和存 儲(chǔ)單元晶體管的源極/漏極區(qū)通過該開口被注入，隨后對(duì)注入物進(jìn)行 退火。填充開口，并對(duì)表面進(jìn)4亍平坦化。沉積第二棚4及層并對(duì)其圖 案化，以在陣列區(qū)域中和外圍器件中形成柵極。通過進(jìn)一步的注入， 在外圍器件中形成CMOS晶體管結(jié)。對(duì)注入物進(jìn)行退火處理，隨后 進(jìn)行標(biāo)準(zhǔn)的后續(xù)工序步驟。
在進(jìn)行外圍晶體管的源極/漏極區(qū)的注入之前，注入存儲(chǔ)單元晶 體管的源4及/漏4及區(qū)。因此，在摻雜原子已經(jīng)存在于存儲(chǔ)單元陣列中 并且由于退火過程相對(duì)專交大的熱量堆積而受到強(qiáng)化擴(kuò)散時(shí)，必須對(duì) 外圍器件中的注入物進(jìn)行退火。因此，對(duì)于存儲(chǔ)單元晶體管，不可
能實(shí)現(xiàn)足夠小的(優(yōu)選為最小的)熱量堆積，所述存儲(chǔ)單元晶體管 為收縮到最小結(jié)構(gòu)尺寸的裝置。如果不使熱量堆積適應(yīng)存儲(chǔ)單元晶 體管的需求，則無法實(shí)現(xiàn)進(jìn)一步的小型化和改進(jìn)的可量測(cè)性。但是， 由于外圍晶體管的需求，對(duì)熱量堆積的限制較低。發(fā)明內(nèi)容本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置的生產(chǎn)方法，在該方法中，將 一層導(dǎo)電材料施加于載體表面，由該層導(dǎo)電材料形成的柵電極形成 于載體表面的第 一 區(qū)域上方，在該第 一 區(qū)域中進(jìn)行用于源極/漏才及區(qū) 的摻雜劑的注入，對(duì)注入物進(jìn)行退火，施加輔助的介電材料層，對(duì) 表面進(jìn)行平坦化，對(duì)第一區(qū)域覆以掩模，在載體表面的第二區(qū)域中 進(jìn)行用于源/漏極區(qū)的摻雜劑的進(jìn)一步注入，對(duì)注入物進(jìn)行退火，以 及在第二區(qū)域中形成存儲(chǔ)單元陣列。從附圖的簡(jiǎn)要說明具體實(shí)施方式
、所附權(quán)利要求和附圖，本 發(fā)明的這些以及其它特征將變得顯而易見。


為了更完整地了解本發(fā)明及其優(yōu)點(diǎn)，結(jié)合附圖進(jìn)4于如下的描述，附圖中圖1示出了實(shí)施例的在施加存儲(chǔ)層之后的中間產(chǎn)品的剖面。 圖2示出了根據(jù)圖1的在施加導(dǎo)電材料層和硬掩模層之后的剖面。圖3示出了尋址外圍器件中第一硬掩模和有源區(qū)域的布置。 圖4示出了存儲(chǔ)單元區(qū)域平面剖一見圖。
圖5示出了根據(jù)圖2的在施加用于平坦化表面的第一輔助層之 后的咅'J面。
圖6示出了才艮據(jù)圖5的替換實(shí)施例的剖面。
圖7示出了根據(jù)圖5或圖6的在位于存儲(chǔ)單元區(qū)域的導(dǎo)電材料 層中形成開口之后的剖面。
圖8示出了圖7所示中間產(chǎn)品的存儲(chǔ)單元區(qū)域的平面圖。
圖9示出了才艮據(jù)圖7的在施加第二輔助層之后的剖面。
圖10示出了才艮據(jù)圖9的具有薄側(cè)壁間隔件的替換實(shí)施例的剖面。
圖11示出了根據(jù)圖9或圖10的在施加字線層序列(wordline layer sequence )之后的咅寸面。
圖12示出了在形成字線疊層之后與圖11所示剖面垂直的剖面。
圖13示出了字線疊層布置的平面圖。
圖14示出了根據(jù)圖11的在施加金屬間電介質(zhì)之后的剖面。 圖15示出了根據(jù)圖11又一實(shí)施例的剖面。 圖16示出了根據(jù)圖15的在施加金屬間電介質(zhì)之后的剖面。 圖17示出了根據(jù)圖IO又一實(shí)施例的剖面。
圖1示出了在應(yīng)用本方法第一實(shí)例的第一工序步驟之后的載體l的剖面，所述載體可以是半導(dǎo)體主體或基板。載體表面2設(shè)置有 第一區(qū)域3，其中將設(shè)置外圍器件；第二區(qū)域4,其中將形成存儲(chǔ) 單元陣列。為晶體管的柵極電介質(zhì)提供的第一電介質(zhì)5形成在第一 區(qū)域3中的載體表面2上。第二電介質(zhì)6形成在第二區(qū)域4中?？?以另外設(shè)置為不同類型晶體管提供的其它介電層，例如圖1所示的 第一區(qū)域3中的第三電介質(zhì)7。有源晶體管區(qū)域被隔離區(qū)8隔開，例如，所述隔離區(qū)可以是場(chǎng) 隔離或淺溝槽隔離。隔離區(qū)8可以以傳統(tǒng)方式通過應(yīng)用氮化物石更掩 模、載體材料的反應(yīng)離子刻蝕、可選地應(yīng)用襯墊(liner )、應(yīng)用氧化 物填充、用CMP (化學(xué)機(jī)械拋光)的平坦化而形成。優(yōu)選地，在形 成隔離區(qū)8之后形成柵極電介質(zhì)。例如，通過采用標(biāo)準(zhǔn)CMOS工藝 以乂>知的方式進(jìn)4亍注入而形成適當(dāng)?shù)膭?shì)阱9。在第二區(qū)域4上方，可以應(yīng)用用于存儲(chǔ)單元晶體管的存儲(chǔ)層10 或存儲(chǔ)層序列，尤其是適于電荷俘獲的介電材料的存儲(chǔ)層。圖l示 出了如此獲得的中間產(chǎn)品的剖面。圖2示出了根據(jù)圖1的另一中間產(chǎn)品的剖面。沉積導(dǎo)電材料層 11,例如所述導(dǎo)電材料層可以是導(dǎo)電摻雜的多晶硅，所述多晶硅被 提供給柵電極。在導(dǎo)電材料層11上應(yīng)用硬掩才莫層13，所述-更掩才莫 層可以是氮化物。構(gòu)造硬掩模層13的結(jié)構(gòu)，以在載體表面2的第 一區(qū)域3上方形成第 一硬掩才莫14。根據(jù)提供給外圍器件的柵極結(jié)構(gòu)， 對(duì)第一硬掩模14進(jìn)行圖案化。在該硬掩模的圖案化期間，第二區(qū) 域4例如被覆以抗蝕層。硬掩模層13的圖案化可以以傳統(tǒng)方式通 過標(biāo)準(zhǔn)光刻步驟獲得。第一硬掩模14的結(jié)構(gòu)被刻蝕入導(dǎo)電材料層 11中，以形成4冊(cè)電4及12。
圖3示出了有源區(qū)域15上方的第一硬掩模14的平面圖，所述 有源區(qū)域被提供給作為實(shí)例示出的外圍晶體管之一 。圖4示出了具有完整硬掩模層13的載體表面2的第二區(qū)域4 的平面圖，在本實(shí)例中所述硬掩模層沒有完全覆蓋存儲(chǔ)層10。圖5示出了才艮據(jù)圖2的在應(yīng)用側(cè)壁間隔件16和進(jìn)行源極/漏極 區(qū)17的注入之后的剖面。以這種方式，利用適當(dāng)?shù)囊r墊/間隔件的 組合，通過傳統(tǒng)的注入和退火步驟可以制造出各種CMOS裝置的源 才及/漏4及結(jié)。圖5 4又示出了一個(gè)典型實(shí)例。而后在第一區(qū)域上應(yīng)用第 一輔助層18，并對(duì)表面進(jìn)4亍平坦化?？梢酝ㄟ^CMP實(shí)現(xiàn)平坦化， 所述平坦化大約止于第一硬掩才莫14的上表面。圖6示出了根據(jù)圖5的用于另一實(shí)施例的剖面，其中，在施加 第一輔助層18之前已經(jīng)除去側(cè)壁間隔件16。圖5和圖6的剖面示出了這種方法的本質(zhì)特征。與現(xiàn)有技術(shù)相 比，在外圍器件中形成4冊(cè)4及疊層并在第一區(qū)i或3中進(jìn)4亍源杉L/漏才及區(qū) 17的注入之后，通過對(duì)裝置表面進(jìn)行平坦化，有可能實(shí)現(xiàn)4要逆序形 成外圍晶體管和存儲(chǔ)單元晶體管的源極/漏極結(jié)。圖7示出了根據(jù)圖6的在對(duì)第二區(qū)域4上方的導(dǎo)電材料層11 進(jìn)行圖案化之后的剖面。這可以通過傳統(tǒng)的光刻步驟實(shí)現(xiàn)，通過所 述光刻步驟硬掩才莫層13#1圖案化為第二硬掩才莫19。例如，可以通 過反應(yīng)離子蝕刻對(duì)第二硬掩模19和導(dǎo)電材料層11進(jìn)行結(jié)構(gòu)化。存 ^賭層10可^f呆留于開口中，或者可以或多或少地去除。而后，優(yōu)選 i也，施力口用于內(nèi)i里4立線20的暈習(xí)犬注入物(halo implant )。圖8示出了第二區(qū)域4的平面圖，指出了第二硬掩模19的帶 狀部分與內(nèi)埋位線20的區(qū)域的相對(duì)位置。
圖9示出了才艮據(jù)圖7的在內(nèi)埋位線20完全注入之后的剖面， 該圖包括各個(gè)存儲(chǔ)單元晶體管的源極/漏極區(qū)。此處合適的典型注入 使用砷作為摻雜劑，所述摻雜劑引入劑量大于1015/cm2。通常在 1000。C至1050。C下進(jìn)行退火最多5秒鐘。而后，用介電材料的第二 輔助層21填充開口 。再次對(duì)表面進(jìn)4亍平坦化。這可以再次通過CMP 實(shí)現(xiàn)，所述平坦化止于石更掩才莫14和19上。
圖IO示出了另一實(shí)施例，所述實(shí)施例在導(dǎo)電材料層11的帶狀 ^隊(duì)留部分的側(cè)壁處以及可選:l也在第二石更掩才莫19的側(cè)壁處"i殳置有薄 間隔件22。優(yōu)選地，這些間隔件22在內(nèi)埋位線20的最終注入之前 形成。而后，將第二硬掩模19從第二區(qū)域4去除。第一硬掩模14 仍保留在第一區(qū)域3上方。當(dāng)去除第二硬掩模19時(shí)，其被適合的 掩模覆蓋。
圖11示出了根據(jù)圖9的在施加字線層序列23之后的剖面。字 線層序列23可以包括字線多晶硅層24，其4妄觸連接導(dǎo)電材料層 11的保留部分，這些保留部分被設(shè)置為存貯單元晶體管的柵電極； 字線金屬層25,例如，其可以是鎢或石圭4匕鴒；以及字線石更掩沖莫層 26，例如，其可以是氮〗匕物。
圖12示出了在字線層序列23和導(dǎo)電材料層11被圖案化為字 線疊層27之后與圖11所示剖面垂直的剖面。優(yōu)選地，這可以通過 傳統(tǒng)的光刻步驟和隨后的RIE (反應(yīng)離子刻蝕)實(shí)現(xiàn)，止于存儲(chǔ)層 10上。在柵極之間引入信道終止注入物28，以使各存儲(chǔ)單元相互隔離。
圖13示出了第二區(qū)域4的平面圖，指出了字線疊層27的布置。
圖14示出了根據(jù)圖11的在施加金屬間電介質(zhì)29之后的剖面， 所述金屬間電介質(zhì)填充字線疊層之間的間隙。金屬間電介質(zhì)29可
以是氧化物或具有低介電常數(shù)的其它材料。再次對(duì)表面進(jìn)行平坦化，例如通過CMP。隨后的工序步驟可以包4舌向CMOS裝置的 載體、字線、及柵極多晶石圭施加一種或幾種類型的接觸。后面的4妄 觸對(duì)于本生產(chǎn)方法是獨(dú)一無二的，因?yàn)橥鈬w管的柵電極已在存 儲(chǔ)單元陣列之前加工出來。進(jìn)一步，施加含有金屬間電介質(zhì)和通孔 以及鈍化物的幾個(gè)金屬層(metal level )。這可以根據(jù)傳統(tǒng)加工工藝 進(jìn)行。圖15示出了根據(jù)圖11的另一實(shí)施例的剖面。在本實(shí)施例中， 在施加字線層序列23之前，第一石更掩才莫14和第二石更掩才莫19被一 起去除。在這種情況下，字線層序列23用來接觸并電連接于外圍 晶體管的4冊(cè)電極12,并形成4冊(cè)電4及疊層30。如圖15所示，在本實(shí) 例中，字線層序列23示出了位于4冊(cè)電4及12邊》彖上方的突出結(jié)構(gòu)31, 所述字線層序列包含字線多晶石圭層24、字線金屬層25和字線^更掩 模層26。這意味著字線層序列橫向上超出了柵電極12，使得字線 層序列的邊緣部分位于橫向相鄰的第一輔助層18之上。圖16示出了才艮據(jù)圖15的以與結(jié)合圖14所述方式類似的方式 施加金屬間電介質(zhì)29之后的剖面。圖17示出了4艮據(jù)圖IO的另一實(shí)施例的剖面。在本實(shí)施例中， 在注入內(nèi)埋位線之后，可選地在施加薄間隔件22之后，將第一石更 掩模14從外圍器件中的柵電極12上去除。這可以再次通過光刻步 驟進(jìn)行。將導(dǎo)電材料32選4奪性地沉積在柵電極12和內(nèi)埋位線上。 這種材料可以包含金屬(如鈷)，由此可形成硅化金屬沉積層 (salicidation )(自對(duì)準(zhǔn)^圭化金屬沉積層)，所述^圭化金屬沉積層在 使用鈷的本實(shí)施例中是CoSi。隨后將第二輔助層21也施加于柵電 極12上以覆蓋導(dǎo)電材料32。本實(shí)施例中，柵電極12的接觸類型與 內(nèi)埋位線上的導(dǎo)電材料的接觸類型相同。
所述方法尤其適用于多位電荷俘獲型存儲(chǔ)裝置，具體地說，適 于通過單元的電流與字線平行引入的一類存儲(chǔ)陣列。所爿>開的集成 概念通過使存儲(chǔ)單元晶體管的結(jié)擴(kuò)散最小化而改善了可量測(cè)性。盡
管虛擬接地陣列的特性要求對(duì)于單元晶體管和尋址CMOS裝置采 用不同的工藝步艱《，且退火步-驟也相應(yīng)i也不同，^旦由于存^諸單元結(jié) 在制造過程的盡可能最后的階段進(jìn)行退火，所以這不會(huì)造成任何缺 陷。因此，存儲(chǔ)單元晶體管承受的熱量堆積可以最小化。這通過在 外圍器件的主要工序完成之后激活單元結(jié)而成為可能。因此，單元 晶體管的n+結(jié)的橫向擴(kuò)散可以限制在小于10 nm的距離內(nèi)。
盡管已經(jīng)詳細(xì)描述了本發(fā)明及其優(yōu)點(diǎn)，但應(yīng)理解在不背離所附 權(quán)利要求所限定的本發(fā)明的精神和范圍內(nèi)，可以進(jìn)行各種改變、取 代和變更。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)裝置的生產(chǎn)方法，所述方法包括在載體表面上施加導(dǎo)電材料層；在所述載體表面的第一區(qū)域上方由所述導(dǎo)電材料層形成柵電極；在所述第一區(qū)域中進(jìn)行用于源極/漏極區(qū)的摻雜劑的注入；對(duì)注入物進(jìn)行退火；施加輔助的介電材料層；對(duì)所述表面進(jìn)行平坦化；用掩模覆蓋所述第一區(qū)域；在所述載體表面的第二區(qū)域中進(jìn)行用于源極/漏極區(qū)的摻雜劑的進(jìn)一步注入；對(duì)注入物進(jìn)行退火；以及在所述第二區(qū)域中形成存儲(chǔ)單元陣列。
2. 才艮據(jù)4又利要求1所述的方法，進(jìn)一步包4舌借助于硬掩模而形成所述柵電極。
3. 根據(jù)權(quán)利要求2所述的方法，其中當(dāng)平坦化所述表面時(shí)所述硬掩模被留在所述柵電極上。
4. 根據(jù)權(quán)利要求3所述的方法，其中所述平坦化止于所述力更掩—莫上。
5. —種半導(dǎo)體存儲(chǔ)裝置的生產(chǎn)方法，所述方法包括在載體表面的第一區(qū)域上方形成第一棚^及電介質(zhì)，并在 所述載體表面的第二區(qū)i或上方形成第二才冊(cè)4及電介質(zhì)；施加導(dǎo)電材料層；施加硬掩模層；在所述第一區(qū)域上方，將所述硬掩才莫層構(gòu)造成硬掩模；通過使用所述硬掩才莫來構(gòu)造所述導(dǎo)電材并+層，在所述第 一區(qū)i或上方形成4冊(cè)才及電介質(zhì)；在所述第 一 區(qū)域中進(jìn)行用于源極/漏極區(qū)的摻雜劑的注入；只于注入物進(jìn)4亍退火； 施加輔助的介電材料層； 對(duì)所述表面進(jìn)行平坦化； 用掩模覆蓋所述第一區(qū)域；以及 在所述第二區(qū)域中形成存儲(chǔ)單元陣列。
6. 根據(jù)權(quán)利要求5所述的方法，進(jìn)一步包括在所述第二區(qū)域上方，將所述硬掩模層圖案化為第二硬使用所述第二硬掩模圖案化所述第二區(qū)域上方的所述導(dǎo) 電材料層；在所述第二區(qū)域中，進(jìn)行用于存儲(chǔ)晶體管的源極/漏極區(qū) 的摻雜劑和內(nèi)埋位線的注入；以及對(duì)注入物進(jìn)行退火。
7. 根據(jù)權(quán)利要求6所述的方法，進(jìn)一步包括施加另 一輔助的介電材料層； 對(duì)所述表面進(jìn)行平坦化； 去除所述第二硬掩模； 施加字線層序列；以及 將所述字線層序列圖案化為字線疊層。
8. 根據(jù)權(quán)利要求6所述的方法，進(jìn)一步包括施加另 一輔助的介電材料層；對(duì)所述表面進(jìn)4于平坦化； 去除所述硬掩模層； 施加字線層序列；以及將所述字線層序列圖案化為所述第一區(qū)域上方的柵電招^ 疊層和所述第二區(qū)域上方的字線疊層。
9. 根據(jù)權(quán)利要求6所述的方法，進(jìn)一步包括從所述第 一 區(qū)域中去除所述硬掩才莫；選才奪性地將導(dǎo)電材料沉積到所述第 一 區(qū)域上方的所述棚-電極上和所述第二區(qū)域上方的注入?yún)^(qū)域上；施加另 一輔助的介電材料層；對(duì)所述表面進(jìn)4于平坦化；從所述第二區(qū)域中去除所述第二硬掩模；施加字線層序列；以及將所述字線層序列圖案化為字線疊層。
10. 才艮據(jù)權(quán)利要求9所述的方法，其中，所述導(dǎo)電材料被沉積，以 形成石圭化金屬沉積層。
11. 根據(jù)權(quán)利要求IO所述的方法，其中，所述導(dǎo)電材料包含鈷， 以形成CoSi。
12. 根據(jù)權(quán)利要求1至11中任一項(xiàng)所述的方法，進(jìn)一步包括在所述第二區(qū)域上方施加適于電荷俘獲的存儲(chǔ)層。
13. —種半導(dǎo)體存儲(chǔ)裝置的生產(chǎn)方法，所述方法包括在載體表面上施加導(dǎo)電材料層，所述載體表面包括用于 尋址外圍器件的第 一 區(qū)域和用于存儲(chǔ)單元陣列的第二區(qū)域；在所述導(dǎo)電材料層上施加硬掩模層；在所述第一區(qū)域上方形成所述硬掩模層和所述導(dǎo)電材料 層的4冊(cè)電4及疊層；在所述第 一 區(qū)域中進(jìn)行用于源才及/漏極區(qū)的摻雜劑的注 入，與所述柵電極疊層自對(duì)準(zhǔn)；7寸注入物進(jìn)4于退火；在所述第二區(qū)域上方，圖案化所述石更掩才莫層和所述導(dǎo)電 材料層；在所述第二區(qū)域中，進(jìn)行用于源4及/漏才及區(qū)的摻雜劑和內(nèi) 埋位線的注入；以及只于所述注入物進(jìn)4于退火。
14. 才艮據(jù)權(quán)利要求13所述的方法，進(jìn)一步包括在所述4冊(cè)電才及疊層之間施加輔助的介電材并+層，并平坦 化所述表面。
15. 根據(jù)權(quán)利要求14所述的方法，其中，平坦化所述表面可達(dá)到 所述硬掩模層的上表面水平。
16. 才艮據(jù)斗又利要求13至15中任一項(xiàng)所述的方法，進(jìn)一步包4舌在施加導(dǎo)電材料層之前，在所述第二區(qū)域上方施加適于 電荷俘獲的材料。
17. —種半導(dǎo)體存儲(chǔ)裝置，包括用于尋址外圍器件的第 一 區(qū)域和用于存儲(chǔ)單元陣列的第 二區(qū)域；柵電極，位于所述第一區(qū)域上方；所述柵電極包含選擇性沉積的導(dǎo)電材料。
18. 根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，進(jìn)一步包括內(nèi)埋位線，位于所述第二區(qū)域中；所述內(nèi)埋位線包含選擇性沉積的導(dǎo)電材料。
19. 根據(jù)權(quán)利要求17或18所述的半導(dǎo)體存儲(chǔ)裝置，其中，所述選 才奪性沉積的導(dǎo)電材并+形成金屬石圭化物。
20. 根據(jù)權(quán)利要求17或18所述的半導(dǎo)體存儲(chǔ)器，其中，所述選擇 性:咒積的導(dǎo)電才才并+形成CoSi。
全文摘要
本發(fā)明公開了一種半導(dǎo)體存儲(chǔ)裝置的生產(chǎn)方法。將導(dǎo)電材料層施加于載體表面上。在載體表面的第一區(qū)域上方由導(dǎo)電材料層形成柵電極。在第一區(qū)域中進(jìn)行用于源極/漏極區(qū)的摻雜劑的注入。對(duì)注入物進(jìn)行退火，并施加輔助的介電材料層以平坦化表面。用掩模覆蓋第一區(qū)域，并且在載體表面的用于存儲(chǔ)單元陣列的第二區(qū)域中進(jìn)行用于源極/漏極區(qū)的摻雜劑的進(jìn)一步注入。對(duì)注入物進(jìn)行退火，并且在第二區(qū)域中形成存儲(chǔ)單元。該半導(dǎo)體存儲(chǔ)裝置可以在外圍器件的柵電極上和存儲(chǔ)單元陣列的內(nèi)埋位線上包括選擇性沉積的導(dǎo)電材料。
文檔編號(hào)H01L21/8247GK101154633SQ20071015175
公開日2008年4月2日 申請(qǐng)日期2007年9月27日 優(yōu)先權(quán)日2006年9月29日
發(fā)明者K·-H·庫斯特斯, 約瑟夫·威勒 申請(qǐng)人:奇夢(mèng)達(dá)股份公司