專利名稱：半導體結構和制造半導體結構的方法
技術領域：
本發(fā)明涉及一種半導體結構和一種制造半導體結構的方法。更特別地，本發(fā)明涉及將硅化物接觸(源極/漏極和/或柵極)與互連結構相接合的線路中間(MOLmiddle-of-the-line)金屬化層(metallurgy)，以及制造這樣的MOL金屬化層的方法。
背景技術：
鎢(W)廣泛地用于半導體工業(yè)，作為線路中間(MOL)金屬化層，將半導體器件或集成電路的硅化物接觸與上覆的互連結構相接合。MOL金屬化層典型地在構圖的電介質材料(例如SiO2)之內形成，這種構圖的電介質材料具有一個或多個接觸開口，這些接觸開口延伸到各硅化物接觸的表面。
由于形成到電介質材料中的接觸開口的高深寬比(深寬比大于3)和小特征尺寸(在約0.1微米或更小的量級上)，所以通過化學汽相淀積(CVD)工藝來淀積W，該工藝通常包括WF6和硅烷作為前體(precursor)。
在這樣的環(huán)境中，在成核步驟(由以下的方程式1表示)和體填充步驟(由以下的方程式2表示)中淀積W。觀察到在以下方程式中，‘g’表示氣體，并且‘s’表示固體。
在成核期間，發(fā)生以下反應2WF6(g)+3SiH4(g)→2W(s)+3SiF4+6H2(g)—方程式1在體填充處理步驟期間，發(fā)生以下反應WF6(g)+3H2(g)→W(s)+6HF(g) —方程式2然而，已知WF6與游離硅起反應，以通過以下反應形成元素鎢和硅烷
2WF6(g)+3Si(g)→2W(s)+3SiF4(g)+6H2(g)—方程式3因為方程式3所述的反應，所以在CVD W工藝之前，必須淀積襯墊，以保護硅。然而，襯墊還需要降低硅化物接觸與W之間的接觸電阻，并且作為CVD W與電介質材料之間的粘附層。
很多不同類型的襯墊是已知的，并且已經在現有技術中得到了應用。一種廣泛使用的襯墊是Ti/CVD TiN疊層。已知Ti是一種良好的氧‘吸氣劑’(也就是，Ti對于氧具有高親和力)，并且從而幫助清理表面氧化物。然而，過量的Ti是有害的，原因是它將與WF6或HF起反應，形成火山爆發(fā)缺陷，這種情況在所形成的氟化Ti作為揮發(fā)性核素留下時發(fā)生。對于一些早期的技術，在Ti淀積之后，使襯墊疊層經受形成氣體退火(例如，550℃，1/2小時)，以將過量的Ti轉換成TiN。然而，對于現今的高性能器件生成，特別是使用一硅化Ni的那些器件的生成，除去或省略了這種形成氣體退火，原因是當經受高溫退火工藝時，一硅化鎳將轉換成電阻更大的二硅化鎳。
克服反應Ti問題的一種解決方案是增加CVD TiN的厚度。然而，CVD TiN是一種相對高電阻的材料，它典型地具有大約比元素Ti大4至10倍的薄片電阻率。
因為接地線寬(ground rule)或器件幾何尺寸正變得越來越小，并且接觸開口深寬比正變得越來越大，所以TiN的階梯覆蓋也正受到關注，原因是減小的階梯覆蓋要求TiN襯墊足夠厚，以保證在接觸開口之內的足夠淀積。
鑒于以上情況，持續(xù)地需要研制出避免采用現有技術MOL金屬化層而帶來的上述缺陷的新的MOL金屬化層。

發(fā)明內容
本發(fā)明提供一種新的MOL金屬化層，其中用含Co的襯墊取代上述傳統(tǒng)的TiN襯墊。“含Co”意指襯墊單獨地包括元素Co，或包括元素Co和P或B中的一個?？蛇x地，還可以使用W。因而，本發(fā)明提供一種含Co的襯墊，它包括Co、CoP、CoWP、CoB或CoWB中的至少一個。注意，在從含氟金屬前體進行CVD W或其他類似的含金屬的導電材料的淀積期間，上述含Co的襯墊起氟阻擋層的作用。另外，本發(fā)明的含Co的襯墊用作上覆的含金屬的導電材料的成核(即種子)層。而且，本發(fā)明的含Co的襯墊提供上覆的含金屬的導電材料到鄰接電介質材料的足夠粘附。
為了在形成到電介質材料中的高深寬比接觸開口之內對本發(fā)明的含Co的襯墊提供更好的階梯覆蓋，通過無電鍍淀積工藝形成含Co的襯墊。
概括地說，本發(fā)明提供一種半導體結構，它包括本發(fā)明的含Co的襯墊，布置在吸氧層與含金屬的導電材料之間。在本發(fā)明的一些實施例中，在吸氧層與含Co的襯墊之間可選地布置擴散阻擋層。
一般地說，本發(fā)明提供一種半導體結構，包括半導體襯底，其上設置有至少一個半導體器件，所述至少一個半導體器件包括至少一個硅化物接觸區(qū)域；電介質材料，布置在所述半導體襯底和所述至少一個半導體器件的頂上，所述電介質材料具有接觸開口，使各硅化物接觸區(qū)域暴露；以及設置在所述接觸開口之內的金屬化層，包括吸氧層，布置在所述吸氧層頂上的含Co的襯墊，以及上覆的含金屬的導電材料。
在本發(fā)明的一些實施例中，在吸氧層與含Co的襯墊之間可選地布置擴散阻擋層。
上述半導體結構還可以包括一個或多個互連級，布置在所述電介質材料的頂上，其中各所述互連級包括層間電介質，其中埋置有導電部件(線路、通孔或它們的組合)?；ミB級之內的埋置導電部件還可以包括上述本發(fā)明的金屬化層。
除提供上述半導體結構外，本發(fā)明還提供一種形成上述半導體結構的方法。
概括地說，本發(fā)明的方法包括在吸氧層與含金屬的導電材料之間淀積含Co的襯墊，其中通過無電鍍淀積來淀積所述含Co的襯墊。在本發(fā)明的一些實施例中，在吸氧層與含Co的襯墊之間可選地布置擴散阻擋層。
概括地說，本發(fā)明的方法包括提供半導體襯底，其上設置有至少一個半導體器件，所述至少一個半導體器件包括至少一個硅化物接觸區(qū)域；在所述半導體襯底和所述至少一個半導體器件的頂上，形成電介質材料，所述電介質材料具有接觸開口，使各硅化物接觸區(qū)域暴露；在所述接觸開口之內形成吸氧層；通過無電鍍淀積在所述吸氧層上形成含Co的襯墊；以及用含金屬的導電材料填充接觸開口。
在本發(fā)明的一些實施例中，在吸氧層與含Co的襯墊之間可選地布置擴散阻擋層。
上述一般方法還可以包括在所述電介質材料的頂上形成一個或多個互連級，其中各所述互連級包括層間電介質，其中埋置有導電部件(線路、通孔或它們的組合)。按照本發(fā)明，在層間電介質之內埋置的導電部件可以包括本發(fā)明的金屬化層。


圖1A至圖1E是繪出本發(fā)明直至但不包括互連形成的基本處理步驟的圖示(通過截面視圖)。
圖2是繪出圖1E的包括至少一個布置在其上的互連級的結構的圖示(通過截面視圖)。
具體實施例方式
現在將通過參考以下伴隨本申請的描述和附圖，更詳細地描述本發(fā)明，它提供一種用于MOL應用的無電鍍含Co的襯墊。注意，本發(fā)明的附圖是為了說明目的而提供的，并且同樣地，它們不是按比例繪制的。
在以下描述中，提出大量特定細節(jié)，例如特定結構、元件、材料、尺寸、處理步驟和技術，以便提供對本發(fā)明的透徹理解。然而，本領域技術人員將會理解，本發(fā)明可以在沒有這些特定細節(jié)的情況下實施。換句話說，為了避免與使本發(fā)明混淆，并沒有詳細地描述公知的結構或處理步驟。
如上所述，本發(fā)明提供MOL金屬化層，其中含Co的襯墊取代了上述傳統(tǒng)的TiN襯墊?！昂珻o”意指襯墊僅僅包括元素Co，或包括元素Co和P或B中的至少一個。可選地，還可以使用W。因而，本發(fā)明提供一種含Co的襯墊，它包括Co、CoP、CoWP、CoB或CoWB中的至少一個。注意，在從含氟金屬前體進行CVD W或其他類似的含金屬的導電材料的淀積期間，上述含Co的襯墊起氟阻擋層的作用。另外，本發(fā)明的含Co的襯墊用作上覆的含金屬的導電材料的成核(即種子)層。而且，本發(fā)明的含Co的襯墊提供上覆的含金屬的導電材料到鄰接電介質材料的足夠粘附。為了在形成到電介質材料中的高深寬比(深寬比大于3，優(yōu)選地大于5)接觸開口之內對本發(fā)明的含Co的襯墊提供更好的階梯覆蓋，通過無電鍍淀積工藝形成含Co的襯墊。
首先參考圖1A，它說明能夠用于本發(fā)明的初始結構10。初始結構10包括半導體襯底12，其上設置有至少一個半導體器件14。按照本發(fā)明，該至少一個半導體器件14包括至少一個硅化物接觸區(qū)域16。注意，在附圖中，該一個半導體器件14被繪出為場效應晶體管。雖然繪出和說明了這樣的半導體器件，但是本發(fā)明還考慮了其他半導體器件，包括例如電容器、二極管、雙極晶體管、BiCMOS器件、存儲器件，以及其他類似的包括至少一個硅化物接觸區(qū)域的器件。還應注意，在所說明的實施例中，在場效應晶體管的源極/漏極擴散區(qū)域的頂上，設置至少一個硅化物接觸區(qū)域16。雖然具體地說明了這樣的位置，但是本發(fā)明也考慮了這樣情況，其中在半導體襯底12上所布置的其他材料層的頂上，設置至少一個硅化物接觸區(qū)域16。例如，在柵極導體的頂上，或在電容器的導電板的頂上。
貫穿本申請而使用術語“半導體襯底”來表示任意半導體材料，包括例如Si、SiGe、SiGeC、SiC、Ge合金、GaAs、InAs、InP和其他III/V或II/VI化合物半導體。除這些所列出類型的半導體材料外，本發(fā)明還考慮了這些情況，其中半導體襯底12是分層半導體，例如Si/SiGe、Si/SiC、絕緣體上硅(SOI)或絕緣體上硅鍺(SGOI)。在本發(fā)明的一些實施例中，優(yōu)選地，半導體襯底12包括含Si的半導體材料，即包括硅的半導體材料。半導體襯底12可以是摻雜、非摻雜的，或在其中包含摻雜區(qū)域和非摻雜區(qū)域。
還應注意，半導體襯底12可以是應變、無應變的，或在其中包含應變區(qū)域和無應變區(qū)域。半導體襯底12還可以具有單一晶體取向，或作為替代，襯底12可以是混合半導體襯底，具有結晶取向不同的表面區(qū)域。半導體襯底12還可以具有一個或多個隔離區(qū)域，例如其中設置的溝槽隔離區(qū)域或場氧化物隔離區(qū)域。
其次，形成至少一個半導體器件14，它包括至少一個硅化物接觸區(qū)域16。利用本領域技術人員公知的常規(guī)技術，形成至少一個半導體器件14。處理細節(jié)可以基于所制造器件的類型而變化。在場效應晶體管的情況下，可以在形成場效應晶體管的過程中使用淀積、光刻、蝕刻和離子注入。作為替代，可以在形成場效應晶體管的過程中使用取代柵極工藝。
如同所示，各場效應晶體管包括柵極電介質18，柵極導體20，可選偏移隔離層(offset spacer)22，以及源極/漏極區(qū)域24。柵極電介質18、柵極導體20和可選偏移隔離層22由常規(guī)材料組成。例如，柵極電介質18由氧化物、氮化物、氮氧化物或它們的組合和多層組成。柵極導體20由多晶Si、SiGe、元素金屬、包括元素金屬的合金、金屬硅化物、金屬氮化物或包括其多層的任意組合組成?？蛇x偏移隔離件22由氧化物、氮化物、氮氧化物或包括其多層的任意組合組成。在半導體襯底12之內或在襯底上所布置的半導體層之內，形成源極/漏極區(qū)域24。
利用本領域公知的標準硅化(‘自對準’)工藝，形成至少一個硅化物接觸區(qū)域16。這種工藝包括在整個結構的頂上形成能夠與硅起反應的金屬，在該金屬的頂上形成阻擋層，使該結構加熱以形成硅化物，除去未反應的金屬和阻擋層，并且如果需要，則執(zhí)行第二加熱步驟。當硅不存在時，可以在形成金屬之前形成含Si材料的層。在第一加熱步驟沒有形成硅化物的最低電阻相位的那些情況下，需要第二加熱步驟。注意，如果柵極導體20由多晶硅或SiGe組成，并且沒有電介質帽層存在，則可以在柵極導體20的頂上形成金屬硅化物的過程中使用當前的本步驟。附圖中沒有示出這個特定實施例。在形成硅化物的過程中使用的金屬包括Ti、Ni、Pt、W、Co、Ir和其他類似金屬中的一種。如果希望，則還可以存在合金添加劑。硅化物加熱即退火步驟利用本領域技術人員公知的條件。
在提供圖1A所示的初始結構10之后，在其上形成包括至少一個接觸開口28的電介質材料26。如同所示，至少一個接觸開口28使硅化物接觸區(qū)域16的上表面暴露。例如，圖1B示出了所得到的包括電介質材料26和該一個接觸開口28的結構。
電介質材料26可以包括線路中間(MOL)應用中所使用的任意電介質。電介質材料26可以是多孔的或無孔的。能夠用作電介質材料26的適當電介質的一些例子包括但不限于SiO2，摻雜或非摻雜硅酸鹽玻璃，包括Si、C、O和H的原子的C摻雜氧化物(即有機硅酸鹽)，熱固性聚芳基醚，或它們的多層，氮化硅，氮氧化硅或包括其多層的任意組合。本申請使用術語“聚芳基”來表示通過鍵(bond)、熔環(huán)或惰性鍵合基團(例如氧、硫磺、砜、亞砜、羰基和其他類似的鍵合基團)而鍵合在一起的半芳基或惰性取代半芳基。優(yōu)選地，電介質材料26是從TEOS(原硅酸四乙酯)前體形成的SiO2。
電介質材料26典型地具有約4.0或更小的介電常數，其中約2.8或更小的介電常數甚至更為典型。電介質材料26的厚度可以基于所使用的電介質材料而變化。典型地，對于通常的MOL應用，電介質材料26具有約200nm至約450nm的厚度。
通過光刻和蝕刻形成電介質材料26之內存在的至少一個接觸開口28。光刻工藝包括在電介質材料26的頂上形成光致抗蝕劑(未示出)，使光致抗蝕劑暴露成希望的輻射圖案，并且利用常規(guī)抗蝕劑顯影劑使暴露的光致抗蝕劑顯影。蝕刻工藝包括干蝕刻工藝(例如，反應離子蝕刻、離子束蝕刻、等離子體蝕刻或激光燒蝕)，或選擇性地除去暴露的電介質材料26的濕化學蝕刻工藝。典型地，在提供至少一個接觸開口28的過程中使用反應離子蝕刻。在蝕刻之后，典型地，利用本領域技術人員公知的常規(guī)抗蝕劑剝離工藝，除去光致抗蝕劑。如同所示，接觸開口28具有側壁28s。如同所示，接觸開口28之內的側壁28s可以為基本上垂直，或可以明顯地逐漸尖細。接觸開口28典型地具有大于3，優(yōu)選地大于5的深寬比。
在本發(fā)明工藝的此時，使至少一個硅化物接觸區(qū)域16的暴露表面以及接觸開口28之內的壁表面經受能夠除去可能存在于其上的任意表面氧化物或蝕刻殘留物的處理工藝。本發(fā)明可以使用的適當處理工藝包括例如Ar濺射和/或與化學蝕刻劑相接觸。在本發(fā)明的這個步驟期間可以發(fā)生接觸開口28的某些可忽略的加寬。
其次，如圖1C所示，形成吸氧層30，它可以包括Ti，W或對于氧具有高親和力的任意其他材料。吸氧層30在接觸開口28之內其暴露的壁部分上以及在電介質材料26本身的暴露的水平表面的頂上形成。通過淀積工藝，例如原子層淀積(ALD)、化學汽相淀積(CVD)、等離子體增強化學汽相淀積(PECVD)、物理汽相淀積(PVD)、濺射、化學溶液淀積或電鍍，形成吸氧層30。典型地，吸氧層30由Ti組成。
吸氧層30的厚度可以基于所使用的淀積工藝的精確方法以及所使用的材料而變化。典型地，吸氧層30具有約2nm至約40nm的厚度，其中約5nm至約10nm的厚度更為典型。
其次，可以形成可選擴散阻擋層(圖中沒有具體地示出)，它可以包括Ta，TaN，TiN，Ru，RuN，WN，或能用作阻擋層以防止導電材料從這里擴散通過的任意其他材料?？蛇x擴散阻擋層在接觸開口28之內吸氧層30的表面上形成。通過淀積工藝，例如原子層淀積(ALD)、化學汽相淀積(CVD)、等離子體增強化學汽相淀積(PECVD)、物理汽相淀積(PVD)、濺射、化學溶液淀積或電鍍，形成可選擴散阻擋層?？蛇x擴散阻擋層的厚度可以變化，并且在本領域技術人員公知的范圍之內。當使用W作為導電金屬時，可以省略可選擴散阻擋層。當使用Cu或Al時，典型地使用可選擴散阻擋層。
在形成吸氧層30和可選擴散阻擋層之后，在吸氧層30的頂上(當無擴散層存在時)或在可選擴散阻擋層的頂上(當存在時)，形成本發(fā)明的含Co的襯墊32。例如，圖1D示出了假定省略了可選擴散阻擋層時所得到的結構。含Co的襯墊32單獨地包括元素Co，或包括元素Co和P或B中的至少一個?？蛇x地，還可以使用W。因而，本發(fā)明提供一種含Co的襯墊32，它包括Co、CoP、CoWP、CoB或CoWB中的一個。在這些材料中，CoP或CoWP是含Co的襯墊32的優(yōu)選材料。
含Co的襯墊32的厚度可以基于所使用的無電鍍淀積工藝的精確條件而變化。一般地，含Co的襯墊32的厚度為約1nm至約20nm，其中約4nm至約10nm的厚度甚至更為典型。
按照本發(fā)明，在從含氟金屬前體進行CVD W或其他類似的含金屬的導電材料的淀積期間，含Co的襯墊32起氟阻擋層的作用。另外，含Co的襯墊32用作上覆的含金屬的導電材料的成核(即種子)層。而且，含Co的襯墊32提供上覆的含金屬的導電材料到鄰接電介質材料的足夠粘附。為了在接觸開口28之內對含Co的襯墊32提供更好的階梯覆蓋，通過無電鍍淀積工藝形成含Co的襯墊32。
無電鍍的金屬淀積在工業(yè)中得到了良好的實踐。在無電鍍淀積工藝中，在襯底的表面上發(fā)生氧化還原反應，包括一種或多種可溶還原劑的氧化和一種或多種金屬離子的還原。對于包括Cu、Ni、Co、Au、Ag、Pd、Rh的多種金屬，新淀積的表面足夠催化以便使處理繼續(xù)。
在無電鍍敷中，通過在頂表面層上結合毫微米大小的催化微粒，能夠達到非導電或半導體表面的活化。這些催化微?？梢允荘d、Co或Ni，并且它們可以通過物理或化學淀積而施加。
這些微粒的功能是當將襯底浸入無電鍍槽時，催化和開始電化學淀積反應。無電鍍槽使襯底的催化區(qū)域上淀積導電層，鍍層的厚度主要基于暴露在鍍槽的時間。本發(fā)明所使用的適當無電鍍系統(tǒng)基于次磷酸鹽還原劑的使用。在本系統(tǒng)中，在適當的pH和溫度(通常在65℃至75℃之間)下，將次磷酸鹽離子和鈷離子的混合物與檸檬酸鹽穩(wěn)定劑放在一起。當將上述活性催化襯底浸入這個鍍槽時，在襯底上發(fā)生以下反應
然后在襯底上的催化Pd層的頂上選擇性地淀積金屬Co?；阱儾廴芤旱某煞?，由這個反應所淀積的金屬可以是Co、CoP、CoWP、CoB或CoWB。催化層可以是金屬Pd、Co或Ni任意一個。通過離子注入或其他類型的物理淀積方法，可以在襯底的表面上結合催化Pd層，或者催化Pd層可以通過化學方法而施加。例如，可以將懸浮液中含有Pd微粒的膠狀Pd催化溶液注入接觸開口的內部，并且它將使Pd微粒以非常好的粘附性淀積在接觸開口的內側上。
接觸開口28的其余區(qū)域填充有含金屬的導電材料34，它連同吸氧層30和含Co的襯墊32一起形成本發(fā)明的MOL金屬化層。本發(fā)明的MOL金屬化層還可以包括設置在吸氧層30與含Co的襯墊32之間的可選擴散阻擋層。在形成本發(fā)明的MOL金屬化層時所使用的含金屬的導電材料34包括例如導電金屬，包括至少一種導電金屬的合金，金屬硅化物或它們的組合。優(yōu)選地，在形成用于MOL應用的本發(fā)明金屬化層時所使用的含金屬的導電材料34包括導電金屬，例如Cu、W或Al，在本發(fā)明中Cu或Cu合金(例如AlCu)是高度優(yōu)選的。利用包括但不限于CVD、PECVD、濺射、化學溶液淀積或電鍍的常規(guī)淀積工藝，在其余開口中填充導電材料。雖然可以使用這些各種淀積工藝，但是典型地使用利用含氟金屬前體和硅烷進行的CVD。
在淀積之后，可以使用例如化學機械拋光(CMP)之類的常規(guī)平坦化工藝，以提供例如圖1E說明的平坦化結構。再次強調，用于MOL應用的本發(fā)明金屬化層包括吸氧層30、可選擴散阻擋層、含Co的襯墊32和含金屬的導電材料34。
在形成圖1E所示的結構之后，典型地，利用常規(guī)淀積工藝，例如CVD、PECVD、化學溶液淀積或蒸發(fā)，在圖1E所示的結構的表面上形成電介質帽封層36。電介質帽封層36包括任意適當的電介質帽封材料，例如SiC、Si4NH3、SiO2、碳摻雜氧化物、氮和氫摻雜碳化硅SiC(N，H)或它們的多層。帽封層36的厚度可以基于用來形成它的技術以及構成該層的材料而變化。典型地，帽封層36具有約15nm至約55nm的厚度，其中約25nm至45nm的厚度更為典型。
其次，通過對帽封層36的暴露的上表面應用層間電介質材料42，形成互連級40。層間電介質材料42可以包括與電介質材料26相同的電介質或不同的電介質，優(yōu)選地包括與電介質材料26相同的電介質。對于電介質材料26的處理技術和厚度范圍在此也適用于層間電介質材料42。其次，利用如上所述的光刻和蝕刻，將至少一個開口形成到層間電介質材料42中。蝕刻可以包括干蝕刻工藝、濕化學蝕刻工藝或它們的組合。典型地，開口包括下通孔開口和上線路開口?？梢允褂贸Ｒ?guī)的線路前通孔(via-before-line)或通孔前線路(line-before-via)工藝。
在形成通孔開口和線路開口時的實例中，蝕刻步驟還除去設置在圖1E所示的本發(fā)明金屬化層的頂上的電介質帽封層36的一部分，以便使這些材料之間電接觸。
其次，利用本領域公知的常規(guī)互連處理，在開口之內形成導電區(qū)域46，包括例如擴散阻擋層、電鍍種子層和導電材料。圖2示出了所得到的結構。在一些實施例中，可以將上述本發(fā)明的金屬化層形成在層間電介質材料42中存在的開口中。
本發(fā)明考慮了一種結構，其中存在封閉通孔底部結構。在這樣的結構中，在本發(fā)明的MOL金屬化層與互連導電材料之間布置互連級的擴散阻擋層。還考慮了開放通孔和固定的通孔結構。在淀積其他元素之前，利用離子轟擊或另一類似的定向蝕刻工藝，通過從通孔的底部除去互連結構的擴散阻擋層，形成開放通孔結構。首先，利用選擇性蝕刻工藝，通過將凹進蝕刻成本發(fā)明的MOL金屬化層，形成固定的通孔底部結構。然后形成互連結構的擴散阻擋層，并且通過利用上述技術中的一種，將其從通孔的底部部分選擇性地除去并使其凹進。然后在如在此所述的開口之內形成互連結構的其他元素。
雖然已經參考其優(yōu)選實施例特別地示出和描述了本發(fā)明，但是本領域技術人員將會理解，在不偏離本發(fā)明的精神和范圍的情況下，可以在形式與細節(jié)上進行上述和其他變化。因此，本發(fā)明并非旨在限于所描述和說明的精確形式和細節(jié)，而是在所附權利要求的范圍之內。
權利要求
1.一種半導體結構，包括含Co的襯墊，布置在吸氧層與含金屬的導電材料之間。
2.根據權利要求1所述的半導體結構，其中所述含Co的襯墊包括元素Co，或元素Co和P或B中的至少一個。
3.根據權利要求2所述的半導體結構，其中所述含Co的襯墊還包括W。
4.根據權利要求1所述的半導體結構，其中所述含Co的襯墊包括CoP或CoWP中的至少一個。
5.根據權利要求1所述的半導體結構，其中所述吸氧層包括Ti或W。
6.根據權利要求1所述的半導體結構，其中所述含金屬的導電材料包括導電金屬、包括導電金屬的合金、金屬硅化物或它們的任意組合。
7.根據權利要求1所述的半導體結構，其中所述吸氧層包括Ti，所述含Co的襯墊包括CoWP，并且所述含金屬的導電材料包括Cu或含Cu的合金。
8.一種半導體結構，包括半導體襯底，其上設置有至少一個半導體器件，所述至少一個半導體器件包括至少一個硅化物接觸區(qū)域；電介質材料，布置在所述半導體襯底和所述至少一個半導體器件的頂上，所述電介質材料具有接觸開口，使各硅化物接觸區(qū)域暴露；以及設置在所述接觸開口之內的金屬化層，包括吸氧層、布置在所述吸氧層頂上的含Co的襯墊以及上覆的含金屬的導電材料。
9.根據權利要求8所述的半導體結構，其中所述含Co的襯墊包括Co，可選地包括P或B中的至少一個，并且還可選地包括W。
10.根據權利要求8所述的半導體結構，其中所述含Co的襯墊包括CoP或CoWP中的至少一個。
11.根據權利要求8所述的半導體結構，其中所述吸氧層包括Ti或W。
12.根據權利要求8所述的半導體結構，其中所述含金屬的導電材料包括導電金屬，包括導電金屬的合金，金屬硅化物，或它們的任意組合。
13.根據權利要求8所述的半導體結構，其中所述吸氧層包括Ti，所述含Co的襯墊包括CoWP，并且所述含金屬的導電材料包括Cu或含Cu的合金。
14.根據權利要求8所述的半導體結構，還包括布置在包括所述金屬化層的所述電介質材料上的至少一個層間電介質，其中埋置有至少一個導電部件。
15.根據權利要求8所述的半導體結構，其中所述至少一個半導體器件是場效應晶體管。
16.根據權利要求8所述的半導體結構，其中所述硅化物接觸區(qū)域設置在場效應晶體管的源極/漏極區(qū)域的頂上，并且可選地在場效應晶體管的柵極導體的頂上。
17.一種形成半導體結構的方法，包括在吸氧層與含金屬的導電材料之間淀積含Co的襯墊，其中所述含Co的襯墊通過無電鍍淀積來淀積。
18.根據權利要求17所述的方法，其中所述無電鍍淀積使用Pd、Co或Ni的催化微粒。
19.根據權利要求17所述的方法，其中所述含Co的襯墊包括Co，可選地包括P或B中的至少一個，并且還可選地包括W。
20.根據權利要求17所述的方法，其中所述含Co的襯墊包括CoP或CoWP中的至少一個。
21.根據權利要求17所述的方法，其中所述吸氧層包括Ti或W。
22.根據權利要求17所述的方法，其中所述含金屬的導電材料包括導電金屬，包括導電金屬的合金，金屬硅化物，或它們的任意組合。
23.根據權利要求17所述的方法，其中所述吸氧層包括Ti，所述含Co的襯墊包括CoWP，并且所述含金屬的導電材料包括Cu或含Cu的合金。
24.一種形成半導體結構的方法，包括提供半導體襯底，其上設置有至少一個半導體器件，所述至少一個半導體器件包括至少一個硅化物接觸區(qū)域；在所述半導體襯底和所述至少一個半導體器件的頂上形成電介質材料，所述電介質材料具有接觸開口，使各硅化物接觸區(qū)域暴露；在所述接觸開口之內形成吸氧層；通過無電鍍淀積在所述吸氧層上形成含Co的襯墊；以及用含金屬的導電材料填充所述接觸開口。
25.根據權利要求24所述的方法，其中所述無電鍍淀積使用Pd、Co或Ni的催化微粒。
26.根據權利要求24所述的方法，其中所述含Co的襯墊包括Co，可選地包括P或B中的至少一個，并且還可選地包括W。
27.根據權利要求24所述的方法，其中所述吸氧層包括Ti或W。
28.根據權利要求24所述的方法，其中所述含金屬的導電材料包括導電金屬，包括導電金屬的合金，金屬硅化物，或它們的任意組合。
29.根據權利要求24所述的方法，其中所述吸氧層包括Ti，所述含Co的襯墊包括CoWP，并且所述含金屬的導電材料包括Cu或含Cu的合金。
30.根據權利要求24所述的方法，還包括在包含所述金屬化層的所述電介質材料的頂上形成至少一個層間電介質，其中埋置有至少一個導電部件。
全文摘要
本發(fā)明提供一種半導體結構，它包括含Co的襯墊，布置在吸氧層與含金屬的導電材料之間。含Co的襯墊、吸氧層和含金屬的導電材料形成MOL金屬化層，其中含Co的襯墊取代了傳統(tǒng)的TiN襯墊?！昂珻o”意指襯墊單獨地包括元素Co，或包括元素Co和P或B中的至少一個。為了在高深寬比的接觸開口之內提供本發(fā)明的含Co的襯墊的更好階梯覆蓋，通過無電鍍淀積工藝形成該含Co的襯墊。
文檔編號H01L21/768GK101034695SQ20071008607
公開日2007年9月12日 申請日期2007年3月8日 優(yōu)先權日2006年3月10日
發(fā)明者黃洸漢, 王允愈, H·S·懷爾德曼, C·C·帕克斯, 楊智超 申請人:國際商業(yè)機器公司