專利名稱：非易失性存儲器件的制作方法
技術領域：
本發(fā)明涉及半導體器件。具體地，本發(fā)明涉及非易失性存儲器件。
背景技術：
電存儲數據并保持所存儲數據直到輸入擦除信號的非易失性存儲器件需要在低壓下操作以讀取和擦除，并具有優(yōu)異的數據保持性。通常，在具有多層電荷存儲層的非易失性存儲器件的單元區(qū)中，有在襯底上形成的具有多層電荷存儲層以及在電荷存儲層上形成的柵電極的存儲單元。
在具有用于電荷存儲的多層絕緣層的非易失性存儲器件中，將電子或空穴從電荷存儲絕緣層放電到襯底，或從襯底注入電荷存儲絕緣層。根據電荷存儲絕緣層的電位，通過評估閾值電壓變化來讀取數據狀態(tài)。為了改進在具有用于電荷存儲的多層絕緣層的非易失性存儲器件的寫入/擦除數據的效率，研究了各種方法。一個這種方法包括改變電荷存儲絕緣層的材料。
如同典型存儲器件，非易失性存儲器件具有用于遵照編程的信息操作存儲器件的外圍電路區(qū)，以及用于包含數據的單元區(qū)。在外圍電路區(qū)中，根據各種結構排列例如晶體管的有源元件和例如電阻器的無源元件。為了通過低功率供給電源驅動非易失性存儲器件，外圍電路區(qū)的晶體管需要根據低閾值電壓操作并展示出大的飽和電流而沒有增加的斷電流(off-current)。
發(fā)明內容
本發(fā)明的至少一個實施例涉及具有能夠增強外圍電路區(qū)中的晶體管的性能并改進存儲單元的效率和特性的非易失性存儲器件。
更具體地，本發(fā)明的至少一個實施例涉及具有能夠增強寫入和擦除數據并保持數據的效率、降低閾值電壓但是增大飽和電流而不增加斷電流的結構的非易失性存儲器件。
本發(fā)明的至少一個實施例還涉及具有能夠改進存儲單元和外圍晶體管的特性而不彼此影響它們的結構的非易失性存儲器件。
本發(fā)明的至少一個實施例提供非易失性存儲器件，其中在單元區(qū)中形成的單元柵電極的最低材料不同于在外圍電路區(qū)中形成的柵電極的最低材料。
本發(fā)明的一個或多個實施例提供非易失性存儲器件，其包括具有單元和外圍電路區(qū)的襯底、在單元區(qū)中形成的單元柵電極和在外圍電路區(qū)中形成的外圍電路柵電極。單元柵電極具有導電層和半導體層，同時外圍電路柵電極具有半導體層。單元柵電極的導電層在材料上不同于外圍電路柵電極的最低半導體層。
通過使用本發(fā)明當前公開的實施例的結構，可以通過選擇性地使用N或P型離子雜質摻雜外圍電路柵電極的半導體層改進晶體管的性能。此外，根據本發(fā)明的一個或多個實施例，可以通過使用具有大于約4eV的功函數的材料形成單元柵電極的導電層，來改進存儲單元的效率和數據保持特性。
從下面的示例性實施例、附圖和所附權利要求的詳細說明中，本發(fā)明的額外特性和優(yōu)勢將變得更加明顯。
包括附圖以提供本發(fā)明的進一步理解，并將附圖合并在此并構成本說明書的一部分。
本發(fā)明的示例性實施例，并且連同說明書一起用于解釋本發(fā)明的原理。在附圖中圖1A是根據本發(fā)明的示例性實施例的非易失性存儲器件的截面圖；圖1B至1D是說明(根據本發(fā)明的示例性實施例)形成如圖1A所示的非易失性存儲器件的方法的截面圖；圖2A是根據本發(fā)明的示例性實施例的非易失性存儲器件的截面圖；圖2B和2C是說明(根據本發(fā)明的示例性實施例)形成如圖2A所示的非易失性存儲器件的方法的截面圖；圖3A是根據本發(fā)明的示例性實施例的非易失性存儲器件的截面圖；圖3B至3D是說明(根據本發(fā)明的示例性實施例)形成如圖3A所示的非易失性存儲器件的方法的截面圖；圖4A是根據本發(fā)明的示例性實施例的非易失性存儲器件的截面圖；圖4B和4C是說明(根據本發(fā)明的示例性實施例)形成如圖4A所示的非易失性存儲器件的方法的截面圖；圖5和6是說明根據本發(fā)明的實施例的非易失性存儲器件的硅化工序的截面圖；圖7和8分別是說明根據本發(fā)明的實施例的非易失性存儲器件的單元區(qū)的硅化工序的截面圖；圖9是根據本發(fā)明的示例性實施例的NOR型非易失性存儲器件的平面圖；圖10是根據本發(fā)明的示例性實施例的圖9的NOR型非易失性存儲器件的截面圖；
圖11和12是根據本發(fā)明的示例性實施例的形成NOR型非易失性存儲器件的部分工序的截面圖；以及圖13是根據本發(fā)明的示例性實施例的NOR非易失性存儲器件的截面圖。
具體實施例方式
應理解，如果某元件或層稱為“在之上”、“相對”、“連接到”或“耦接到”另一個元件或層，那么它可以直接在之上、相對、連接或耦接到該其它元件或層，或者存在中間元件或層。相反，如果某元件稱為“直接在之上”、“直接連接到”或“直接耦接到”另一元件或層沒，那么不存在中間元件或層。相似數字通篇指示相似元件。如在此使用，術語“和/或”包括一個或多個相關列項的任何和所有組合。
空間相對術語，例如“之下”、“下面”、“下”、“之上”、“上”等，在此為了描述如圖所示的一個元件或特性與其它一個或多個元件或特性的關系的目的而使用。應理解，空間相對術語旨在包括使用的或操作的設備的除了在圖中所示的指向之外不同的指向。例如，如果將在圖中的設備翻轉，描述為在其它元件或特性“下面”或“之下”的原件將指向為在其它元件或特性“之上”。因此，例如“之下”的術語可以包括之上和之下的取向。不同地定向設備(旋轉90度或以其它的定向)，并且相應地解釋在此使用的空間相對描述符。
盡管可以在此使用術語第一、第二等來描述不同的元件、組件、區(qū)域、層和/或部分，應理解這些元件、組件、區(qū)域、層和/或部分不應由這些術語所限制。這些術語僅僅用于將一個元件、組件、區(qū)域、層或部分從其它區(qū)域、層或部分區(qū)分開。因此，可以將在下面討論的第一元件、組件、區(qū)域、層或部分命名為第二元件、組件、區(qū)域、層或部分，而不背離本發(fā)明的教導。
在此使用的術語僅僅是為了說明示例性實施例的目的，不旨在限制于本發(fā)明。如在此使用，單數形式“a”、“an”和“the”也旨在包括復數形式，除非上下文清楚地指出。還應該理解在本說明書中使用的術語“包括”和/或“包含”指所述特征、整數、步驟、操作、元件、和/或組件的存在，而不排除其他特征、整數、步驟、操作、元件、組件和/或其組合的存在。
在附圖中，為了清楚起見放大了層和區(qū)域的厚度。
在下文中，將分別結合
本發(fā)明的示例性實施例。
圖1A是根據本發(fā)明的示例性實施例的非易失性存儲器件的截面圖。
參照圖1A，非易失性存儲器件包括單元區(qū)、高壓區(qū)、低壓區(qū)、和電阻區(qū)。單元區(qū)包括多層電荷存儲絕緣層26，在其上形成單元柵電極40C。在單元柵電極40C的兩側的襯底10中形成源區(qū)和漏區(qū)50。盡管將多層電荷存儲絕緣層26描述為在場隔離層12上延伸，替換地可以限制它以使得不延伸過單元柵電極40C。
多層電荷存儲絕緣層26可以包括順序層疊的隧道絕緣層20、電荷捕獲(charge-trapping)絕緣層22、以及阻擋(blocking)絕緣層24。這里，隧道絕緣層20以及阻擋絕緣層24可包括至少由Al2O3、鋁酸鉿(HfAlO)、HfAlON、硅酸鉿(HfSiO)或HfSiON形成的絕緣層。電荷存儲絕緣層26可包括至少由鋁酸鉿、HfAlO、HfAlON、硅酸鉿、HfSiO或HfSiON形成的絕緣層。
增強在存儲器件中寫入和擦除數據的效率的方法是當在多層電荷存儲絕緣層26形成電場時，使隧道絕緣層20的最小電場比阻擋絕緣層24的最小電場更強。下面的等式1概括了當在柵電極40C和襯底10之間施加電壓時，電壓和電場之間的關系。
V=Eot(Xot1+ϵot1ΣXotlϵotl+ϵot1ΣXkmϵkm+ϵot1ΣXobnϵobn)]]>等式1的下標“ot”、“k”和“ob”分別表示隧道絕緣層20、電荷存儲絕緣層26以及阻擋絕緣層24。以及提供下標“l(fā)”、“m”和“n”分別用于隧道絕緣層20、電荷存儲絕緣層26以及阻擋絕緣層24的標識。這里，“l(fā)”表示隧道絕緣層的數目，從2開始計數，而“m”和“n”表示電荷存儲絕緣層以及阻擋絕緣層的數目，從1開始計數?！癊”表示絕緣層上的電場，而“X”表示絕緣層的厚度。例如，下標“ot1”表示絕緣層，其中在隧道絕緣層20中生成最低電場。
假設在絕緣層ot1形成電場Eot，在隧道絕緣層20、電荷存儲絕緣層26以及阻擋絕緣層24出現的電場與它們的介電常數成反比。隨著阻擋絕緣層和電荷存儲絕緣層的介電常數變大，當向其施加相同電壓V時，電場Eot增大。結果，隨著阻擋絕緣層和電荷存儲絕緣層的介電常數變大，可以減小用于寫入和擦除數據的電壓，以及在隧道絕緣層20出現的電場與在阻擋絕緣層24出現的相比相對更強。
單元柵電極40C包括連續(xù)疊加的導電層28、以及第二和第三半導體層30和32。為了改善單元柵電極40C的導電性，可以在第三半導體層32上形成單元柵硅化物層38。
導電層28包括金屬的單層或多層，該金屬具有大于約4eV的功函數，以提升在單元柵電極40C和多層電荷存儲絕緣層26之間的勢壘。導電層28還包括在上其功函數大于約4eV的一個或多個層上形成的多晶硅層。如果可以增加在阻擋絕緣層24和導電層28之間的勢壘，那么如同從單元柵電極40C向阻擋絕緣層24移動的電荷面對高阻礙(barrier)，由此減小電荷從柵電極隧穿到電荷捕獲絕緣層22的可能性。
具有大于約4eV的功函數的金屬包括氮化鉭(TaN)、鉭(Ta)、釕(Ru)、硅化鎢(WSi)、鎢(W)、氮化鎢(MN)，鈦(Ti)、氮化鈦(TiN)、鉭鈦(TaTi)、鉭鉑(TaPt)、氮化硅鉭(TaSiN)、氮化鈦鉭(TaTiN)、氮化鉿(HfN)、氮化鋁鈦(Ti2AlN)、鉬(Mo)和鉑(Pt)。導電層28可由這種金屬的單層、或具有兩種以上材料的金屬合金或疊層構成。
可以將在外圍電路區(qū)中排列的晶體管分類為適于高壓操作的高壓晶體管和適于低壓操作的低壓晶體管。已知制造低壓晶體管和高壓晶體管不同在于柵絕緣層的厚度、源區(qū)和漏區(qū)的結構等等，為了提供適于它們的功能的適合特性。
分別在低和高壓區(qū)中形成低壓柵絕緣層14和高壓柵絕緣層16。分別在低壓柵絕緣層14和高壓柵絕緣層16上設置低壓柵電極40L和高壓柵電極40H。低壓和高壓柵電極40L和40H的每一個包括第一和第三半導體層18和32。低壓和高壓柵電極40L和40H的最低半導體層(例如118)由多晶硅構成?？梢栽诘谌雽w層32上形成外圍電路柵硅化物層38。在低壓和高壓柵電極40L和40H的兩側的襯底中形成源區(qū)/漏區(qū)60。還可以在源區(qū)/漏區(qū)60中形成硅化物層38。
在圖1A中，外圍電路柵電極和源區(qū)/漏區(qū)的硅化物層可以由相同的處理步驟形成，并由包含相同金屬的金屬硅化物構成。在單元區(qū)的單元柵電極40C上的硅化物層38可包括與在外圍電路區(qū)的柵電極40L和40H和源區(qū)/漏區(qū)60上的硅化物層不同的金屬。在外圍電路區(qū)中的柵電極(即，低壓和高壓柵電極40L和40H)以及單元區(qū)中的柵電極的側壁上形成側壁隔片34。根據側壁隔片34對準源區(qū)/漏區(qū)60中的硅化物層。
圖1A的存儲器件還包括電阻區(qū)，其中排列電阻圖形。對其中排列電阻的電路區(qū)選擇性地提供電阻區(qū)，其為部分外圍電路區(qū)。多個電阻圖形40R可以在電阻區(qū)中。電阻圖形40R可以與半導體襯底10電隔離，使得提供它們固有的阻抗。因此，可以在場隔離層上設置電阻圖形40R，其在半導體襯底10中形成該隔離層。電阻圖形40R可以由層疊的結構形成，其包括第一和第三半導體層18和32。為了提供每單元面積大的電阻，在電阻圖形40R的第三半導體層32上沒有硅化物層。電阻圖形的最低層由多晶硅構成。
在根據圖1A的非易失性存儲器件中，形成柵電極的最低層的材料在單元區(qū)和外圍電路區(qū)中分別不同。因此，能夠選擇柵材料來確保存儲單元和外圍電路晶體管的性能。例如，單元柵電極的最低層由金屬構成，而外圍電路柵電極的最低層由多晶硅構成。以及，可以通過選擇具有合適功函數的金屬以及選擇多晶硅的導電性來改進存儲器件的性能。
低壓和高壓柵電極40L和40H可以是PMOS或NMOS晶體管的柵電極?？梢允褂秒p多晶硅柵，通過其使用N型雜質摻雜NMOS晶體管的柵電極，同時用P型雜質摻雜PMOS晶體管的柵電極。以及，在摻雜濃度上晶體管的柵電極和電阻圖形可以不同。
圖1B至1D是說明形成圖1A所示的非易失性存儲器件的方法的截面圖。
參照圖1B，其在半導體襯底10中限定單元區(qū)、低壓區(qū)、高壓區(qū)、和電阻區(qū)。根據存儲器件的電路設計特性，可以在襯底10的可選場中限定每個區(qū)?？梢詫龈綦x層12形成為在半導體襯底10中限定多個有源區(qū)。
在低壓區(qū)和單元區(qū)中形成低壓柵絕緣層14，而在高壓區(qū)中形成高壓柵絕緣層16。在此期間，可以在單元區(qū)中形成低壓或高壓柵絕緣層14或16。低壓柵絕緣層14比高壓柵絕緣層16更薄。通過在形成場隔離層之前首先淀積其初級(inchoate)層，然后在完成場隔離層12之后相對于初級層的尺寸增加厚度，同時形成低壓柵絕緣層14的處理步驟，將高壓柵絕緣層16形成為比低壓柵絕緣層14更厚。否則，在完成場隔離12之后，在整個襯底上淀積第一絕緣層。然后，從對應于低壓柵絕緣層14的位置部分地除去第一絕緣層，并在其上淀積第二絕緣層，以使得高壓柵絕緣層16比低壓柵絕緣層14更厚。
隨后，在包括低壓和高壓柵絕緣層14和16的襯底的整個表面上淀積第一半導體層18，然后從單元區(qū)部分地除去。第一半導體層18可由多晶硅構成。在此期間，形成第一半導體層18，其未摻雜或在淀積多晶硅期間或之后由離子注入摻雜。此外，還可以將第一半導體層18形成為使用濃度彼此不同的雜質摻雜NMOS和PMOS晶體管。
參照圖1C，選擇性地從單元區(qū)除去低壓柵絕緣層14以露出有源區(qū)上的襯底10的表面。在襯底10上，通過順序地淀積隧道絕緣層20、電荷捕獲層22和阻擋絕緣層24，形成多層電荷存儲絕緣層26。在多層電荷存儲絕緣層26上淀積導電層28和第二半導體層30。
導電層28可以由具有大于約4eV的功函數的金屬的單層或多層構成。例如，導電層28可由例如氮化鉭(TaN)、鉭(Ta)、釕(Ru)、硅化鎢(WSi)、鎢(W)、氮化鎢(MN)，鈦(Ti)、氮化鈦(TiN)、鉭鈦(TaTi)、鉭鉑(TaPt)、氮化硅鉭(TaSiN)、氮化鈦鉭(TaTiN)、氮化鉿(HfN)、氮化鋁鈦(Ti2AlN)、鉬(Mo)或鉑(Pt)的金屬構成，或者由具有兩種以上材料的金屬合金或疊層構成。導電層28可包括在其功函數大于約4eV的一個或多個層上形成的多晶硅層。
從外圍電路區(qū)除去第二半導體層30和導電層28(盡管不是從單元區(qū))，由此露出第一半導體層18。可以在單元區(qū)上限制性地形成隧道絕緣層22，例如通過熱氧化工序。結果，單元區(qū)包括具有多層電荷存儲絕緣層26、導電層28和第二半導體層30的多層結構，而外圍電路區(qū)由第一半導體層18構成。
接下來，參照圖1D，在襯底的整個結構上淀積第三半導體層32。順序地構圖第三半導體層32、第二半導體層30、第一半導體層18和導電層28，以形成單元柵電極40C、低壓柵電極40L、高壓柵電極40H和電阻圖形40R，如圖1A所示。在單元柵電極40C、低壓柵電極40L和高壓柵電極40H上淀積硅化物層38，這可以通過在第三半導體層32上淀積硅化物層然后從電阻區(qū)除去硅化物層的處理步驟來完成，或者連同在構圖柵電極40C、40L和40H之后實施用于源區(qū)/漏區(qū)60的硅化工序而完成。
圖2A是根據本發(fā)明的示例性實施例的非易失性存儲器件的截面圖。
參照圖2A，非易失性存儲器件包括單元區(qū)、高壓區(qū)、低壓區(qū)和電阻區(qū)。單元區(qū)包括多層電荷存儲絕緣層126，在其上形成單元柵電極140C。在單元柵電極140C兩側的半導體襯底110上形成源區(qū)和漏區(qū)150。盡管將多層電荷存儲層126描述為在場隔離層上延伸，可以限制它使得不延伸過單元柵電極140C。
多層電荷存儲絕緣層126可以包括順序層疊的隧道絕緣層120、電荷捕獲絕緣層122、以及阻擋絕緣層124。這里，隧道絕緣層120以及阻擋絕緣層124可包括至少由Al2O3、鋁酸鉿(HfAlO)、HfAlON、硅酸鉿(HfSiO)或HfSiON形成的絕緣層。電荷存儲絕緣層126可包括至少由鋁酸鉿、HfAlO、HfAlON、硅酸鉿、HfSiO或HfSiON形成的絕緣層。
同樣在圖2A中，阻擋絕緣層124可包括至少具有大于隧道絕緣層120的最高介質層介電常數的絕緣層。阻擋絕緣層124的最高介質層可以比隧道絕緣層120的最高介質層更厚。
單元柵電極140C包括在多層電荷存儲絕緣層126上順序層疊的導電層128和第三半導體層132。為了改進單元柵電極140C的導電性，可以在第三半導體層132上形成單元柵硅化物層138。
導電層128可以由具有大于約4eV的功函數的金屬的單層或多層構成，以提升在單元柵電極140C和多層電荷存儲絕緣層126之間的勢壘。如果阻擋絕緣層124和導電層128之間的勢壘增加，那么如同從單元柵電極140C向阻擋絕緣層124移動的電荷面對高阻礙，由此減小電荷從柵電極隧穿到電荷捕獲絕緣層122的可能性。
具有大于約4eV的功函數的金屬包括氮化鉭(TaN)、鉭(Ta)、釕(Ru)、硅化鎢(WSi)、鎢(W)、氮化鎢(MN)，鈦(Ti)、氮化鈦(TiN)、鉭鈦(TaTi)、鉭鉑(TaPt)、氮化硅鉭(TaSiN)、氮化鈦鉭(TaTiN)、氮化鉿(HfN)、氮化鋁鈦(Ti2AlN)、鉬(Mo)和鉑(Pt)。導電層128可由這種金屬的單層、或具有兩種以上材料的金屬合金或疊層構成。否則，導電層128可以還包括在其功函數大于約4eV的一個或多個層上形成的多晶硅層。
分別在低壓和高壓區(qū)中形成低壓柵絕緣層114和高壓柵絕緣層116。分別在低壓柵絕緣層114和高壓柵絕緣層116上設置低壓柵電極140L和高壓柵電極140H。每個低壓和高壓柵電極140L和140H包括第一和第三半導體層118和132?？梢栽诘谌雽w層132上形成外圍電路柵硅化物層138。在低壓和高壓柵電極140L和140H的兩側中的襯底110中形成源區(qū)/漏區(qū)160。還可以在源區(qū)/漏區(qū)160中形成硅化物層138。
在圖2A中，外圍電路柵電極和源區(qū)/漏區(qū)的硅化物層可以由相同的處理步驟形成并由包含相同金屬的金屬硅化物構成。在單元柵電極140C上的硅化物層138可包括與在外圍電路區(qū)的柵電極140L和140H和源區(qū)/漏區(qū)160上的硅化物層不同的金屬。在外圍電路區(qū)中的柵電極(即，低壓和高壓柵電極140L和140H)以及單元區(qū)中的柵電極的側壁上形成側壁隔片134。根據側壁隔片134對準源區(qū)/漏區(qū)60中的硅化物層。
圖2A的存儲器件還包括電阻區(qū)，其中排列電阻圖形。對其中排列電阻的電路區(qū)選擇性地提供電阻區(qū)，其為部分外圍電路區(qū)。多個電阻圖形140R可以形成在電阻區(qū)中。電阻圖形140R可以與半導體襯底110電隔離，使得提供它們固有的阻抗。因此，可以在場隔離層上設置電阻圖形140R，在半導體襯底110中形成該場隔離層。電阻圖形140R可以由層疊的結構形成，其包括第一和第三半導體層118和132。為了提供每單元面積大的電阻，在電阻圖形140R的第三半導體層132上沒有硅化物層。
低壓和高壓柵電極140L和140H可以是PMOS或NMOS晶體管的柵電極。可以使用雙多晶硅柵，通過其使用N型雜質摻雜NMOS晶體管的柵電極，同時用P型雜質摻雜PMOS晶體管的柵電極。以及，在摻雜濃度上晶體管的柵電極和電阻圖形可以不同。
圖2B和2C是說明形成圖2A所示的非易失性存儲器件的方法的截面圖(根據本發(fā)明的示例性實施例)。
參照圖2B，關于在襯底110、低壓柵絕緣層114、高壓柵絕緣層116和第一半導體層118中形成場隔離層112的處理步驟與在圖1B-1C中的相同。隨后，從單元區(qū)選擇性地除去低壓柵絕緣層114以露出有源區(qū)上的襯底110的表面。在襯底110上，通過順序淀積隧道絕緣層120、電荷捕獲層122和阻擋絕緣層124來形成多層電荷存儲絕緣層126。
在多層電荷存儲絕緣層126上淀積導電層128。導電層128可以由具有大于約4eV的功函數的金屬的單層或多層構成。例如，由例如氮化鉭(TaN)、鉭(Ta)、釕(Ru)、硅化鎢(WSi)、鎢(W)、氮化鎢(MN)，鈦(Ti)、氮化鈦(TiN)、鉭鈦(TaTi)、鉭鉑(TaPt)、氮化硅鉭(TaSiN)、氮化鈦鉭(TaTiN)、氮化鉿(HfN)、氮化鋁鈦(Ti2AlN)、鉬(Mo)和鉑(Pt)的金屬構成，或者由具有兩種以上材料的金屬合金或疊層構成。導電層128可包括在其功函數大于約4eV的一個或多個層上形成的多晶硅層。
從外圍電路區(qū)除去導電層128(盡管不是從單元區(qū))，由此露出第一半導體層118?？梢栽趩卧獏^(qū)上限制性地形成隧道絕緣層122，例如通過熱氧化工序。結果，單元區(qū)包括具有多層電荷存儲絕緣層126和導電層128的多層結構，而外圍電路區(qū)由第一半導體層118構成。
接下來，參照圖2C，在襯底的整個結構上淀積第二半導體層132。順序地構圖第二半導體層132、第一半導體層118和導電層128，以形成單元柵電極140C、低壓柵電極140L、高壓柵電極140H和電阻圖形140R，如圖2A所示。在單元柵電極140C、低壓柵電極140L和高壓柵電極140H上淀積的硅化物層138，可以通過在第二半導體層132上淀積硅化物層然后從電阻區(qū)除去硅化物層的處理步驟來完成，或者連同在構圖柵電極之后實施用于源區(qū)/漏區(qū)160的硅化工序而完成。
圖3A是根據本發(fā)明的示例性實施例的非易失性存儲器件的截面圖。
圖3A的非易失性存儲器件與根據圖1A的相似，但是不同在于在低壓和高壓柵電極240L和240H的底之下形成具有與場隔離層212對準的側壁的額外的半導體層217的特性。具體地，非易失性存儲器件由單元區(qū)、高壓區(qū)、低壓區(qū)和電阻區(qū)構成。單元區(qū)包括多層電荷存儲絕緣層226，在其上形成單元柵電極240C。在單元柵電極240C兩側的半導體襯底210上形成源區(qū)和漏區(qū)250。盡管將多層電荷存儲層226描述為在場隔離層212上延伸，可以限制它使得不延伸過單元柵電極240C。
多層電荷存儲絕緣層226可以包括順序層疊的隧道絕緣層220、電荷捕獲絕緣層222、以及阻擋絕緣層224。這里，隧道絕緣層220以及阻擋絕緣層224可包括至少由Al2O3、鋁酸鉿(HfAlO)、HfAlON、硅酸鉿(HfSiO)或HfSiON形成的絕緣層。電荷存儲絕緣層226可包括至少由鋁酸鉿、HfAlO、HfAlON、硅酸鉿、HfSiO或HfSiON形成的絕緣層。
同樣在圖3A中，阻擋絕緣層224可包括至少具有大于隧道絕緣層220的最高介質層的介電常數的絕緣層。阻擋絕緣層224的最高介質層可以比隧道絕緣層220的最高介質層更厚。
單元柵電極240C包括連續(xù)層疊的導電層228、第三和第四半導體層230和232。為了改進單元柵電極240C的導電性，可以在第四半導體層232上形成單元柵硅化物層238。
導電層228可以由具有大于約4eV的功函數的金屬的單層或多層構成，以提升在單元柵電極240C和多層電荷存儲絕緣層226之間的勢壘。導電層228還可以包括在其功函數大于約4eV的一個或多個層上形成的多晶硅層。如果在彼此接觸的阻擋絕緣層224和導電層228之間的勢壘增加，那么如同從單元柵電極240C向阻擋絕緣層224移動的電荷面對高阻礙，由此減小電荷從柵電極隧穿到電荷捕獲絕緣層222的可能性。
具有大于約4eV的功函數的金屬包括氮化鉭(TaN)、鉭(Ta)、釕(Ru)、硅化鎢(WSi)、鎢(W)、氮化鎢(MN)，鈦(Ti)、氮化鈦(TiN)、鉭鈦(TaTi)、鉭鉑(TaPt)、氮化硅鉭(TaSiN)、氮化鈦鉭(TaTiN)、氮化鉿(HfN)、氮化鋁鈦(Ti2AlN)、鉬(Mo)和鉑(Pt)。導電層228可由這種金屬的單層、或具有兩種以上材料的金屬合金或疊層構成。
分別在低壓和高壓區(qū)中形成低壓柵絕緣層214和高壓柵絕緣層216。分別在低壓柵絕緣層214和高壓柵絕緣層216上設置低壓柵電極240L和高壓柵電極240H。每一個低壓和高壓柵電極240L和240H包括第一、第二和第四半導體層217、218和232。低壓和高壓柵電極240L和240H的最低半導體層(例如217)可以由多晶硅構成。在低壓和高壓區(qū)中形成的場隔離層212具有從襯底210的表面向上延伸的側壁。
低壓和高壓柵電極240L和240H可以包括與場隔離層212重疊的部分。在由場隔離層212限定的有源區(qū)上形成第一半導體層217，其具有對齊場隔離層212的側壁的側壁。第二和第四半導體層218和232可以具有與場隔離層212重疊的部分，使得低壓和高壓柵電極240L和240H與場隔離層212重疊?？梢栽诘谒陌雽w層232上形成外圍電路柵硅化物層238。在低壓和高壓柵電極240L和240H的兩側的襯底210中形成源區(qū)/漏區(qū)260。還可以在源區(qū)/漏區(qū)260中形成硅化物層238。
外圍電路柵電極和源區(qū)/漏區(qū)的硅化物層可以由相同的處理步驟形成并由包含相同金屬的金屬硅化物構成。在圖3A中，在單元柵電極240C上的硅化物層238可包括與在外圍電路區(qū)的柵電極240L和240H和源區(qū)/漏區(qū)260上的硅化物層不同的金屬。在外圍電路區(qū)中的柵電極(即，低壓和高壓柵電極240L和240H)以及單元區(qū)中的柵電極的側壁上形成側壁隔片234。根據側壁隔片234對準源區(qū)/漏區(qū)260中的硅化物層。
圖3A的存儲器件還包括電阻區(qū)，其中排列電阻圖形。對其中排列電阻的電路區(qū)選擇性地提供電阻區(qū)，其為部分外圍電路區(qū)。多個電阻圖形240R可以形成在電阻區(qū)中。電阻圖形240R可以與半導體襯底210電隔離，使得提供它們固有的阻抗。因此，可以在場隔離層上設置電阻圖形240R，在半導體襯底210中形成該場隔離層。電阻圖形240R可以由層疊的結構形成，其包括第二和第四半導體層218和232。為了提供每單元面積大的電阻，在電阻圖形240R的第四半導體層232上沒有硅化物層。
低壓和高壓柵電極240L和240H可以是PMOS或NMOS晶體管的柵電極?？梢允褂秒p多晶硅柵，通過其使用N型雜質摻雜NMOS晶體管的柵電極，同時用P型雜質摻雜PMOS晶體管的柵電極。以及，在摻雜濃度上晶體管的柵電極和電阻圖形可以不同。
圖3B至3D是說明形成圖3A所示的非易失性存儲器件的方法的截面圖。
參照圖3B，其在半導體襯底210中限定單元區(qū)、低壓區(qū)、高壓區(qū)和電阻區(qū)?？梢詫龈綦x層212形成為在半導體襯底210中限定多個有源區(qū)。使用自對準淺溝道隔離(SASTI)形成場隔離層212。
具體地，在低壓區(qū)中形成低壓柵絕緣層214，而在高壓區(qū)中形成高壓柵絕緣層216。低壓柵絕緣層214比高壓柵絕緣層216要薄。可以同通過在低壓和高壓柵絕緣層上淀積絕緣層、從低壓柵絕緣層214的區(qū)域除去絕緣層、并且在該區(qū)域中重新淀積新的絕緣層的工序步驟來將低壓和高壓柵絕緣層214和216形成為不同的厚度。在具有低壓和高壓柵絕緣層214和216的襯底210的整個結構上淀積第一半導體層217，例如，通過SASTI技術。結果，場隔離層212限定有源區(qū)，并且第一半導體層217對準有源區(qū)上的場隔離層212的側壁。
隨后，在包括低壓和高壓柵絕緣層214和216的襯底的整個結構上淀積第二半導體層218，然后從單元區(qū)部分除去第二半導體層218。第二半導體層218可以由多晶硅構成。在此期間，未摻雜或者在淀積多晶硅期間或之后通過離子注入摻雜，而形成第二半導體層218。此外，還可以將第二半導體層218形成為使得用雜質摻雜的NMOS和PMOS在導電性上彼此不同。
參照圖3C，從單元區(qū)除去第一半導體層217和低壓柵絕緣層214，露出有源區(qū)上的襯底210的表面。與此相反，可以通過從單元區(qū)除去第一半導體層217、在整個襯底210上淀積第二半導體層218、并從其中除去第二半導體層218和低壓柵絕緣層214，來露出有源區(qū)上的襯底210的表面。
在襯底210上，通過順序淀積隧道絕緣層220、電荷捕獲層222、和阻擋絕緣層224來形成多層電荷存儲絕緣層226。在多層電荷存儲絕緣層226上淀積導電層228和第三半導體層230。導電層228可以由具有大于約4eV的功函數的金屬的單層或多層構成。例如，導電層228可由例如氮化鉭(TaN)、鉭(Ta)、釕(Ru)、硅化鎢(WSi)、鎢(w)、氮化鎢(MN)，鈦(Ti)、氮化鈦(TiN)、鉭鈦(TaTi)、鉭鉑(TaPt)、氮化硅鉭(TaSiN)、氮化鈦鉭(TaTiN)、氮化鉿(HfN)、氮化鋁鈦(Ti2AlN)、鉬(Mo)或鉑(Pt)的金屬構成，或者由具有兩種以上材料的金屬合金或疊層構成。
從外圍電路區(qū)除去第三半導體層330和導電層228(盡管不是從單元區(qū))，由此露出第二半導體層218?？梢栽趩卧獏^(qū)上限制性地形成隧道絕緣層222，例如通過熱氧化工序。結果，單元區(qū)包括具有多層電荷存儲絕緣層226、導電層228和第三半導體層330的層疊結構，而外圍電路區(qū)由第二半導體層218構成。
接下來，參照圖3D，在襯底的整個結構上淀積第四半導體層232。順序地構圖第四半導體層232、第三半導體層230、第二半導體層218、第一半導體層217和導電層28，以形成單元柵電極240C、低壓柵電極240L、高壓柵電極240H和電阻圖形240R，如圖3A所示。在單元柵電極240C、低壓柵電極240L和高壓柵電極240H上淀積的硅化物層238，可以通過在第四半導體層232上淀積硅化物層然后從電阻區(qū)除去硅化物層的處理步驟來完成，或者連同在構圖柵電極之后實施用于源區(qū)/漏區(qū)260的硅化工序而完成。
圖4A是根據本發(fā)明的示例性實施例的非易失性存儲器件的截面圖。
圖4A的非易失性存儲器件與根據圖2A的相似，但是不同在于在低壓和高壓柵電極340L和340H之下形成具有與場隔離層312對準的側壁的額外的半導體層317的特性。具體地，非易失性存儲器件由單元區(qū)、高壓區(qū)、低壓區(qū)和電阻區(qū)構成。單元區(qū)包括多層電荷存儲絕緣層326，在其上形成單元柵電極340C。在單元柵電極340C兩側的半導體襯底310中形成源區(qū)和漏區(qū)350。盡管將多層電荷存儲層326描述為在場隔離層上延伸，可以限制它使得不延伸過單元柵電極340C。
多層電荷存儲絕緣層326可以包括順序層疊的隧道絕緣層320、電荷捕獲絕緣層322、以及阻擋絕緣層324。這里，隧道絕緣層320以及阻擋絕緣層324可包括至少由Al2O3、鋁酸鉿(HfAlO)、HfAlON、硅酸鉿(HfSiO)或HfSiON形成的絕緣層。電荷存儲絕緣層326可包括至少由鋁酸鉿、HfAlO、HfAlON、硅酸鉿、HfSiO或HfSiON形成的絕緣層。
同樣在圖4A中，阻擋絕緣層324可包括至少具有大于隧道絕緣層320的最高介質層的介電常數的絕緣層。阻擋絕緣層324的最高介質層可以比隧道絕緣層320的最高介質層更厚。
單元柵電極340C包括在多層電荷存儲絕緣層326上順序層疊的導電層328和第三半導體層332。為了改進單元柵電極340C的導電性，可以在第三半導體層332上形成單元柵硅化物層338。硅化物層338可包括包含鎢(W)、鈷(Co)、鎳(Ni)和/或鈦(Ti)的金屬層?？梢杂械u和鎢層的疊層，而不是單元柵硅化物層338。與之相反，通過結合單元柵硅化物層和氮化鎢和鎢層的疊層來確保單元柵電極340C的適宜的導電性。
導電層328可以由具有大于約4eV的功函數的金屬的單層或多層構成，以提升在單元柵電極340C和多層電荷存儲絕緣層326之間的勢壘。具有大于約4eV的功函數的金屬包括氮化鉭(TaN)、鉭(Ta)、釕(Ru)、硅化鎢(WSi)、鎢(W)、氮化鎢(MN)，鈦(Ti)、氮化鈦(TiN)、鉭鈦(TaTi)、鉭鉑(TaPt)、氮化硅鉭(TaSiN)、氮化鈦鉭(TaTiN)、氮化鉿(HfN)、氮化鋁鈦(Ti2AlN)、鉬(Mo)和鉑(Pt)。導電層328可由這種金屬的單層、或具有兩種以上材料的或金屬合金疊層構成。
分別在低壓和高壓區(qū)中形成低壓柵絕緣層314和高壓柵絕緣層316。分別在低壓柵絕緣層314和高壓柵絕緣層316上設置低壓柵電極340L和高壓柵電極340H。每一個低壓和高壓柵電極340L和340H包括第一、第二和第三半導體層317、318和332。在低壓和高壓區(qū)中形成的場隔離層312具有從襯底310的表面向上延伸的側壁。低壓和高壓柵電極340L和340H可以包括與場隔離層312重疊的部分。在由場隔離層312限定的有源區(qū)上形成第一半導體層317，其具有對齊場隔離層312的側壁。第二和第三半導體層318和332可以具有與場隔離層312重疊的部分，使得低壓和高壓柵電極340L和340H與場隔離層312重疊?？梢栽诘谌雽w層332上形成外圍電路柵硅化物層338。硅化物層338可包括包含鎢(W)、鈷(Co)、鎳(Ni)和/或鈦(Ti)的金屬層?？梢杂械u和鎢層的疊層，而不是單元柵硅化物層338。與之相反，通過結合單元柵硅化物層和氮化鎢和鎢層的疊層來確保的適宜的導電性。
在低壓和高壓柵電極340L和340H的兩側的襯底310中形成源區(qū)/漏區(qū)360。還可以在源區(qū)/漏區(qū)360中形成硅化物層338。外圍電路柵電極的硅化物層和源區(qū)/漏區(qū)可以通過相同的處理步驟形成并由包括相同金屬的金屬硅化物構成。
在圖4A中，單元柵電極340C上的硅化物層338可包括與在外圍電路區(qū)的柵電極340L和340H和源區(qū)/漏區(qū)360上的硅化物層不同的金屬。硅化物層338的位置差異是由于柵電極上的硅化物層是通過淀積形成，而源區(qū)/漏區(qū)360中的硅化物層是通過自對準硅化形成的。在圖4A中，可以通過淀積形成單元柵電極340C的硅化物層，而通過自對準硅化形成外圍柵電極340L和340H上的硅化物層以及源區(qū)/漏區(qū)的硅化物層。
還在外圍電路區(qū)以及單元區(qū)中的柵電極(即，低壓和高壓電極340L和340H)的側壁上形成側壁隔片334。根據側壁隔片334對齊源區(qū)/漏區(qū)360中的硅化物層。
圖4A的存儲器件還包括電阻區(qū)，其中排列電阻圖形。對其中排列電阻的電路區(qū)選擇性地提供電阻區(qū)，其為部分外圍電路區(qū)。多個電阻圖形340R可以形成在電阻區(qū)中。電阻圖形340R可以與半導體襯底310電隔離，使得提供它們固有的阻抗。因此，可以在場隔離層312上設置電阻圖形340R，在半導體襯底310中形成該場隔離層312。電阻圖形340R可以由層疊的結構形成，其包括第二和第三半導體層318和332。為了提供每單元面積大的電阻，在電阻圖形340R的第三半導體層332上沒有硅化物層。
低壓和高壓柵電極340L和340H可以是PMOS或NMOS晶體管的柵電極?？梢允褂秒p多晶硅柵，通過其使用N型雜質摻雜NMOS晶體管的柵電極，同時用P型雜質摻雜PMOS晶體管的柵電極。以及，在摻雜濃度上晶體管的柵電極和電阻圖形可以不同。同樣，在圖4A中，低壓和高壓柵電極340L和340H的最低半導體層可由多晶硅構成，以及單元柵電極340C的導電層328還可以包括具有大于約4eV的功函數的金屬的單層或疊層上的多晶硅層。
圖4B和4C是說明(根據本發(fā)明的示例性實施例)形成如圖4A所示的非易失性存儲器件的方法的截面圖。
參照圖4B，如圖3A，在形成限定襯底310中的有源區(qū)的場隔離層312以及第一半導體層317，并且在包括低壓和高壓柵絕緣層314和316的襯底310的整個結構上形成第二半導體層318之后，從單元區(qū)除去第二半導體層318。
然后，從單元區(qū)除去第一半導體層317和低壓柵絕緣層314，露出有源區(qū)上的襯底310的表面。與此相反，可以通過從單元區(qū)除去第一半導體層317、在整個襯底310上淀積第二半導體層318、并從其中除去第二半導體層318和低壓柵絕緣層314，來露出有源區(qū)上的襯底310的表面。
在襯底310上，通過順序淀積隧道絕緣層320、電荷捕獲層322、和阻擋絕緣層324來形成多層電荷存儲絕緣層326。在多層電荷存儲絕緣層326上淀積導電層328。導電層328可以由具有大于約4eV的功函數的金屬的單層或多層構成。例如，導電層328可由例如氮化鉭(TaN)、鉭(Ta)、釕(Ru)、硅化鎢(WSi)、鎢(W)、氮化鎢(MN)，鈦(Ti)、氮化鈦(TiN)、鉭鈦(TaTi)、鉭鉑(TaPt)、氮化硅鉭(TaSiN)、氮化鈦鉭(TaTiN)、氮化鉿(HfN)、氮化鋁鈦(Ti2AlN)、鉬(Mo)或鉑(Pt)的金屬構成，或者由具有兩種以上材料的金屬合金或疊層構成。
從外圍電路區(qū)除去導電層328(盡管不是從單元區(qū))，由此露出第二半導體層318?？梢栽趩卧獏^(qū)上限制性地形成隧道絕緣層322，例如通過熱氧化工序。結果，單元區(qū)包括具有多層電荷存儲絕緣層326和導電層328的多層結構，而外圍電路區(qū)由第二半導體層318構成。
接下來，參照圖4C，在襯底310的整個結構上淀積第三半導體層332。順序地構圖第三半導體層332、第二半導體層318、第一半導體層317和導電層328，以形成單元柵電極340C、低壓柵電極340L、高壓柵電極340H和電阻圖形340R，如圖4A所示。在單元柵電極340C、低壓柵電極340L和高壓柵電極340H上淀積的硅化物層338，可以通過在第三半導體層332上淀積硅化物層然后從電阻區(qū)除去硅化物層的處理步驟來完成，或者連同在構圖柵電極之后實施用于源區(qū)/漏區(qū)360的硅化工序而完成。同樣，低壓和高壓柵電極340L和340H的最低半導體層可由多晶硅構成，以及單元柵電極340C的導電層328還可以包括具有大于約4eV的功函數的金屬的單層或疊層上的多晶硅層。
在上述的當前公開的示例性實施例中，可以例如通過自對準的硅化來在低壓和高壓區(qū)中形成硅化物層。在此期間，在低壓和高壓區(qū)中的柵電極可伴隨著硅化物的淀積。與此相反，當進行用于源區(qū)/漏區(qū)的自對準硅化時，可以不在單元柵電極上形成硅化物層。并且，在電阻圖形上沒有硅化物，以保持其中的高阻抗。
現在，圖5和6示出根據本發(fā)明的示例性實施例的非易失性存儲器中的硅化的處理特征。
圖5說明相對于圖1A、2A和3A，在外圍電路區(qū)的源區(qū)/漏區(qū)中生成硅化物層的處理步驟中在柵電極上形成硅化物層的特征。
參照圖5，在構圖柵電極之后，在單元和外圍電路區(qū)中形成源區(qū)/漏區(qū)50和60。在形成隔片絕緣層34之后，執(zhí)行自對準硅化以同時在單元柵電極40C、低壓柵電極40L、高壓柵電極40H和源區(qū)/漏區(qū)60中形成硅化物層38。在此期間，為了阻止(如果不防止)在電阻圖形40R上形成硅化物層，在進行硅化工序之前，淀積硅化物阻礙(barrier)層(SBL)36，以完全覆蓋電阻區(qū)。由例如氮氧化硅層形成SBL36。
在圖5中，當形成源區(qū)/漏區(qū)60時，可以以與源區(qū)/漏區(qū)60相同的導向電性將離子化的雜質注入低壓和高壓柵電極40L和40H的半導體層。因此，如圖5，形成雙柵結構，其中使用彼此不同的導電性來摻雜NMOS和PMOS的柵電極。
具有適于硅化的金屬，例如鈷(Co)、鎳(Ni)、鈦(Ti)等。在進行硅化之前，在用于除去源區(qū)/漏區(qū)60上的原始氧化物層和微粒的清洗工序中，部分地除去電荷存儲絕緣層26內所包含的阻擋絕緣層22。
圖6說明相對于圖1A、2A、3A和4A，在構圖柵電極之前，形成低壓和高壓柵電極40L和40H的硅化物層以及源區(qū)/漏區(qū)60，在單元柵電極40C上完成硅化物層的特性。
參照圖6，并且相似于圖1D所示，在全部襯底10上淀積第三半導體層32，并在單元區(qū)中的第三半導體層32上形成硅化物層38a。在低壓和高壓區(qū)中，形成硅化物層，然后除去硅化物層以露出第三半導體層32。即使在圖2A、3A、4A以及圖1A中，可以除去單元區(qū)中的硅化物層以露出外圍電路區(qū)中的半導體層。
接著，執(zhí)行用于柵電極的構圖工序，以形成單元柵電極40C、低壓和高壓柵電極40L和40H、以及電阻圖形40R。這里，單元柵電極40C每個包括硅化物層38a，而低壓和高壓柵電極40L和40H以及電阻圖形40R露出其上的半導體層。隨后，分別在單元和外圍電路區(qū)中形成源區(qū)/漏區(qū)50和60。以及，在整個單元、外圍電路和電阻區(qū)上定位隔片絕緣層34。
在圖6中，盡管單元柵電極40C包括硅化物層38a，低壓和高壓柵電極40L和40H仍然不與硅化物層共存。為了提供用于低壓和高壓柵電極40L和40H以及源區(qū)/漏區(qū)60的硅化物層，形成SBL36以覆蓋單元區(qū)和電阻區(qū)。可由例如氮氧化硅層形成SBL36。
執(zhí)行自對準的硅化以在低壓和高壓柵電極40L和40H的露出半導體層和源區(qū)/漏區(qū)60上形成硅化物層38。由例如鈷(Co)、鎳(Ni)、鈦(Ti)等形成硅化物層。在當前所公開的示例性實施例中，可以在硅化之前進行清洗工序，以及可以部分地從單元區(qū)除去阻擋絕緣層22，以從將形成有硅化物層的區(qū)域減少(如果沒有消除)原始氧化物層和微粒。同樣，當形成源區(qū)/漏區(qū)60時，可以以與源區(qū)/漏區(qū)60相同的導向電性將離子化的雜質注入低壓和高壓柵電極40L和40H的半導體層。
圖7和8是示出根據本發(fā)明的示例性實施例的非易失性存儲器件的單元區(qū)的硅化工序的截面圖。
參照圖7，相對于圖1A、2A、3A和4A，可以在單元區(qū)中的源區(qū)/漏區(qū)450和單元柵電極440C上形成硅化物層438。在單元柵電極440C的側壁上形成隔片絕緣層434之后，通過構圖多層電荷存儲絕緣層426以使得單元柵電極440C與隔片絕緣層434對齊，并且進行自對準硅化的處理步驟，來完成硅化物層438。結果，硅化物層38位于單元柵電極440C和源區(qū)/漏區(qū)450上。應理解通過圖1A、2A、3A和4A的特征，單元柵電極440C的層疊結構是可變的。
根據圖7，將在單元柵電極440C之下的多層電荷存儲絕緣層426配置為具有與隔片絕緣層434的側壁對齊的側壁。因此，由于將被從多層電荷存儲絕緣層426蝕刻掉的面偏離溝道區(qū)的邊界，可以提供能夠抑制由于蝕刻損壞的數據失效的結構。
圖8示出(根據本發(fā)明的示例性實施例)多層電荷存儲絕緣層426具有與隔片絕緣層434對齊的側壁但是沒有在源區(qū)/漏區(qū)450中的硅化物層的結構特性。該結構是有利的，以抑制由于硅化物層的漏電流的生成，減小由于蝕刻損壞的數據失效。為了不在源區(qū)/漏區(qū)450上生成硅化物層而是在單元柵電極440C上形成硅化物層，執(zhí)行硅化工序，同時由SBL436覆蓋源區(qū)/漏區(qū)450。結果，僅在單元柵電極440C上設置硅化物層438。
圖9是根據本發(fā)明的示例性實施例的NOR型非易失性存儲器件的平面圖。圖10是根據本發(fā)明的示例性實施例的圖9的NOR型非易失性存儲器件的截面圖。
可以根據例如圖1至8的示例性實施例來制造圖9-10的NOR型非易失性存儲器件。如所示，NOR型非易失性存儲器件配置為包括字線(WL)440C，其跨過由場隔離層STI限定的有源區(qū)、漏區(qū)450d，設置在字線之間的有源區(qū)中、以及公共源極線CSL，在字線之間的有源區(qū)中排列。公共源極線CSL連接到源區(qū)450S。位線接觸(BC)510電連接到漏區(qū)450d，穿過中間絕緣層500。
在制造NOR型非易失性存儲器件中，為了形成公共源極線CSL的目的而部分除去場隔離層STI。在該工序期間，在公共源極線CSL上部分除去多層電荷存儲絕緣層426。因此，多層電荷存儲絕緣層426配置為具有與單元柵電極，即字線(WL)440C的側壁對齊的側壁，并延伸到漏區(qū)450d。在漏區(qū)的側壁的隔片絕緣層434d設置在多層電荷存儲絕緣層426上，而在源區(qū)側的隔片絕緣層434s接觸多層電荷存儲絕緣層426的側壁。在完成隔片絕緣層434s和434d的結構之后，在單元柵電極440C上形成硅化物層并露出公共源極線CSL。由于硅化物層438位于公共源極線CSL上，可以減小公共源極線CSL的阻抗。
圖11和12是根據本發(fā)明的示例性實施例的形成NOR型非易失性存儲器件的部分工序的截面圖。
參照圖11，為了阻止(如果不防止)在源區(qū)和漏區(qū)450s和450d的兩個上都形成硅化物層，在自對準硅化工序之前，SBL436可以形成為覆蓋源區(qū)450s。在淀積SBL436之后進行硅化工序，可以在柵電極440C上而不是在源區(qū)和漏區(qū)450s和450d上設置硅化物層。
參照圖12，可以通過使用在柵電極440C的側壁上形成的隔片絕緣層434s來阻止(如果不防止)源區(qū)450s的硅化，而不必使用SBL436。典型地，將漏區(qū)450d設計為比位線接觸要寬，但是將源區(qū)450s設計為較窄。通過較窄的源區(qū)的這種尺寸條件，當在單元柵電極440C的側壁上形成時，在源區(qū)450s上彼此相對的隔片絕緣層434s彼此接觸，結果是由隔片絕緣層434s覆蓋源區(qū)450s。與此相反，即使在漏區(qū)450d上的隔片絕緣層434d不彼此接觸，阻止(如果不防止)在漏區(qū)450d上形成硅化物層，由于沒有生成多層電荷存儲絕緣層326。
圖13是根據本發(fā)明的示例性實施例的NOR非易失性存儲器件的截面圖。如圖13所示，在柵電極440C上而不是在源區(qū)和漏區(qū)450s和450d中設置硅化物層438。多層電荷存儲絕緣層326配置為具有沿著源區(qū)450S與單元柵電極440C的側壁對齊的側壁，并延伸到漏區(qū)450d。多層電荷存儲絕緣層326的阻擋絕緣層324具有沿著漏區(qū)450d與隔片絕緣層434d對齊的側壁。由于當清除原始氧化物層和微粒時部分地除去阻擋絕緣層324以在外圍電路區(qū)的源區(qū)/漏區(qū)上形成硅化物層，而產生這種特性。
根據本發(fā)明的一個或多個實施例，可以在單獨的處理步驟中形成與多層電荷存儲絕緣層接觸的單元柵電極，以及與柵絕緣層接觸的外圍電路柵電極。這使得對于單元柵電極和外圍電路柵電極可以由彼此不同的材料構成。因此，有效地提供適于保持存儲單元的寫入和擦除數據效率以及保持數據的單元柵電極結構。此外，可以形成適于改進外圍電路晶體管的性能而不影響存儲單元的性能的材料的外圍電路柵電極。
盡管說明并描述了當前認為是本發(fā)明的示例性實施例，本領域技術人員將理解，可以有各種其他改變，以及可以替換等效，而不背離本發(fā)明的真正范圍。此外，可以根據本發(fā)明的教導作出許多改進，以適應于特定條件，而不背離在此說明的中心發(fā)明原理。因此，本發(fā)明不旨在限制于當前公開的特定示例性實施例，而是本發(fā)明包括落入所附權利要求的范圍內的所有實施例。
權利要求
1.一種非易失性存儲器件，包括襯底，具有單元區(qū)和外圍電路區(qū)；多層電荷存儲絕緣層，其形成在單元區(qū)中的襯底上；單元柵電極，其具有在多層電荷存儲絕緣層上層疊的導電層和半導體層；柵絕緣層，形成在外圍電路區(qū)中的襯底上；以及外圍電路柵電極，其具有在柵絕緣層上層疊的半導體層，其中導電層與外圍電路柵電極的半導體層的最低層不同。
2.如權利要求1的非易失性存儲器件，其中導電層是具有大于約4eV的功函數的金屬的單層或多層。
3.如權利要求2的非易失性存儲器件，其中導電層還包括在金屬的單層或多層上形成的多晶硅層。
4.如權利要求1的非易失性存儲器件，其中導電層由選自包括氮化鉭(TaN)、鉭(Ta)、釕(Ru)、硅化鎢(WSi)、鎢(W)、氮化鎢(MN)，鈦(Ti)、氮化鈦(TiN)、鉭鈦(TaTi)、鉭鉑(TaPt)、氮化硅鉭(TaSiN)、氮化鈦鉭(TaTiN)、氮化鉿(HfN)、氮化鋁鈦(Ti2AlN)、鉬(Mo)和鉑(Pt)的組的至少之一構成。
5.如權利要求1的非易失性存儲器件，其中半導體層的最低層是多晶硅層。
6.如權利要求1的非易失性存儲器件，其中單元柵電極的半導體層的最高層與外圍電路柵電極的半導體層的最高層相同。
7.如權利要求1的非易失性存儲器件，還包括分別在單元和外圍電路柵電極的半導體層上形成的硅化物層。
8.如權利要求7的非易失性存儲器件，其中在單元和外圍電路柵電極上硅化物層分別是彼此不同的金屬硅化物層。
9.如權利要求8的非易失性存儲器件，還包括源區(qū)/漏區(qū)，形成在外圍電路柵電極的兩側的襯底中；以及硅化物層，形成在源區(qū)/漏區(qū)上，其中在外圍電路柵電極上的硅化物層是金屬硅化物層，其與在源區(qū)/漏區(qū)上的硅化物層相同。
10.如權利要求1的非易失性存儲器件，還包括場隔離層，其在襯底中限定多個有源區(qū)，其中單元和外圍電路柵電極跨過有源區(qū)，并且外圍電路柵電極的半導體層的最底層具有與場隔離層對齊的側壁。
11.如權利要求1的非易失性存儲器件，還包括在襯底中限定的電阻區(qū)；以及在電阻區(qū)中形成的電阻圖形，其中將電阻圖形配置為與外圍電路柵電極的半導體層相同的層疊結構。
12.如權利要求11的非易失性存儲器件，還包括硅化物層，其在單元和外圍電路柵電極的半導體層上形成，而不在電阻圖形的半導體層上。
13.如權利要求1的非易失性存儲器件，還包括源區(qū)和漏區(qū)，分別在單元柵電極的兩側的襯底中形成；以及隔片絕緣層，在單元柵電極的側壁上形成，其中在單元柵電極和隔片絕緣層之下對齊多層電荷存儲絕緣層。
14.如權利要求1的非易失性存儲器件，還包括源區(qū)和漏區(qū)，分別在單元柵電極的兩側的襯底中形成；以及隔片絕緣層，在單元柵電極的側壁上形成，其中多層電荷存儲絕緣層延伸到漏區(qū)，在源區(qū)側上多層電荷存儲絕緣層的側壁與單元柵電極的側壁對齊。
15.如權利要求1的非易失性存儲器件，其中多層電荷存儲絕緣層由層疊的隧道絕緣層、電荷捕獲絕緣層和阻擋絕緣層形成。
16.如權利要求15的非易失性存儲器件，還包括源區(qū)和漏區(qū)，在單元柵電極的兩側的襯底中形成；以及隔片絕緣層，在單元柵電極的側壁上形成，其中阻擋絕緣層在單元柵電極和隔片絕緣層之下對齊，以及其中隧道絕緣層和電荷捕獲絕緣層延伸到源區(qū)和漏區(qū)。
17.如權利要求15的非易失性存儲器件，還包括源區(qū)和漏區(qū)，分別在單元柵電極的兩側的襯底中形成；以及隔片絕緣層，在單元柵電極的側壁上形成，其中阻擋絕緣層在單元柵電極和隔片絕緣層之下對齊，以及其中隧道絕緣層和電荷捕獲絕緣層延伸到漏區(qū)，在源區(qū)側上隧道絕緣層和電荷捕獲絕緣層的側壁與單元柵電極的側壁對齊。
18.一種非易失性存儲器件，包括半導體襯底，具有單元區(qū)和外圍電路區(qū)；場隔離層，在半導體襯底中形成，以在單元區(qū)和外圍電路區(qū)中限定多個有源區(qū)；多層電荷存儲絕緣層，其形成在單元區(qū)的有源區(qū)上；多個單元柵極線，設置在多層電荷存儲絕緣層上，其跨過單元區(qū)的有源區(qū)并具有金屬層和導電層；公共源極線，在半導體襯底中形成，其與單元柵極線平行設置并與單元柵極線的第一側壁相鄰；漏區(qū)，在有源區(qū)中形成并與單元柵極線的第二側壁相鄰；柵絕緣層，在外圍電路區(qū)的有源區(qū)上形成；外圍電路柵電極，具有柵絕緣層上的半導體層；以及側壁隔片，形成在單元柵極線和外圍電路柵電極的側壁上，其中外圍電路柵電極的半導體層的最下層與導電層不同。
19.如權利要求18的非易失性存儲器件，其中多層電荷存儲絕緣層延伸到公共源極線和漏區(qū)。
20.如權利要求18的非易失性存儲器件，其中多層電荷存儲絕緣層在單元柵極線和隔片之下對齊。
21.如權利要求18的非易失性存儲器件，其中多層電荷存儲絕緣層在一個方向上在公共源極線側具有與單元柵極線的側壁對齊的側壁，其在另一方向上延伸到漏區(qū)。
22.如權利要求20的非易失性存儲器件，其中公共源極線設置在單元柵極線之間，以及在單元柵極線的相對側壁上的隔壁隔片彼此連接以覆蓋公共源極線。
全文摘要
公開了一種具有在襯底上限定的單元區(qū)和外圍電路區(qū)的非易失性存儲器件。在單元區(qū)中設置單元柵電極，同時在外圍電路區(qū)中設置外圍柵電極。每個單元柵電極包括層疊的導電和半導體層，但是外圍柵電極包括層疊的半導體層。單元柵電極的導電層在材料上不同于外圍柵電極的最低半導體層，其能夠改進存儲單元和外圍晶體管的性能而不導致彼此間的相互干擾。
文檔編號H01L21/8247GK1866525SQ200610082710
公開日2006年11月22日 申請日期2006年5月18日 優(yōu)先權日2005年5月18日
發(fā)明者李昌炫 申請人:三星電子株式會社