專利名稱：半導體器件制造方法
技術領域：
本發(fā)明涉及SOI結(jié)構(gòu)的半導體器件的制造方法。
背景技術：
稱為SOI(絕緣體上硅)器件的半導體器件最近由于用作高速和低功耗器件而引起注意。
這種SOI器件制作在SOI結(jié)構(gòu)的SOI襯底內(nèi)，SOI結(jié)構(gòu)將掩埋的氧化物薄膜夾在SOI層和硅襯底之間。傳統(tǒng)上，使用隔離氧化物薄膜形成SOI元件(形成于SOI結(jié)構(gòu)的SOI層內(nèi)的(半導體)元件，例如晶體管)的完全隔離，該隔離氧化物薄膜穿過SOI層的Si(硅)直至掩埋氧化物薄膜。
由于該元件和另外元件徹底電絕緣，這種完全隔離技術具有諸如無閉鎖(不會發(fā)生閉鎖)的特征，且不受噪聲影響。然而，由于晶體管工作于電浮置狀態(tài)，在延遲時間內(nèi)將會出現(xiàn)頻率依賴的問題，或者將會出現(xiàn)在漏電流-漏電壓特性等中出現(xiàn)駝峰的扭折效應的襯底浮置效應。為了抑制這種襯底浮置效應，部分隔離(部分溝槽隔離(PTI))技術是有效的，這種技術可以通過在上層部分內(nèi)形成隔離氧化物薄膜(部分氧化薄膜)使得掩埋氧化物薄膜不會被接觸到、使用部分下層的部分SOI層形成部分隔離區(qū)、以及在(形成于由部分隔離區(qū)實現(xiàn)元件隔離的區(qū)域內(nèi))體區(qū)域內(nèi)形成體端子，借助于部分隔離氧化膜下的SOI層固定襯底電勢(體電勢)。非專利文獻1公開了這種部分隔離技術。
然而，使用部分隔離技術，部分隔離技術缺失了為完全隔離技術優(yōu)點的所謂無閉鎖這一優(yōu)點。于是發(fā)展出了部分隔離和完全隔離組合使用(混和溝槽隔離)技術，該技術糅合了部分隔離技術和完全隔離技術并具有這兩種技術的優(yōu)點。非專利文獻2作為公開了這種部分隔離和完全隔離組合使用技術的文獻而被提及。
Y.Hirano et.al，“Bulk-Layout-Compatible0.18μm SOI-CMOS Technology Using Body-Fixed Partial TrenchIsolation (PTI)，1999 IEEE International SOI Conference”，Oct.1999，p.131-132[非專利文獻2]S.Maedda et.al，“Impact of 0.18μm SOI CMOSTechnology Using Hybrid Trench Isolation with High ResistivitySubstrate on Embedded RF/Analog Application”2000 Symposium onVLSI Technology Digest of Technical Papers，p.154-155發(fā)明內(nèi)容然而，當使用部分和完全隔離組合使用技術制造SOI結(jié)構(gòu)半導體器件時，存在這樣的問題，即，諸如形成于SOI層內(nèi)晶體管的半導體元件的特性在諸如隔離氧化物薄膜的(部分、完全)隔離絕緣層厚度中產(chǎn)生的變化、制作絕緣隔離的SOI層邊緣部分的陡峭度等的影響下而變差。
為了解決上述問題而進行本發(fā)明。本發(fā)明旨在獲得半導體器件的制造方法，使用該方法能夠制造出特性和形成于制作了絕緣隔離的SOI層內(nèi)的半導體元件同樣優(yōu)良的半導體器件，即使該絕緣隔離結(jié)構(gòu)使用部分隔離和完全隔離組合使用技術進行元件隔離。
根據(jù)本發(fā)明權(quán)利要求1的半導體器件制造方法，包含步驟(a)在SOI襯底的SOI層上形成鋪底絕緣層，該SOI襯底包含半導體襯底、內(nèi)嵌的絕緣層、和SOI層的疊層結(jié)構(gòu)，并在鋪底絕緣層上形成溝槽掩模，其中該溝槽掩模包含第一掩模層和形成于第一掩模層上的第二掩模層；(b)使用溝槽掩模為掩模，通過除去鋪底絕緣層以及SOI層的一部分上層部分，形成預定數(shù)目的第一溝槽；(c)使用溝槽掩模和圖形化的抗蝕劑作為掩模，通過穿透預定數(shù)目的至少一個第一溝槽下部的SOI層，形成到達內(nèi)嵌的絕緣層的至少一個第二溝槽；(d)除去抗蝕劑后，在第一和第二溝槽內(nèi)嵌入該絕緣層，之后使用第一掩模層作為拋光停止層而執(zhí)行CMP處理，除去第二掩模層并同時將絕緣隔離層平整化到由第一掩模層指定的厚度；以及(e)在除去部分隔離絕緣層之后除去第一掩模層，使得隔離絕緣層的形成高度和SOI層的高度相當。
對于根據(jù)本發(fā)明權(quán)利要求1的半導體器件制造方法，由于用作拋光停止層的第一掩模層的上層在步驟(c)形成第二溝槽時受到第二掩模層保護，在執(zhí)行步驟(c)時維持第一掩模層的厚度均勻性。
因此，由于可以使用第一掩模層作為拋光停止層在步驟(d)執(zhí)行CMP處理而進行平整化，維持隔離絕緣層的均勻性，在執(zhí)行步驟(e)之后，可以以足夠的精度獲得部分隔離和完全隔離組合使用的隔離結(jié)構(gòu)，其中該隔離結(jié)構(gòu)包含通過內(nèi)嵌在第一溝槽內(nèi)的隔離絕緣層獲得的部分隔離區(qū)域以及通過內(nèi)嵌在第一和第二溝槽內(nèi)的隔離絕緣層獲得的完全隔離區(qū)域。
因此，能夠得到這樣的效果，即，可獲得和形成于SOI層內(nèi)的半導體元件同樣優(yōu)良的半導體器件，其中通過上述部分和完全隔離組合使用的隔離結(jié)構(gòu)實現(xiàn)絕緣隔離。


圖1至6為示出了實施例1的半導體器件制造方法的截面視圖；圖7至12為示出了實施例2的半導體器件制造方法的截面視圖；圖13至18為示出了實施例3的半導體器件制造方法的截面視圖；圖19至24為示出了實施例4的半導體器件制造方法的截面視圖；圖25至27為示出了實施例5的半導體器件制造方法的截面視圖；圖28至30為示出了實施例6的半導體器件制造方法的截面視圖；圖31至36為示出了實施例7的半導體器件制造方法的截面視圖；圖37至42為示出了實施例8的半導體器件制造方法的截面視圖；以及圖43至45為示出了為了有效解釋實施例1而供比較的制造方法的截面視圖。
具體實施例方式
實施例1-制造方法詳述圖1至6為示出了本發(fā)明實施例1的半導體器件制造方法的截面視圖，該器件具有部分和完全隔離組合使用的絕緣隔離結(jié)構(gòu)的。在下文中，參考這些圖示解釋實施例1的制造方法。
首先，如圖1所示，在SOI襯底的整個SOI層3上部上形成變成墊底氧化物薄膜的氧化硅層4，SOI襯底的制備順序為半導體襯底1、內(nèi)嵌的絕緣層2、以及SOI層3，并包含這些半導體襯底1、內(nèi)嵌的絕緣層2、以及SOI層3。此外，在整個表面上逐一形成氮化硅薄膜5(第一掩模層)和CVD(化學氣相沉積)氧化物薄膜6(第二掩模層)。隨后使用照相凸版印刷工藝(photoengrave)等對氮化硅薄膜5以及CVD氧化物薄膜6執(zhí)行圖形化，獲得包含被圖形化的氮化硅薄膜5和CVD氧化物薄膜6的雙層結(jié)構(gòu)的溝槽掩模TM1。
SOI層3的厚度約為80nm，氧化硅層4的厚度約為10nm。氮化硅薄膜5的厚度約為70nm，諸如TEOS(正硅酸乙酯)的CVD氧化物薄膜6的厚度約為70nm。然而，對于氧化硅層4，在形成溝槽掩模TM1時除去一些上層部分。
接著如圖2所示，以溝槽掩模TM1為掩模分別對氧化硅層4進行第一干法刻蝕和對SOI層3的上層部分進行第二干法刻蝕，形成預定數(shù)目的用于隔離的溝槽21(第一溝槽)。在第二干法刻蝕中，例如除去約47nm的SOI層3。對于使用第一干法刻蝕除去氧化硅層4的情形，除去CVD氧化物薄膜6的一部分上層部分，將該部分設為約50nm。
如圖3所示，通過例如熱氧化工藝在SOI層3的暴露表面上形成厚度約為15nm的內(nèi)壁氧化物薄膜7。因此，隔離溝槽21下的SOI層3的厚度設定為約30nm。
接著，使用被圖形化作為掩模的抗蝕劑8以及溝槽掩模TM1對內(nèi)壁氧化物薄膜7和SOI層3進行刻蝕，穿過SOI層3并到達內(nèi)嵌的絕緣層2，如圖4所示，選擇性地形成用于完全隔離的溝槽22(第二溝槽)，內(nèi)嵌絕緣層2的表面被暴露于該溝槽。因此，預定數(shù)目的隔離溝槽21中的至少一個隔離溝槽21的下部的SOI層3被穿透，獲得用于完全隔離的溝槽22。
此時，盡管除去了上部內(nèi)其上未形成抗蝕劑8的CVD氧化物薄膜6的一部分(在圖4的示例中去除的深度約為20nm)，由于CVD氧化物薄膜6下的氮化硅薄膜5未被除去，氮化硅薄膜5的厚度保持不變。當用CVD氧化物薄膜6和氮化硅薄膜5的溝槽掩模TM1的邊緣指定用于完全隔離的溝槽22的形成位置時，不在CVD氧化物薄膜6的一部分上形成抗蝕劑8，如圖4所示。
接著，如圖5所示，除去抗蝕劑8并在整個表面上沉積隔離氧化物薄膜9之后，通過以氮化硅薄膜5為拋光停止層而執(zhí)行CMP(化學機械拋光)工藝(使用氮化硅薄膜5作為拋光停止層，并恰當?shù)厣晕⑦^拋光)，在由氮化硅薄膜5的厚度指定的高度進行隔離氧化物薄膜9的平整化。由于此時氮化硅薄膜5的厚度保持均勻，該薄膜有效地作為拋光停止層。因此，以良好的厚度精度對隔離氧化物薄膜9平整化。
由于氮化硅薄膜5上的CVD氧化物薄膜6具有幾乎和隔離氧化物薄膜9相同的研磨速率，在CMP處理時所有CVD氧化物薄膜6都被除去。因此，對于隔離氧化物薄膜9，厚度保持均勻。也就是說，部分隔離區(qū)域41內(nèi)的隔離氧化物薄膜9的厚度均勻地保持為隔離氧化物薄膜厚度d41，且完全隔離區(qū)域42內(nèi)的隔離氧化物薄膜9的厚度均勻地保持為隔離氧化物薄膜厚度d42。
接著，如圖6所示，在使用氟酸執(zhí)行氧化物薄膜蝕刻以調(diào)整隔離氧化物薄膜9和SOI層3的表面之間的水平差異之后，除去氮化硅薄膜5，并完成了絕緣隔離結(jié)構(gòu)，該隔離結(jié)構(gòu)利用部分和完全隔離組合使用技術進行元件隔離。在前述絕緣隔離結(jié)構(gòu)中，盡管部分隔離區(qū)域41內(nèi)的隔離氧化物薄膜9的厚度均勻地保持為隔離氧化物薄膜厚度d1，且完全隔離區(qū)域42內(nèi)的隔離氧化物薄膜9的厚度均勻地保持為隔離氧化物薄膜厚度d2，但內(nèi)壁氧化物薄膜7的殘余氧化物薄膜7a仍位于部分隔離區(qū)域41內(nèi)的隔離氧化物薄膜9的底面之下，以及部分隔離區(qū)域41及完全隔離區(qū)域42內(nèi)的隔離氧化物薄膜9和SOI層3之間。
(實施例1的效果)圖43至圖45為示出了具有傳統(tǒng)的部分和完全隔離組合使用的絕緣隔離結(jié)構(gòu)的半導體器件的制造方法的一部分的截面視圖，用于和實施例1比較。圖43至圖45對應于實施例1的圖4至圖6所示的步驟。
通常只使用氮化硅薄膜5作為溝槽掩模。因此，除了不在氮化硅薄膜5上形成CVD氧化物薄膜6這一點之外，制造步驟和實施例1的圖1至圖3所示的步驟相同(實施例1的圖1至圖3所示的步驟)，直到形成內(nèi)壁氧化物薄膜7的步驟為止。
接著，如圖43所示，使用抗蝕劑8以及被圖形化的氮化硅薄膜5為掩模，對內(nèi)壁氧化物薄膜7和SOI層3進行蝕刻，形成用于完全隔離的溝槽22，內(nèi)嵌絕緣層2的表面暴露于該溝槽。此時，未在上部形成抗蝕劑8的氮化硅薄膜的一部分被除去，厚度均勻性喪失。
接著，如圖44所示，在除去抗蝕劑8并在整個表面上沉積隔離氧化物薄膜9之后，在由氮化硅薄膜5的厚度所指定的高度通過使用氮化硅薄膜5作為拋光停止層執(zhí)行CMP處理，對隔離氧化物薄膜9進行平整化。因為假設此時氮化硅薄膜5的一部分被去除的截面形狀是由于形成過拋光區(qū)域44(其使得過拋光量p1最大)導致的，隔離氧化物薄膜9厚度的均勻性受到妨礙。
接著，如圖45所示，執(zhí)行了調(diào)整隔離氧化物薄膜9和SOI層3表面的水平差異的氧化物薄膜蝕刻之后，除去氮化硅薄膜5。因此，盡管過拋光區(qū)域44內(nèi)部分隔離區(qū)41的隔離氧化物薄膜9的厚度為隔離氧化物薄膜厚度d51，但過拋光區(qū)域44之外的部分隔離區(qū)域41內(nèi)的隔離氧化物薄膜9的厚度變?yōu)楦綦x氧化物薄膜厚度d52(＞d51)，均勻性受到妨礙。過拋光區(qū)域44內(nèi)的SOI層端部毗鄰區(qū)域27與過拋光區(qū)域44之外的SOI層端部毗鄰區(qū)域28相比，SOI層3邊緣部分的隔離氧化物薄膜9的形狀不同。因此，當隔離氧化物薄膜9的厚度和形狀出現(xiàn)不均勻并在SOI層3內(nèi)形成晶體管時，將會碰到晶體管特性出現(xiàn)變化的問題。
由于隔離氧化物薄膜9之間SOI層3的邊緣部分在過拋光區(qū)域44被徹底暴露，所以當形成如圖45所示的溝道寬度為SOI層3水平方向?qū)挾鹊腗OSFET時，在SOI層3邊緣部分產(chǎn)生由柵電場集中局部地致使晶體管閾值電壓降低的寄生MOSFET現(xiàn)象。當出現(xiàn)這種寄生MOSFET現(xiàn)象時，晶體管閾值電壓的可控性將由于窄溝道效應及MOS晶體管特性變化而退化。
另一方面，根據(jù)實施例1的半導體器件制造方法，即使在形成完全隔離溝槽22之后，由于保護氮化硅薄膜5的CVD氧化物薄膜6的存在而使氮化硅薄膜5的厚度是均勻的。因此，如圖44所示的過拋光區(qū)域44并不產(chǎn)生，且如前所述，最終形成的隔離氧化物薄膜9的厚度和形狀可以保持均勻。因此，即使形成如圖6所示的以SOI層3水平方向的寬度為溝道寬度的MOSFET，也不會產(chǎn)生前述的寄生MOSFET現(xiàn)象和前述的窄溝道效應，可以顯著降低晶體管特性的變化。
如圖6所示，由于殘余氧化物薄膜7a均勻地形成大約和SOI層3與隔離氧化物薄膜9之間的SOI層端部毗鄰區(qū)域23內(nèi)的SOI層3的形成高度大約相同的高度，這是改善了SOI層3邊緣部分內(nèi)的暴露狀態(tài)的結(jié)果，所以當在SOI層3內(nèi)形成晶體管時，也獲得了能夠得到具有良好晶體管特性的晶體管的效果。
盡管實施例1示出的溝槽掩模TM1以CVD氧化物薄膜6為頂層，即使使用多晶硅層形成該頂層也可獲得相同的效果。
實施例2-制造方法詳述圖7至12為示出了本發(fā)明實施例2的具有部分和完全隔離組合使用的絕緣隔離結(jié)構(gòu)的半導體器件制造方法的截面視圖。在下文中，參考這些圖示解釋實施例2的制造方法。
首先，如圖7所示，在SOI襯底的整個SOI層3上部上形成變成墊底氧化物薄膜的氧化硅層4，SOI襯底包含半導體襯底1、內(nèi)嵌的絕緣層2、以及SOI層3。在整個表面上形成多晶硅層10(用于氧化的掩模層)、氮化硅薄膜5、和CVD氧化物薄膜6之后，使用照相凸版印刷工藝等對多晶硅層10、氮化硅薄膜5、和CVD氧化物薄膜6執(zhí)行圖形化。因此獲得包含被圖形化的多晶硅層10、氮化硅薄膜5、和CVD氧化物薄膜6的3層溝槽掩模TM2。
接著如圖8所示，以溝槽掩模TM2為掩模，和實施例1類似地，分別對氧化硅層4和SOI層3的上層部分中的每一個進行第一次干法刻蝕和第二次干法刻蝕，形成隔離溝槽21。對于在第一次干法刻蝕中除去氧化硅層4的情形，除去CVD氧化物薄膜6的一部分上層部分。
如圖9所示，通過例如熱氧化工藝分別在多晶硅層10的暴露側(cè)面和SOI層3的暴露表面上形成內(nèi)壁氧化物薄膜11。因此，隔離溝槽21下的SOI層3的厚度設為約30nm。
接著，如圖10所示，使用被圖形化的抗蝕劑8以及溝槽掩模TM2為掩模對內(nèi)壁氧化物薄膜11和SOI層3進行刻蝕，形成完全隔離溝槽22，內(nèi)嵌絕緣層2的表面被暴露于該溝槽。此時，盡管未在上部內(nèi)形成抗蝕劑8的CVD氧化物薄膜6的一部分被除去(在圖10的示例中去除的深度約為20nm)，由于CVD氧化物薄膜6下的氮化硅薄膜5未被除去，氮化硅薄膜5的厚度保持不變。
接著，如圖11所示，除去抗蝕劑8并在整個表面上沉積隔離氧化物薄膜9之后，通過以氮化硅薄膜5為拋光停止層執(zhí)行CMP處理，在由氮化硅薄膜5的厚度規(guī)定的高度進行隔離氧化物薄膜9的平整化。由于此時氮化硅薄膜5的厚度保持均勻，該薄膜有效地作為拋光停止層。
由于氮化硅薄膜5上的CVD氧化物薄膜6具有幾乎和隔離氧化物薄膜9相同的研磨速率，所以在CMP處理時所有CVD氧化物薄膜6都被除去。因此，對于隔離氧化物薄膜9，厚度和實施例1相似地保持均勻。
接著，如圖12所示，在使用氟酸執(zhí)行氧化物薄膜蝕刻以調(diào)整隔離氧化物薄膜9和SOI層3的表面的水平差異之后，除去氮化硅薄膜5和多晶硅層10后，完成了部分和完全隔離組合使用的絕緣隔離結(jié)構(gòu)。因此，在實施例2的絕緣隔離結(jié)構(gòu)中，和實施例1類似，部分隔離區(qū)域41內(nèi)的隔離氧化物薄膜9的厚度均勻地保持為隔離氧化物薄膜厚度d1，并且完全隔離區(qū)域42內(nèi)的隔離氧化物薄膜9的厚度均勻地保持為隔離氧化物薄膜厚度d2。
在形成內(nèi)壁氧化物薄膜11時，也在多晶硅層10側(cè)面內(nèi)形成內(nèi)壁氧化物薄膜11作為熱氧化薄膜。由于該熱氧化薄膜(內(nèi)壁氧化物薄膜11)的蝕刻速率和隔離氧化物薄膜9相比較小，在除去隔離氧化物薄膜9及氧化硅層4時執(zhí)行通過氟酸的蝕刻之后，形成殘余氧化物薄膜11a而未在SOI層3的SOI層端部毗鄰區(qū)域23內(nèi)被除去。
盡管實施例2示出了溝槽掩模TM2最頂層使用多晶硅層10作為氧化掩模層，可以用非晶硅替代該多晶硅層，其中該非晶硅層可利用蝕刻氧化硅層4時大的選擇比且其中側(cè)面在熱氧化工藝時氧化。
(實施例2的效果)根據(jù)實施例2的半導體器件制造方法，由于氮化硅薄膜5的厚度即使在形成完全隔離溝槽22之后仍是均勻的，不會產(chǎn)生過拋光區(qū)域44(參考圖44)，最后可均勻地形成隔離氧化物薄膜9的厚度和形狀。因此，類似實施例1，可以獲得顯著降低在SOI層3內(nèi)形成晶體管時晶體管特性變化的效果。
在SOI層3和隔離氧化物薄膜9之間的SOI層端部毗鄰區(qū)域23內(nèi)，殘余氧化物薄膜11a仍略超出SOI層3的形成高度。因此，由于和實施例1相比更加改善了SOI層3邊緣部分的暴露狀態(tài)，當在SOI層3內(nèi)形成晶體管時，可以獲得以下兩種效果抑制由前述寄生MOSFET現(xiàn)象引起的閾值電壓降低；獲得具有更佳晶體管特性的晶體管。
實施例3-制造方法詳述圖13至18為示出了本發(fā)明實施例3的具有部分和完全隔離組合使用的絕緣隔離結(jié)構(gòu)的半導體器件制造方法的截面視圖。在下文中，參考這些圖示解釋實施例3的制造方法。
首先，如圖13所示，在SOI襯底的整個SOI層3上部上形成變成墊底氧化物薄膜的氧化硅層4，SOI襯底包含半導體襯底1、內(nèi)嵌的絕緣層2、以及SOI層3。和實施例2相似，獲得包含被圖形化的多晶硅層10、氮化硅薄膜5、和CVD氧化物薄膜6三層結(jié)構(gòu)的溝槽掩模TM2。
接著如圖14所示，以溝槽掩模TM2為掩模，只對氧化硅層4執(zhí)行使用氟酸的濕法蝕刻，只除去氧化硅層4。因為和干法蝕刻相比，上述濕法蝕刻對SOI層3具有大的選擇比，在蝕刻氧化硅層4時和干法蝕刻相似地，部分SOI層3未被除去。另一方面，會出現(xiàn)拉回(pullback)現(xiàn)象，即在上述濕法蝕刻(被除去)時CVD氧化物薄膜6也會部分拉回。
關于CVD氧化物薄膜6的拉回現(xiàn)象，由于當在沉積CVD氧化物薄膜6之后進行高溫退火時，前述濕法蝕刻的蝕刻速率變小，因此有望降低拉回的數(shù)量。由于高溫退火，在約900℃至1100℃下處理約30分鐘至2小時，可以使蝕刻速率變得小得多。盡管通過企圖升高溫度和增大高溫退火處理的時間可以使前述濕法蝕刻的蝕刻速率變得小到與熱氧化薄膜相同的程度，根據(jù)制造過程的生產(chǎn)量、對器件的約束等，需要適當?shù)貦z查這些條件。
接著，如圖15所示，使用溝槽掩模TM2和氧化硅層4作為掩模，只對SOI層3的上層部分進行干法刻蝕，形成隔離溝槽21。此時，氮化硅薄膜5外圍部分的一部分上層被除去。
由于SOI層3的一部分在前述濕法蝕刻氧化硅層4時未被除去，隔離溝槽21的溝槽深度只由如圖15所示的對SOI層3干法刻蝕時去除的量規(guī)定。因此，隔離溝槽21的深度可控性改善。
如圖16所示，通過熱氧化工藝分別在SOI層3的暴露表面和多晶硅層10的暴露側(cè)面上形成內(nèi)壁氧化物薄膜11。因此，隔離溝槽21下的SOI層3的厚度設為約30nm。
接著，如圖17所示，使用被圖形化的抗蝕劑8以及溝槽掩模TM2為掩模對內(nèi)壁氧化物薄膜11和SOI層3進行蝕刻，形成完全隔離溝槽22，其中內(nèi)嵌絕緣層2的表面暴露于該溝槽。盡管未在其上部未形成抗蝕劑8的CVD氧化物薄膜6的一部分此時被進一步除去(在圖17的示例中去除的深度約為20nm)且氮化硅薄膜5外圍非常小的部分被除去，由于CVD氧化物薄膜6的存在使得氮化硅薄膜5的厚度幾乎保持不變。
接著，如圖18所示，除去抗蝕劑8并在整個表面上沉積隔離氧化物薄膜9之后，通過以氮化硅薄膜5為拋光停止層執(zhí)行CMP處理，在氮化硅薄膜5最高部分的高度進行隔離氧化物薄膜9的平整化。由于此時氮化硅薄膜5的厚度幾乎保持一致，該薄膜有效地作為拋光停止層；而且隔離氧化物薄膜9和實施例1及實施例2相似地保持厚度均勻。
接著，盡管沒有示出，為了調(diào)整隔離氧化物薄膜9和SOI層3表面的水平差異，在執(zhí)行氟酸的氧化物薄膜蝕刻之后，通過除去氮化硅薄膜5和多晶硅層10而完成部分隔離和完全隔離組合使用的絕緣隔離結(jié)構(gòu)。因此，實施例3的隔離結(jié)構(gòu)和實施例1及實施例2相似，可以在部分隔離區(qū)域41和完全隔離區(qū)域42內(nèi)形成厚度均勻的隔離氧化物薄膜9。
(實施例3的效果)根據(jù)實施例3的半導體器件制造方法，由于氮化硅薄膜5的厚度即使在形成完全隔離溝槽22之后幾乎仍是均勻的，和實施例1及實施例2相似，當在SOI層3內(nèi)形成晶體管時，可以獲得顯著降低晶體管特性變化的效果。
在使用實施例3的制造方法獲得的隔離結(jié)構(gòu)中，和實施例2相似，SOI層3邊緣部分的暴露狀態(tài)與實施例1相比得到改善。因此，當在SOI層3內(nèi)形成晶體管時，可以獲得對由前述寄生MOSFET現(xiàn)象降低閾值電壓抑制的效果，同時還可獲得具有更佳晶體管特性的晶體管。
此外，在實施例3中，如圖14和圖15所示，為了使?jié)穹ㄎg刻對SOI層3具有大的選擇比以執(zhí)行氧化硅層4的去除工藝(圖14)，在進行該濕法蝕刻時只有氧化硅層4可以被確定除去，而不除去SOI層3。由于只由之后執(zhí)行的通過對SOI層3的干法刻蝕而對上層部分進行的干法刻蝕除去過程(圖15)規(guī)定隔離溝槽21的形成深度，因此獲得SOI層3溝槽深度可控性改善的效果。
實施例4-詳細制造方法圖19至24為示出了本發(fā)明實施例4具有部分和完全隔離組合使用的絕緣隔離結(jié)構(gòu)的半導體器件制造方法的截面視圖。在下文中，參考這些圖示解釋實施例4的制造方法。
首先，如圖19所示，在SOI襯底的整個SOI層3上部上形成變成墊底氧化物薄膜的氧化硅層4，SOI襯底包含半導體襯底1、內(nèi)嵌的絕緣層2、以及SOI層3。在逐一沉積多晶硅層10、氮化硅薄膜5、和多晶硅層12之后，首先圖形化多晶硅層12和氮化硅薄膜5。多晶硅層12的厚度約為160nm。
接著，如圖20所示，進一步執(zhí)行對多晶硅層10的圖形化，獲得包含被圖形化的多晶硅層10、氮化硅薄膜5、和多晶硅層12(第二掩模層)的溝槽掩模TM3。在圖形化多晶硅層10時也除去一些多晶硅層12的上層部分。
接著，如圖20所示，和實施例3相似，以溝槽掩模TM3為掩模，只對氧化硅層4執(zhí)行氟酸的濕法蝕刻，只除去氧化硅層4。因為溝槽掩模TM3的頂層部分此時為多晶硅層12，不會產(chǎn)生類似實施例3的CVD氧化物薄膜6的拉回現(xiàn)象。
接著，如圖21所示，使用溝槽掩模TM3和氧化硅層4作為掩模，和實施例3相似，只對SOI層3的上層部分進行蝕刻，形成隔離溝槽21。此時，多晶硅層12的一些上層部分被除去。
如圖22所示，通過熱氧化工藝分別在SOI層3的暴露表面和多晶硅層10的暴露側(cè)面形成內(nèi)壁氧化物薄膜11。此時，也在多晶硅層12的上表面和側(cè)面形成內(nèi)壁氧化物薄膜13。因此，隔離溝槽21下的SOI層3的厚度設為約30nm。
接著，如圖23所示，使用被圖形化的抗蝕劑8以及溝槽掩模TM3為掩模對內(nèi)壁氧化物薄膜11和SOI層3進行蝕刻，形成完全隔離溝槽22，內(nèi)嵌絕緣層2的表面暴露于該溝槽。此時，盡管未在上部形成抗蝕劑8的內(nèi)壁氧化物薄膜13及多晶硅層12的部分被除去(在圖23的示例中去除的深度約為39nm)，由于多晶硅層12下的氮化硅薄膜5未被除去，氮化硅薄膜5的厚度保持不變。
接著，如圖24所示，除去抗蝕劑8并在整個表面上沉積隔離氧化物薄膜9之后，通過以氮化硅薄膜5為拋光停止層執(zhí)行CMP處理，在氮化硅薄膜5厚度所規(guī)定的高度進行隔離氧化物薄膜9的平整化。由于此時氮化硅薄膜5的厚度保持均勻，該薄膜有效地作為拋光停止層；而且隔離氧化物薄膜9和實施例1至實施例3相似地保持厚度均勻。
接著，盡管沒有示出，為了調(diào)整隔離氧化物薄膜9和SOI層3表面的水平差異，在執(zhí)行氟酸的氧化物薄膜蝕刻之后，通過除去氮化硅薄膜5和多晶硅層10而完成部分隔離和完全隔離組合使用的絕緣隔離結(jié)構(gòu)。因此，實施例4的絕緣隔離結(jié)構(gòu)和實施例1至實施例3相似，可以在部分隔離區(qū)域41和完全隔離區(qū)域42內(nèi)形成厚度均勻的隔離氧化物薄膜9。
(實施例4的效果)根據(jù)實施例4的半導體器件制造方法，由于氮化硅薄膜5的厚度即使在形成完全隔離溝槽22之后仍是均勻的，和實施例1至實施例3相似，當在SOI層3內(nèi)形成晶體管時，可以獲得顯著降低晶體管特性變化的效果。
和實施例2及實施例3相似，由于SOI層3邊緣部分中的暴露狀態(tài)與實施例1相比得到改善，因此當在SOI層3內(nèi)形成晶體管時，可以抑制由前述寄生MOSFET現(xiàn)象降低閾值電壓的效果，同時還可獲得具有更佳晶體管特性的晶體管。
此外，通過濕法蝕刻執(zhí)行氧化硅層4的除去過程(圖20)并通過干法刻蝕執(zhí)行SOI層3的上層部分的除去過程(圖21)，如圖20和圖21所示，和實施例3相似地可以獲得SOI層3溝槽深度可控性改善的效果。
另外，溝槽掩模TM3頂層使用在氧化硅層4的濕法蝕刻中具有大選擇比的多晶硅層12，對氧化硅層4濕法蝕刻時不發(fā)生多晶硅層12的拉回現(xiàn)象。因此，和實施例3相比可期望氮化硅薄膜5厚度均勻性進一步改善的效果，且和實施例3相比，可期望獲得對前述晶體管特性變化更大程度的降低的效果。
實施例5-詳細制造方法圖25至27為示出了本發(fā)明實施例5具有部分和完全隔離組合使用的絕緣隔離結(jié)構(gòu)的半導體器件制造方法的截面視圖。在下文中，參考這些圖示解釋實施例5的制造方法。
首先，如圖25所示，在SOI襯底的整個SOI層3上部上形成變成鋪底氧化物薄膜的氧化硅層4，SOI襯底包含半導體襯底1、內(nèi)嵌的絕緣層2、以及SOI層3。另外，獲得和實施例1相似的包含氮化硅薄膜5和CVD氧化物薄膜6的兩層結(jié)構(gòu)的溝槽掩模TM1。接著，和實施例1相似地，使用溝槽掩模TM1作為掩模對氧化硅層4及SOI層3的上層部分進行第一次和第二次干法刻蝕，獲得隔離溝槽21。
此時，通過進行刻蝕，在對SOI層3干法刻蝕時調(diào)整氣體混合比等，并沉積聚合物膜，在俯視圖中形成大約10nm的SOI層3形狀從溝槽掩模TM1的氮化硅薄膜5向外凸出，對圓角SOI層端部毗鄰區(qū)域24執(zhí)行圓角蝕刻。
如圖26所示，通過熱氧化工藝在SOI層3暴露表面形成內(nèi)壁氧化物薄膜14。此時，調(diào)整內(nèi)壁氧化物薄膜14的厚度使得SOI層3的端部在俯視圖內(nèi)位于氮化硅薄膜5之內(nèi)(稱為SOI層端部毗鄰區(qū)域25)。同時，盡管除去了CVD氧化物薄膜6的部分，氮化硅薄膜5未被除去。
接著，如圖27所示，使用被圖形化的抗蝕劑8以及溝槽掩模TM1為掩模對內(nèi)壁氧化物薄膜14和SOI層3進行蝕刻，形成完全隔離溝槽22，內(nèi)嵌絕緣層2的表面暴露于該溝槽。盡管未在上部形成抗蝕劑8的CVD氧化物薄膜6的部分(在圖27的示例中CVD氧化物薄膜6去除的深度約為25nm)以及氮化硅薄膜5的極小部分此時被除去，可在存在CVD氧化物薄膜6而使厚度均勻性不受影響的范圍內(nèi)操縱氮化硅薄膜5的去除。
接著，和實施例1相似地，通過CMP處理平整化隔離氧化物薄膜9，通過氟酸蝕刻氧化物薄膜以調(diào)整隔離氧化物薄膜9和SOI層3表面的水平差異等，獲得部分隔離和完全隔離組合使用的絕緣隔離結(jié)構(gòu)。
(實施例5的效果)根據(jù)實施例5的半導體器件制造方法，由于氮化硅薄膜5的厚度即使在形成完全隔離溝槽22之后仍是均勻的，和實施例1至實施例4相似，當在SOI層3內(nèi)形成晶體管時，可以顯著降低晶體管特性的變化。
由于在形成隔離溝槽21時執(zhí)行前述圓角蝕刻使SOI層3的邊緣部分變得圓滑，在SOI層端部的柵電場集中減輕，所以獲得可以對由前述寄生MOSFET現(xiàn)象降低閾值電壓的有效抑制的效果。
盡管實施例5示出了溝槽掩模TM1的頂層為CVD氧化物薄膜6，使用多晶硅層形成該頂層也可以獲得相同的效果。
實施例6-制造方法詳述圖28至30為示出了本發(fā)明實施例6具有部分和完全隔離組合使用的絕緣隔離結(jié)構(gòu)的半導體器件制造方法的截面視圖。在下文中，參考這些圖示解釋實施例6的制造方法。
首先，如圖28所示，在SOI襯底的整個SOI層3上部上形成變成墊底氧化物薄膜的氧化硅層4，SOI襯底包含半導體襯底1、內(nèi)嵌的絕緣層2、以及SOI層3；其以順序氮化硅薄膜5和多晶硅層15沉積。接著，圖形化氮化硅薄膜5和多晶硅層15，獲得包含氮化硅薄膜5和多晶硅層15(第二掩模層)的兩層結(jié)構(gòu)的溝槽掩模TM4。多晶硅層15的厚度約為95nm。
接著，如圖29所示，以溝槽掩模TM4為掩模，使用氟酸的濕法蝕刻僅蝕刻氧化硅層4。此時，調(diào)整蝕刻時間，并形成突出寬度w4的部分，從而形成從位于溝槽掩模TM4的氮化硅薄膜5下方的氮化硅薄膜5的邊緣向內(nèi)突出。因此，在氮化硅薄膜5的邊緣部分和SOI層之間形成空腔部分35，其中在該腔體內(nèi)未形成氧化硅薄膜4。
由于使用多晶硅層15形成溝槽掩模TM4的頂層，在蝕刻氧化硅層4時沒有除去多晶硅層15。
接著，如圖30所示，使用溝槽掩模TM4和氧化硅層4為掩模，只蝕刻SOI層3的上層部分，形成隔離溝槽21。此時，當蝕刻劑蝕刻到空腔部分35時，在SOI層3的SOI層端部毗鄰區(qū)域26內(nèi)出現(xiàn)倒角，SOI層3的邊緣部分變得圓滑。除去SOI層3的情況下，除去多晶硅層15的上層部分的一部分。
接著，盡管沒有示出，和實施例5相似地，通過CMP處理平整化隔離氧化物薄膜，通過氟酸蝕刻氧化物薄膜以調(diào)整該隔離氧化物薄膜和SOI層3表面的水平差異等，獲得部分隔離和完全隔離組合使用的絕緣隔離結(jié)構(gòu)。
(實施例6的效果)根據(jù)實施例6的半導體器件制造方法，由于氮化硅薄膜5的厚度即使在形成完全隔離溝槽22之后仍是均勻的，和實施例5相似，當在SOI層3內(nèi)形成晶體管時，可以獲得顯著降低晶體管特性變化的效果。
此外，由于使用多晶硅層15形成溝槽掩模TM4的頂層，在對氧化硅層4蝕刻時沒有除去多晶硅層15。因此，由于更大幅度地改善了氮化硅薄膜5的厚度均勻性，和實施例5相比可以更好地證明前述效果。
在通過除去氧化硅層4以形成隔離溝槽21時，SOI層3的邊緣部分可變得圓滑，使得可在氮化硅薄膜5和SOI層3之間出現(xiàn)空腔部分35。因此，和實施例5相似，在SOI層端部的柵電場集中減輕，可以獲得對由前述寄生MOSFET現(xiàn)象降低閾值電壓的有效抑制。
實施例7-制造方法詳述圖31至36為示出了本發(fā)明實施例7具有部分和完全隔離組合使用的絕緣隔離結(jié)構(gòu)的半導體器件制造方法的截面視圖。在下文中，參考這些圖示解釋實施例7的制造方法。
首先，如圖31所示，在SOI襯底的整個SOI層3上部上形成變成墊底氧化物薄膜的氧化硅層4，和實施例1相似，該SOI襯底包含半導體襯底1、內(nèi)嵌的絕緣層2、以及SOI層3。另外，獲得包含被圖形化的氮化硅薄膜5和CVD氧化物薄膜6的兩層結(jié)構(gòu)的溝槽掩模TM1。溝槽掩模TM1的CVD氧化物薄膜6的厚度約為55nm。
接著，如圖32所示，在整個表面上形成CVD氧化物薄膜之后，通過往回蝕刻在溝槽掩模TM1的側(cè)壁上形成側(cè)壁16。此時，也選擇性地除去氧化硅層4和CVD氧化物薄膜6的上層部分。此外，使用溝槽掩模TM1和側(cè)壁16為掩模，通過蝕刻SOI層3的上層部分而形成隔離溝槽21。此時，除去約43nm的SOI層3。
如圖33所示，通過熱氧化工藝在SOI層3的暴露表面形成內(nèi)壁氧化物薄膜17。此時，由于上部的氧化也進行到側(cè)壁16下方，在SOI層3的邊緣部分被覆蓋時形成為熱氧化薄膜的內(nèi)壁氧化物薄膜17。因此，內(nèi)壁氧化物薄膜17的SOI層3的邊緣部分附近的厚度大于其它區(qū)域，同時SOI層3的邊緣部分變得圓滑。此時，隔離溝槽21下的SOI層3的厚度設為約30nm。
接著，如圖34所示，使用被圖形化的抗蝕劑8以及溝槽掩模TM1為掩模對內(nèi)壁氧化物薄膜17和SOI層3進行刻蝕，形成完全隔離溝槽22，內(nèi)嵌絕緣層2的表面暴露于該溝槽。此時，盡管未在上部形成抗蝕劑8的CVD氧化物薄膜6的部分被除去(在圖34的示例中去除的深度約為25nm)，由于CVD氧化物薄膜6下的氮化硅薄膜5未被除去，氮化硅薄膜5的厚度保持不變。
接著，如圖35所示，和實施例1相似，除去抗蝕劑8，執(zhí)行CMP處理，并進行隔離氧化物薄膜9的平整化。由于此時氮化硅薄膜5的厚度保持均勻，該薄膜有效地作為拋光停止層。
接著，如圖36所示，在為了調(diào)整隔離氧化物薄膜9和SOI層3表面的水平差異而執(zhí)行的氟酸氧化物薄膜蝕刻之后，除去氮化硅薄膜5，結(jié)果獲得部分隔離和完全隔離組合使用的絕緣隔離結(jié)構(gòu)。因此，部分隔離區(qū)域41內(nèi)的隔離氧化物薄膜9的厚度均勻地保持為隔離氧化物薄膜厚度d1，并完全隔離區(qū)域42內(nèi)的隔離氧化物薄膜9的厚度均勻地保持為隔離氧化物薄膜厚度d2。殘余氧化物薄膜17a仍位于部分隔離區(qū)域41內(nèi)的隔離氧化物薄膜9的底面之下以及部分隔離區(qū)域41及完全隔離區(qū)域42內(nèi)的隔離氧化物薄膜9和SOI層3之間。該殘余氧化物薄膜17a在SOI層3的邊緣部分仍保持厚的厚度。
(實施例7的效果)根據(jù)實施例7的半導體器件制造方法，由于氮化硅薄膜5的厚度即使在形成完全隔離溝槽22之后仍是均勻的，和實施例1至實施例6相似，當在SOI層3內(nèi)形成晶體管時，可以顯著降低晶體管特性的變化。
因為在形成側(cè)壁氧化物薄膜17時存在側(cè)壁16，所以由于內(nèi)壁氧化物薄膜17的SOI層3邊緣部分附近的厚度變得比其它區(qū)域更厚，在SOI層3和隔離氧化物薄膜9之間的SOI層端部毗鄰區(qū)域內(nèi)，殘余氧化物薄膜17a保持超出SOI層3的形成高度。所以，由于和實施例1相比SOI層3邊緣部分的暴露狀態(tài)得到改善，因此當在SOI層3內(nèi)形成晶體管時，可以抑制由前述寄生MOSFET現(xiàn)象降低閾值電壓的效果，同時還可獲得具有更佳晶體管特性的晶體管。
在實施例7中，盡管使用CVD氧化物薄膜6形成溝槽掩模TM1的頂層，即使使用多晶硅層來代替，也可以獲得相同的效果。
實施例8-制造方法詳述圖37至42為示出了本發(fā)明實施例8具有部分和完全隔離組合使用的絕緣隔離結(jié)構(gòu)的半導體器件制造方法的截面視圖。在下文中，參考這些圖示解釋實施例8的制造方法。
首先，如圖37所示，在SOI襯底的整個SOI層3上部上形成變成墊底氧化物薄膜的氧化硅層4，和實施例1相似，該SOI襯底包含半導體襯底1、內(nèi)嵌的絕緣層2、以及SOI層3。另外，獲得包含被圖形化的氮化硅薄膜5和CVD氧化物薄膜6的雙層結(jié)構(gòu)的溝槽掩模TM1。接著，使用諸如氨水/過氧化氫溶液等的化學品執(zhí)行RCA清洗處理的預處理，除去其上未形成溝槽掩模TM1的氧化硅層4之后，執(zhí)行熱氧化過程，氧化SOI層3的暴露部分，獲得暴露的表面氧化區(qū)域18。暴露的表面氧化區(qū)域18形成的厚度大于氧化硅層4。例如，當氧化硅層4的厚度為10nm時，形成厚度約為17nm的暴露表面氧化區(qū)域18。此時，CVD氧化物薄膜6部分拉回。
接著，如圖38所示，在整個表面上形成CVD氧化物薄膜之后，通過回蝕刻，在氮化硅薄膜5的側(cè)壁上形成側(cè)壁19，在CVD氧化物薄膜6的側(cè)壁上形成側(cè)壁20。此時，也選擇性地除去暴露表面氧化區(qū)域18，只剩下位于側(cè)壁19下的暴露表面氧化區(qū)域18作為殘余暴露表面氧化區(qū)域18a。此外，使用溝槽掩模TM1和側(cè)壁19及20為掩模，通過蝕刻SOI層3的上層部分而形成隔離溝槽21。
如圖39所示，通過熱氧化工藝在SOI層3的暴露表面形成內(nèi)壁氧化物薄膜31。因此，隔離溝槽21下的SOI層3的厚度設為約30nm。此時，由于形成了內(nèi)壁氧化物薄膜31(為熱氧化薄膜)而使得SOI層3邊緣部分被覆蓋，包括側(cè)壁19底部，內(nèi)壁氧化物薄膜31的SOI層3邊緣部分附近的厚度大于其它區(qū)域，同時SOI層3的邊緣部分是圓滑的。由于殘余暴露氧化區(qū)域18a的效應，SOI層3邊緣部分的內(nèi)壁氧化物薄膜31的厚度形成為大于實施例7的內(nèi)壁氧化物薄膜17的厚度。通過拉回現(xiàn)象除去側(cè)壁20。
接著，如圖40所示，使用被圖形化的抗蝕劑8以及溝槽掩模TM1為掩模對內(nèi)壁氧化物薄膜31和SOI層3進行刻蝕，形成完全隔離溝槽22，內(nèi)嵌絕緣層2的表面暴露于該溝槽。此時，盡管未在上部形成抗蝕劑8的CVD氧化物薄膜6的部分被除去(在圖40的示例中去除的深度約為25nm)，由于CVD氧化物薄膜6下的氮化硅薄膜5未被除去，氮化硅薄膜5的厚度保持不變。
接著，如圖41所示，和實施例1等相似，除去抗蝕劑8，執(zhí)行CMP處理，并進行隔離氧化物薄膜9的平整化。由于此時氮化硅薄膜5的厚度保持均勻，該薄膜有效地作為拋光停止層。
接著，如圖42所示，在為了調(diào)整隔離氧化物薄膜9和SOI層3表面的水平差異而執(zhí)行氟酸氧化物薄膜蝕刻之后，由于除去了氮化硅薄膜5，獲得部分隔離和完全隔離組合使用的絕緣隔離結(jié)構(gòu)。因此，和實施例1相似，分別保持部分隔離區(qū)域41和完全隔離區(qū)域42內(nèi)的隔離氧化物薄膜9的厚度的均勻性。殘余氧化物薄膜31a仍位于部分隔離區(qū)域41內(nèi)的隔離氧化物薄膜9的底面之下以及部分隔離區(qū)域41及完全隔離區(qū)域42內(nèi)的隔離氧化物薄膜9和SOI層3之間。殘余氧化物薄膜31a在SOI層3邊緣部分保持厚的厚度。
(實施例8的效果)根據(jù)實施例8的半導體器件制造方法，同實施例1至實施例7相似，由于氮化硅薄膜5的厚度即使在形成完全隔離溝槽22之后仍是均勻的，當在SOI層3內(nèi)形成晶體管時，可以顯著降低晶體管特性的變化。
由于殘余暴露表面氧化區(qū)域18a的效應，SOI層3的邊緣部分的內(nèi)壁氧化物薄膜31的厚度制成厚于實施例7的內(nèi)壁氧化物薄膜17的厚度。因此，在位于SOI層3和隔離氧化物薄膜9之間的SOI層端部毗鄰區(qū)域內(nèi)，由于殘余氧化物薄膜31a的厚度大于其它區(qū)域，超出SOI層3的形成高度，SOI層3邊緣部分的暴露狀態(tài)改善的程度高于實施例1和實施例7。因此當在SOI層3內(nèi)形成晶體管時，可以獲得具有更佳晶體管特性的晶體管，同時可更有效抑制前述寄生MOSFET現(xiàn)象降低閾值電壓的效應。
在實施例8中，盡管使用CVD氧化物薄膜6形成溝槽掩模TM1的頂層，即使使用多晶硅層替代，也可以獲得相同的效果。
權(quán)利要求
1.一種半導體器件制造方法，包含步驟(a)在SOI襯底的SOI層上形成墊底絕緣層，該SOI襯底包含半導體襯底、內(nèi)嵌的絕緣層、和SOI層的疊層結(jié)構(gòu)，并在墊底絕緣層上形成溝槽掩模，其中該溝槽掩模包含第一掩模層和形成于第一掩模層上的第二掩模層；(b)使用溝槽掩模作為掩模，通過除去墊底絕緣層以及SOI層的一部分上層部分，形成預定數(shù)目的第一溝槽；(c)使用溝槽掩模和圖形化的抗蝕劑作為掩模，通過穿透預定數(shù)目第一溝槽中的至少一個的下部的SOI層，形成到達內(nèi)嵌的絕緣層的至少一個第二溝槽；(d)除去抗蝕劑后，在第一和第二溝槽內(nèi)嵌入隔離絕緣層，之后使用第一掩模層作為拋光停止層執(zhí)行CMP處理，除去第二掩模層同時通過由第一掩模層的厚度指定的厚度將隔離絕緣層平整化；以及(e)在除去部分隔離絕緣層之后除去第一掩模層，使得隔離絕緣層的形成高度變得和SOI層的高度相當。
2.根據(jù)權(quán)利要求1的半導體器件制造方法，其中溝槽掩模進一步包含形成于第一掩模層之下的第三掩模層；步驟(c)包含步驟(c-1)通過熱氧化工藝在第一溝槽的底面和側(cè)面以及第三掩模層的側(cè)面形成內(nèi)壁絕緣層；以及(c-2)使用該溝槽掩模和抗蝕劑作為掩模，通過穿透內(nèi)壁絕緣層和SOI層，形成第二溝槽；以及步驟(e)包含步驟在除去第一掩模層時共同除去第三掩模層。
3.根據(jù)權(quán)利要求2的半導體器件制造方法，其中步驟(b)包含步驟(b-1)使用溝槽掩模作為掩模，選擇性地執(zhí)行對墊底絕緣層的濕法蝕刻；以及(b-2)使用溝槽掩模和墊底絕緣層作為掩模，通過除去SOI層的上層部分，形成第一溝槽。
4.根據(jù)權(quán)利要求3的半導體器件制造方法，其中第二掩模層包含具有抗步驟(b-1)的濕法蝕刻的材料的層。
5.根據(jù)權(quán)利要求1的半導體器件制造方法，其中步驟(b)包含步驟選擇性地除去SOI層，使得SOI層的邊緣部分在平面圖中可從溝槽掩模凸出，且可以是圓滑的；以及步驟(c)包含步驟(c-1)調(diào)整，使得通過熱氧化工藝在第一溝槽底面和側(cè)面形成內(nèi)壁絕緣層，SOI層的邊緣部分被拉回，且該邊緣部分在平面視圖內(nèi)可位于溝槽掩模內(nèi)部；以及(c-2)使用該溝槽掩模和抗蝕劑作為掩模，通過穿透內(nèi)壁絕緣層和SOI層，形成第二溝槽。
6.根據(jù)權(quán)利要求1的半導體器件制造方法，其中步驟(b)包含步驟(b-1)使用溝槽掩模作為掩模，選擇性地蝕刻墊底絕緣層，其中通過利用步驟(b-1)從溝槽掩模的端部向內(nèi)除去規(guī)定寬度部分的墊底絕緣層，在溝槽掩模的端部和SOI層之間形成空腔部分，在該空腔部分未形成墊底絕緣層；以及(b-2)使用溝槽掩模和墊底絕緣層作為掩模，通過除去SOI層的上層部分形成第一溝槽，其中由于空腔部分的存在通過執(zhí)行步驟(b-2)而使SOI層的邊緣部分變圓滑。
7.根據(jù)權(quán)利要求1的半導體器件制造方法，其中步驟(b)包含步驟(b-1)通過在整個表面上形成絕緣層并進行回蝕刻，選擇性地除去墊底絕緣層，同時在溝槽掩模的側(cè)面上形成側(cè)壁；以及(b-2)使用溝槽掩模和該側(cè)壁作為掩模，通過除去SOI層的上層部分形成第一溝槽；以及步驟(c)包含步驟(c-1)通過熱氧化工藝，在第一溝槽的底面和側(cè)面形成內(nèi)壁絕緣層，其中關于該內(nèi)壁絕緣層的形狀，通過執(zhí)行步驟(c-1)使側(cè)壁下的厚度形成為厚于其它區(qū)域；以及(c-2)使用溝槽掩模和抗蝕劑作為掩模，通過穿透內(nèi)壁絕緣層和SOI層，形成第二溝槽。
8.根據(jù)權(quán)利要求1的半導體器件制造方法，其中步驟(a)包含步驟(a-1)通過除去未形成溝槽掩模處的SOI襯底上的墊底氧化物薄膜，選擇性地暴露SOI層的表面；以及(a-2)在SOI層的暴露區(qū)域內(nèi)形成暴露表面絕緣區(qū)；步驟(b)包含步驟(b-1)通過在整個表面上形成絕緣層并進行回蝕刻，選擇性地除去非側(cè)壁下方的暴露表面絕緣區(qū)，同時在溝槽掩模的側(cè)面上形成側(cè)壁；以及(b-2)使用溝槽掩模和側(cè)壁作為掩模，通過除去SOI層的上層部分形成第一溝槽；以及步驟(c)包含步驟(c-1)通過熱氧化工藝，在第一溝槽的底面和側(cè)面形成內(nèi)壁絕緣層，其中關于該內(nèi)壁絕緣層的形狀，通過執(zhí)行步驟(c-1)使側(cè)壁下的厚度形成為厚于其它區(qū)域；以及(c-2)使用溝槽掩模和抗蝕劑作為掩模，通過穿透內(nèi)壁絕緣層和SOI層，形成第二溝槽。
全文摘要
即使制造使用部分隔離和完全隔離組合使用技術進行元件隔離的絕緣隔離結(jié)構(gòu)，可以獲得這樣的半導體制造方法，使用該方法能夠制造出特性和形成于制作了絕緣隔離的SOI層內(nèi)的半導體元件同樣優(yōu)良的半導體器件。使用被圖形化的抗蝕劑和溝槽掩模作為掩模，蝕刻內(nèi)壁氧化物薄膜和SOI層，形成了穿透SOI層并到達內(nèi)嵌絕緣層的完全隔離溝槽。盡管此時除去了未在上部形成抗蝕劑的CVD氧化物薄膜的部分，由于氮化硅薄膜受CVD氧化物薄膜保護，氮化硅薄膜的厚度保持不變。接著，在除去抗蝕劑并在整個表面上沉積隔離氧化物薄膜之后，以該氮化硅薄膜作為拋光停止層通過執(zhí)行CMP處理，在由氮化硅薄膜厚度所規(guī)定的高度以良好的厚度精度平整化隔離氧化物薄膜。
文檔編號H01L21/762GK1862791SQ20061008269
公開日2006年11月15日 申請日期2006年5月12日 優(yōu)先權(quán)日2005年5月13日
發(fā)明者一法師隆志, 堀田勝之, 前川繁登 申請人:株式會社瑞薩科技