專利名稱：浮柵非易失性存儲(chǔ)器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有浮柵的半導(dǎo)體非易失性存儲(chǔ)器，尤其涉及一種其中在控制柵上提供浮柵的半導(dǎo)體非易失性存儲(chǔ)器。
背景技術(shù)：
其中在生長(zhǎng)在浮柵上的絕緣膜上提供控制柵的非易失性存儲(chǔ)器，存在在多晶硅浮柵上生長(zhǎng)的絕緣膜具有較大漏電流以及較小耐電壓的問題。作為解決該問題的浮柵非易失性存儲(chǔ)器，已經(jīng)公開了一種結(jié)構(gòu)，其中在經(jīng)由絕緣膜夾在源區(qū)域和漏區(qū)域中間的溝道形成半導(dǎo)體區(qū)域上提供浮柵；該浮柵延伸到生長(zhǎng)在單晶控制區(qū)域上的絕緣膜上；且該單晶控制區(qū)域用作控制柵。(參考JP57-49148B，圖3)。
另一方面，已經(jīng)單獨(dú)開發(fā)出一種技術(shù)，其中在多晶硅浮柵上形成具有較小漏電流和優(yōu)良耐電壓的絕緣膜；然而，該技術(shù)與MOS邏輯幾乎沒有共同的制造步驟。因此，在JP57-49148B公開之后不久，利用該具有單晶控制區(qū)域的浮柵非易失性存儲(chǔ)器作為適合于嵌入到MOS邏輯中的非易失性存儲(chǔ)器。在這種情況下，在半導(dǎo)體襯底的表面中形成單晶控制區(qū)域，作為與襯底相反導(dǎo)電類型的半導(dǎo)體區(qū)域。
目前，IC/LSI的電源電壓已經(jīng)有所降低，其使得浮柵的小電壓范圍內(nèi)的電勢(shì)控制變得重要。因此，出現(xiàn)了以下問題。
即，(1)設(shè)置于浮柵之上的互連的電勢(shì)(在與浮柵不接觸且相隔開的狀態(tài)下)與浮柵具有容性耦合。結(jié)果，自單晶控制區(qū)域測(cè)量的浮柵非易失性存儲(chǔ)器的柵閾值電壓存在變化。
(2)當(dāng)即使浮柵上的絕緣膜中及該絕緣膜上的一部分包含或附著有電荷時(shí)，從單晶控制區(qū)域測(cè)量的浮柵非易失性存儲(chǔ)器的柵閾值電壓也存在變化。
當(dāng)在晶片之上以等離子體CVD等直接激發(fā)源氣體放電，以在浮柵上淀積絕緣膜時(shí)，產(chǎn)生了包含在該絕緣膜中的電荷。由于晶片或芯片的表面污染或操作夾具的放電，而在絕緣膜之上產(chǎn)生了電荷。
在設(shè)計(jì)浮柵非易失性存儲(chǔ)器時(shí)，很多情況下不考慮互連配置的影響。且被包含或附著的電荷數(shù)量不能預(yù)知。因此，很難預(yù)知自單晶控制區(qū)域測(cè)量的全部浮柵非易失性存儲(chǔ)器的柵閾值電壓。

發(fā)明內(nèi)容
鑒于以上情況構(gòu)造了本發(fā)明，且因此具有提供浮柵非易失性存儲(chǔ)器的目的。為了解決上述問題，本發(fā)明提供了在浮柵之上經(jīng)由遮蔽絕緣膜提供的遮蔽導(dǎo)電膜作為第一方法，以及作為第二方法，對(duì)于遮蔽絕緣膜來講，不是通過這樣的淀積方法形成絕緣膜，即在該淀積方法中含有例如過多的電子或過多的離子的非平衡電荷顆粒的氣體氣氛與晶片表面接觸，例如等離子CVD，而是通過其中中性分子/原子直接飛到晶片之上的淀積方法來形成絕緣膜，例如熱CVD、激化CVD(radical CVD)、光輔助CVD(photo-assisted CVD)或熱氧化。
注意到，可以說，在進(jìn)一步將電子自基態(tài)激發(fā)到外部電子殼層軌道的結(jié)果在顯微鏡下觀察的情況下，該分子/原子在熱分解/熱反應(yīng)或通過光激發(fā)等在原子團(tuán)狀態(tài)下激活之前立即帶正電/負(fù)電。然而，在本發(fā)明中，其中以肉眼觀察在晶片表面上的正電荷和負(fù)電荷基本平衡的狀態(tài)稱為術(shù)語(yǔ)“中性分子/原子”。
依靠方法1，避免了柵閾值電壓受到附近提供的互連的電勢(shì)影響，或避免了受到與制造后浮柵之上的部分接觸的電荷影響。
依靠方法2，通過該制造步驟包括在浮柵上的絕緣膜中的電荷可以降低到基本不會(huì)引起柵閾值電壓的問題的水平。當(dāng)該影響可以降低到從實(shí)際觀上基本不會(huì)引起問題的程度時(shí)，該遮蔽導(dǎo)電膜不需要完全覆蓋浮柵。
該遮蔽絕緣膜并不主要決定控制柵到浮柵的耦合率，且因此，可以淀積到滿足耐壓和漏電流的限制的厚度水平。因此，可以解決需要單晶控制區(qū)域的問題。
如果需要，可以向?qū)щ娬诒文ぬ峁┨囟ǖ碾妱?shì)，以調(diào)整自單晶控制區(qū)域測(cè)量的柵閾值電壓。
通過向遮蔽導(dǎo)電膜提供特定的電勢(shì)，如果需要，在寫入的時(shí)候可以減少提供給單晶控制區(qū)域的電勢(shì)的絕對(duì)值。結(jié)果，會(huì)降低單晶控制區(qū)域需要的耐電壓。
通過向?qū)щ娬诒文ぬ峁┨囟ǖ碾妱?shì)，如果需要，在擦除的時(shí)候可以降低提供到漏區(qū)域或源區(qū)域的電勢(shì)的絕對(duì)值。結(jié)果，會(huì)降低漏區(qū)域或源區(qū)域需要的耐電壓。


在附圖中圖1是根據(jù)實(shí)施例1的半導(dǎo)體器件的俯視圖；和圖2是根據(jù)其中使用了SOI襯底的實(shí)施例2的半導(dǎo)體器件的俯視圖。
具體實(shí)施例方式
本發(fā)明的浮柵非易失性存儲(chǔ)器可以通過以下結(jié)構(gòu)實(shí)施。即，浮柵非易失性存儲(chǔ)器由如下構(gòu)成襯底；第一導(dǎo)電類型的溝道形成半導(dǎo)體區(qū)域，其提供于襯底的襯底表面區(qū)域中；源區(qū)域和漏區(qū)域，其通過溝道形成半導(dǎo)體區(qū)域夾入它們之間而彼此隔開并且提供于襯底表面區(qū)域中；提供在溝道形成半導(dǎo)體區(qū)域上的柵絕緣膜；單晶控制區(qū)域，其與溝道形成區(qū)域電隔離且提供于襯底表面區(qū)域中；提供在單晶控制區(qū)域上的控制柵絕緣膜；浮柵，其提供于柵絕緣膜上且其延伸到控制柵絕緣膜上以具有與單晶控制區(qū)域的電學(xué)上的容性耦合；提供在浮柵上的遮蔽絕緣膜；和遮蔽導(dǎo)電膜，其提供于遮蔽絕緣膜上并且具有與浮柵的容性耦合。
該遮蔽絕緣膜需要通過其中中性分子/原子懸空(come flying)的淀積方法在包括浮柵的晶片之上直接形成。尤其，使用通過熱CVD、激化CVD、催化CVD或熱氧化形成的絕緣膜。
在該襯底是半導(dǎo)體襯底的情況下，該單晶控制區(qū)域可以與溝道形成半導(dǎo)體區(qū)域間隔形成，作為與襯底表面區(qū)域相反導(dǎo)電類型的區(qū)域。
在襯底由支撐襯底和與支撐襯底絕緣的半導(dǎo)體層構(gòu)成，且半導(dǎo)體層形成襯底表面區(qū)域的情況下，該單晶控制區(qū)域與形成其間具有絕緣膜的溝道形成半導(dǎo)體區(qū)域相隔開，且單晶控制區(qū)域可以是p-型或n-型。
如果需要，向遮蔽導(dǎo)電膜提供特定電勢(shì)，因此在讀取的時(shí)候，可以調(diào)整自單晶控制區(qū)域測(cè)量的柵閾值電壓。
可以在寫入的時(shí)候，向遮蔽導(dǎo)電膜提供與單晶控制區(qū)域的電源電勢(shì)具有相同符號(hào)的特定電勢(shì)。因此，在寫入的時(shí)候施加到遮蔽絕緣膜電場(chǎng)降低，因此能使可靠性提高。此外，會(huì)降低單晶控制區(qū)域所需的耐電壓的要求。
在擦除的時(shí)候，向遮蔽導(dǎo)電膜提供具有與單晶控制區(qū)域的電源電勢(shì)相同的符號(hào)、具有與源區(qū)域的電源電勢(shì)相反的符號(hào)、且具有與漏區(qū)域的電源電勢(shì)相反的符號(hào)的特定電勢(shì)中的一個(gè)。因此，在擦除的時(shí)候，會(huì)降低提供給該三個(gè)區(qū)域中的至少一個(gè)區(qū)域的電勢(shì)的絕對(duì)值。因此，會(huì)降低該三個(gè)區(qū)域所需的耐電壓。
實(shí)施例1圖1是根據(jù)本發(fā)明實(shí)施例1的俯視圖/剖面圖。在圖中，附圖標(biāo)記100表示半導(dǎo)體襯底，附圖標(biāo)記110表示第一導(dǎo)電類型的襯底表面區(qū)域，其被稱作阱結(jié)構(gòu)。附圖標(biāo)記200表示相反導(dǎo)電類型的源區(qū)域；300表示相反導(dǎo)電類型的漏區(qū)域；以及410表示在溝道形成半導(dǎo)體區(qū)域上形成的柵絕緣膜。該溝道形成半導(dǎo)體區(qū)域111(圖中未示出)，形成于襯底表面區(qū)域的表面中，該溝道形成半導(dǎo)體區(qū)域位于源區(qū)域200和漏區(qū)域300之間并位于柵絕緣膜410之下。附圖標(biāo)記500表示相反導(dǎo)電類型的單晶控制區(qū)域，其形成于第一導(dǎo)電類型的襯底表面區(qū)域中；450表示形成于單晶控制區(qū)域上的控制柵絕緣膜；600表示浮柵；460表示在浮柵上提供的遮蔽絕緣膜；700表示在遮蔽絕緣膜上提供的遮蔽導(dǎo)電膜；470表示提供在遮蔽導(dǎo)電膜上的第一層間絕緣膜。一般，在第一層間絕緣膜上提供多層互聯(lián)結(jié)構(gòu)。
提供源區(qū)域和漏區(qū)域使得其相互隔開，同時(shí)溝道形成半導(dǎo)體區(qū)域夾于其間。提供單晶控制區(qū)域使其與源區(qū)域、漏區(qū)域和溝道形成半導(dǎo)體區(qū)域相隔開。
在單晶控制區(qū)域和源區(qū)域、漏區(qū)域、和溝道形成半導(dǎo)體區(qū)域之間的半導(dǎo)體襯底表面上提供所謂的場(chǎng)絕緣膜。在柵絕緣膜410上提供的浮柵600延伸到場(chǎng)絕緣膜上并進(jìn)一步延伸到單晶控制區(qū)域上的控制柵絕緣膜450上。
單晶控制區(qū)域具有相對(duì)于半導(dǎo)體襯底的整流結(jié)點(diǎn)。如果單晶控制區(qū)域是n-型的，每一個(gè)源區(qū)域和漏區(qū)域也是n-型的，而襯底表面區(qū)域是p-型的。在這一點(diǎn)上，單晶控制區(qū)域具有相對(duì)于襯底表面區(qū)域的正電勢(shì)的操作范圍。以下，基于這種情況描述電壓的極性。在源區(qū)域和漏區(qū)域?yàn)閜-型的情況下，可以通過將電壓極性反向，并在數(shù)值關(guān)系上與絕對(duì)值作比較來進(jìn)行以下描述。
可以通過溝道熱電子注入或自溝道形成半導(dǎo)體區(qū)域的電子的FN(Fowler-Nordheim)隧道注入來進(jìn)行浮柵非易失性存儲(chǔ)器的寫操作。
通過分別向源區(qū)域提供0V電壓、向漏區(qū)域提供4至5V電壓和向單晶控制區(qū)域提供10至12V電壓來進(jìn)行溝道熱電子注入。在這種情況下，寫入的速度較快，但是100μA級(jí)的大電流從源區(qū)域流向漏區(qū)域。
可以通過分別向源區(qū)域或漏區(qū)域提供0V電壓和向單晶控制區(qū)域提供14至16V電壓來進(jìn)行FN隧道注入。在這種情況下，沒有大的電流流動(dòng)，但是寫入的速度較慢。
在以陣列形狀設(shè)置浮柵非易失性存儲(chǔ)器的情況下，可以向存儲(chǔ)單元的單晶控制區(qū)域施加高電壓(10至16V)，在某些情況下向該存儲(chǔ)單元的寫入不是預(yù)期的。為了約束寫入，向存儲(chǔ)單元的源區(qū)域提供4至5V的電壓。
通過向源區(qū)域和漏區(qū)域中的一個(gè)或兩個(gè)提供接近10V的電勢(shì)來進(jìn)行浮柵非易失性存儲(chǔ)器的擦除。
在寫入的時(shí)候，為了降低施加到遮蔽絕緣膜的電場(chǎng)，可以向遮蔽導(dǎo)電膜提供輔助偏置(例如，特定電勢(shì)設(shè)置為9至12V)。結(jié)果，會(huì)降低單晶控制區(qū)域的電壓(例如，7至12V)。單晶控制區(qū)域的結(jié)耐電壓降低了。因此，在MOS·IC/LSI的小型化方面獲得了較大的實(shí)際效果。
在讀取的時(shí)候，可以向遮蔽導(dǎo)電膜提供自單晶控制區(qū)域測(cè)量的、為了將柵閾值電壓調(diào)整至例如0至0.5V的偏置(例如，設(shè)置該特定電壓為0至1.5V)。
在擦除的時(shí)候，向遮蔽導(dǎo)電膜提供輔助偏置(例如，設(shè)置該特定偏置為-6V)，因此能夠?qū)⑻峁┙o源區(qū)域或漏區(qū)域的電勢(shì)降低至接近8V。可以降低在漏區(qū)域或源區(qū)域的結(jié)耐電壓。因此，在MOS·IC/LSI小型化方面獲得較大的實(shí)際效果。
為了控制在控制柵絕緣膜中的缺陷以及其生長(zhǎng)率，將單晶控制區(qū)域的表面雜質(zhì)濃度設(shè)置為1019原子/cc或更小的量級(jí)。在這一點(diǎn)上，通過熱氧化可以同時(shí)形成控制柵絕緣膜和柵絕緣膜。當(dāng)以獲得80nm厚度為典型厚度的柵絕緣膜的條件下進(jìn)行熱氧化時(shí)，控制柵絕緣膜具有接近90nm的厚度。
對(duì)于遮蔽絕緣膜，可以使用通過利用例如硅烷或有機(jī)硅烷和氧化氮作為源氣體形成的高溫(約600至700℃)熱CVD氧化膜。在寫入的時(shí)候大約250nm的厚度可以實(shí)現(xiàn)耐電壓。
可以通過使用局部互聯(lián)材料，例如多晶硅和氮化鈦，形成遮蔽導(dǎo)電膜。在沒有局部互聯(lián)材料可以使用的情況下，也可以使用第一金屬層材料。
關(guān)于提供了遮蔽導(dǎo)電膜之后的工藝，即使通過使用等離子體CVD形成用于鈍化的層間絕緣膜或等離子氮化硅膜，在嵌入的應(yīng)用中，這并不影響浮柵非易失性存儲(chǔ)器的閾值電壓。
實(shí)施例2圖2是根據(jù)本發(fā)明的實(shí)施例2的局部俯視圖。在實(shí)施例2中，本發(fā)明實(shí)施于SOI(絕緣體上的半導(dǎo)體)襯底100上，該襯底是由支撐襯底101和通過稱為BOX的絕緣層102而與該支撐襯底絕緣的半導(dǎo)體層103構(gòu)成。半導(dǎo)體層103構(gòu)成襯底表面區(qū)域。與圖1中相同的附圖標(biāo)記表示具有相同功能的區(qū)域。
在該實(shí)施例中，單晶控制區(qū)域500通過場(chǎng)絕緣膜440與源區(qū)域200、漏區(qū)域300和溝道形成半導(dǎo)體區(qū)域111(圖中未示出)完全絕緣。因此，單晶控制區(qū)域500可以是p-型的或是n-型的。此外，可以通過正和負(fù)極性的電壓進(jìn)行操作。因此，可以通過向單晶控制區(qū)域施加不同極性的電勢(shì)進(jìn)行寫入和擦除。即，當(dāng)在相對(duì)于溝道形成半導(dǎo)體區(qū)域的正電勢(shì)下(例如，14至16V)通過單晶控制區(qū)域進(jìn)行寫入的時(shí)候，可以通過具有與正電勢(shì)的絕對(duì)值相同的負(fù)電勢(shì)進(jìn)行擦除。涉及到偏置的其他觀點(diǎn)與實(shí)施例1中的相同。對(duì)遮蔽導(dǎo)電層的特定電勢(shì)的電源效果與實(shí)施例1中相同。
權(quán)利要求
1.一種浮柵非易失性存儲(chǔ)器，包括襯底；第一導(dǎo)電類型的溝道形成半導(dǎo)體區(qū)域，將其提供于襯底的襯底表面區(qū)域中；源區(qū)域和漏區(qū)域，其通過將溝道形成半導(dǎo)體區(qū)域夾入其間而彼此隔開且提供于襯底表面區(qū)域中；提供在溝道形成半導(dǎo)體區(qū)域上的柵絕緣膜；單晶控制區(qū)域，其與溝道形成半導(dǎo)體區(qū)域電隔離且提供于襯底表面區(qū)域中；在單晶控制區(qū)域上提供的控制柵絕緣膜；浮柵，將其提供于柵絕緣膜上且其延伸至控制柵絕緣膜上以與單晶控制區(qū)域容性耦合；遮蔽絕緣膜，其通過其中中性分子/原子懸在浮柵上的淀積方法形成；和遮蔽導(dǎo)電膜，將其提供于遮蔽絕緣膜上且與浮柵容性耦合。
2.根據(jù)權(quán)利要求1的浮柵非易失性存儲(chǔ)器，其中襯底是半導(dǎo)體襯底；和形成與溝道形成半導(dǎo)體區(qū)域隔開的單晶控制區(qū)域，作為和襯底表面區(qū)域相反導(dǎo)電類型的區(qū)域。
3.根據(jù)權(quán)利要求1的浮柵非易失性存儲(chǔ)器，其中由支撐襯底和與支撐襯底絕緣的半導(dǎo)體層構(gòu)成該襯底；該半導(dǎo)體層是襯底表面區(qū)域；于半導(dǎo)體層的一部分形成該溝道形成半導(dǎo)體區(qū)域；和單晶控制區(qū)域通過絕緣膜與溝道形成半導(dǎo)體區(qū)域隔開。
4.根據(jù)權(quán)利要求1的浮柵非易失性存儲(chǔ)器，其中在讀取的時(shí)候，向遮蔽導(dǎo)電膜提供特定電勢(shì)，以調(diào)整自單晶控制區(qū)域測(cè)量的柵閾值電壓。
5.根據(jù)權(quán)利要求1的浮柵非易失性存儲(chǔ)器，其中在寫入的時(shí)候，向遮蔽導(dǎo)電膜提供具有與單晶控制區(qū)域的電源電勢(shì)相同符號(hào)的特定電勢(shì)。
6.根據(jù)權(quán)利要求1的浮柵非易失性存儲(chǔ)器，其中在擦除的時(shí)候，向遮蔽導(dǎo)電膜提供具有與單晶控制區(qū)域的電源電勢(shì)相同的符號(hào)、具有與源區(qū)域的電源電勢(shì)相反的符號(hào)、和具有與漏區(qū)域的電源電勢(shì)相反的符號(hào)的特定電勢(shì)中的一個(gè)。
全文摘要
其中在單晶控制區(qū)域之上提供浮柵的非易失性存儲(chǔ)器中，設(shè)置于浮柵之上的寫電勢(shì)相對(duì)于浮柵具有容性耦合，或者甚至浮柵上的絕緣膜之中和之上的一部分包含或附著有電荷，因此改變了自單晶控制區(qū)域測(cè)量的浮柵非易失性存儲(chǔ)器的柵閾值電壓。為了解決上述問題，本發(fā)明提供了以下方法。經(jīng)由遮蔽絕緣膜在浮柵之上提供遮蔽導(dǎo)電膜。對(duì)于遮蔽絕緣膜，不使用通過以下淀積方法形成的絕緣膜，該方法中含有例如過多的電子或過多的離子的非平衡電荷顆粒的氣體氣氛接觸晶片表面，例如等離子體CVD，而使用其中中性分子/原子在晶片之上直接懸空的淀積方法，例如熱CVD、原子團(tuán)CVD、光輔助CVD或熱氧化。
文檔編號(hào)H01L21/82GK1734770SQ200510069780
公開日2006年2月15日 申請(qǐng)日期2005年3月30日 優(yōu)先權(quán)日2004年3月30日
發(fā)明者林豐, 中西章滋, 五島澄隆 申請(qǐng)人:精工電子有限公司, 林豐