專利名稱：一種高速晶圓允收測試方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種適用于半導(dǎo)體參數(shù)測試儀器的應(yīng)用方法，尤其涉及一種高速晶圓允收測試方法。
背景技術(shù)：
目前在晶圓允收測試(Wafer acceptance test，WAT)過程中，通常存在許多相同類型的Device(器件)和相同的測試項目。例如需要分別測試長溝道、標(biāo)準(zhǔn)和窄溝道晶體管的閾值電壓，溝道飽和電流，晶體管溝道的漏電和晶體管擊穿特性等。如果對上述器件采用逐個項目測試需要花費(fèi)一定的測試時間，所以如何尋找一種快速而不損失測試精度的方法在此時顯得尤為重要。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種高速晶圓允收測試方法，可以提高測試速度，減少測試時間。
為解決上述技術(shù)問題，本發(fā)明提出了一種高速晶圓允收測試方法，其中的版圖設(shè)計中器件的組合相互獨(dú)立；編輯測試算法時采用相同類型器件、相同測試項目的并行處理的方法；編輯測試程序時，將各個器件在測試過程中具有相同測試條件端子連接在一起并使用一個SMU(Source/monitor unit)來完成接地或Bias(加偏置電壓、電流)的動作，然后指定各個器件中需要測量的端子分別連接到不同的SMU上；測試時，一次完成所有器件的測試工作且每個所述SMU分享測試精度的設(shè)定，并一次報告所有器件測試結(jié)果。
本發(fā)明方法由于在測試中采取SMU并行處理及改進(jìn)了Common PAD(襯墊，用于測試時壓探針或芯片封裝時連線用的導(dǎo)電襯墊)的連接方法，有效的提高了測試速度。


圖1是本發(fā)明方法的流程圖；圖2是本發(fā)明方法具體實(shí)施例測試算法中，SMU并行處理的示意圖。
具體實(shí)施例方式
下面結(jié)合附圖及具體實(shí)施例對本發(fā)明作進(jìn)一步詳細(xì)的說明。
如圖1所示，是本發(fā)明方法的流程圖，即首先在版圖中設(shè)計相互之間獨(dú)立的器件的組合；然后編輯適用的測試算法，盡量考慮相同類型器件、相同測試項目的并行處理；在測試程序編輯時，將相同測試項目的器件的Ground端子連接在一起并使用一個SMU來完成接地或加Bias的動作，指定各個需要測量的端子分別連接到不同的SMU上；最后在測試的時候必須1)一次完成這些器件的測試工作，2)每個SMU分享了測試精度的設(shè)定，3)一次將所有的測試結(jié)果報告出來。
本發(fā)明方法具體實(shí)施中采用了HP4070儀器。通常情況下，因?yàn)镠P4070儀器的SMU對于每一次測試，都會有一個延遲(Internal Delay)，該延遲包括測試的等待(Wait)時間、SMU Force(印加Bias)的等待時間、程序的運(yùn)行時間、調(diào)用測試算法的時間、數(shù)據(jù)的存儲時間，儀器的A/D轉(zhuǎn)換時間等等。當(dāng)測試項目龐大時候，這些延遲時間的總和是不容忽視的。但利用本發(fā)明方法，可以最大限度利用HP4070的8個SMU來同時完成對8個Device的測試。具體而言首先在版圖Layout設(shè)計中，考慮使用Common ground PAD，并使每個Device的相對獨(dú)立的方法來設(shè)計版圖來滿足測試要求；然后在測試算法Algorithm里，選用SMU并行的處理方法，具體可見圖2所示；在測試程序中，調(diào)用上述類型的算法，進(jìn)行并行測試。
為進(jìn)一步說明，以采用HP4070儀器進(jìn)行晶體管的IOFF(溝道漏電)測試為例在版圖設(shè)計的時候，將所有晶體管的柵(Gate)、源(Source)、襯底(Substrate)使用Common Gate、common Source、common Substrate的方法分別引出一個PAD，而漏(Drain)端子每個器件各占用一個PAD。
在測試程序中，將晶體管的Common Gate、common Source、commonSubstrate三個端子連接在一起，用一個SMU來接地。將各個器件的Drain端子分別連接到SMU上，并且逐個有序的加上相應(yīng)的Bias電壓。Wait一定的時間使SMU處在穩(wěn)定的工作狀態(tài)。
最后使用并行測量Drain端口電流的方法，一次將所有Drain端子測試完畢，并且將數(shù)據(jù)報告Report出來。
通過實(shí)驗(yàn)與分析，選用5786個Device電阻測試，并且在同一Wafer上測試70個有效Die。采用本發(fā)明方法進(jìn)行測試的時間為3.2小時/wafer，而采用原先單個測試的時間為15小時/wafer。
綜上所述，本發(fā)明由于在測試中采取SMU并行的方法及改進(jìn)了CommonPAD的連接方法，有效的提高了晶圓允收測試測試速度。
權(quán)利要求
1.一種高速晶圓允收測試方法，包括版圖設(shè)計、編輯測試算法、編輯測試程序及測試步驟，其特征是，所述版圖設(shè)計中器件的組合相互獨(dú)立；所述編輯測試算法時采用相同類型器件、相同測試項目的并行處理的原則；所述編輯測試程序時，將各個器件在測試過程中具有相同測試條件端子連接在一起，并使用一個SMU來完成接地或加偏置電壓、電流的動作，然后將各個器件中需要分別測試的端子，各自分別連接到不同的SMU上；所述測試步驟中，一次完成所有器件的測試工作且每個所述SMU分享測試精度的設(shè)定，并一次報告所有器件測試結(jié)果。
2.根據(jù)權(quán)利要求1所述高速晶圓允收測試方法，其特征是，所述版圖設(shè)計中，將所測試的一組MOS晶體管的柵、源、襯底使用Common Gate、common Source、common Substrate的設(shè)計方法分別引出一個PAD，而漏端子每個測試器件各占用一個PAD；所述編輯測試算法、編輯測試程序中，將所測試晶體管的Common Gate、common Source、common Substrate三個端子連接在一起且用一個SMU來接地，將所述測試器件的漏端子分別連接到所述SMU上，并且逐個加上相應(yīng)的偏置電壓并使所述SMU處在穩(wěn)定工作態(tài)；所述測試步驟中，使用改為并行測試的方法的命令，將所有漏端子一次測試完畢，并且一次報告所有器件測試數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述高速晶圓允收測試方法，其特征是，所述一組MOS晶體管為0.13um以上的晶體管。
全文摘要
本發(fā)明公開了一種高速晶圓允收測試方法，其中的版圖設(shè)計中器件的組合相互獨(dú)立；編輯測試算法時采用相同類型器件、相同測試項目的并行處理的方法；編輯測試程序時，將各個器件在測試過程中具有相同測試條件端子連接在一起并使用一個SMU來完成接地或加偏置電流或電壓的動作，然后指定各個器件中需要測量的端子分別連接到不同的SMU上；測試時，一次完成所有器件的測試工作且每個所述SMU分享測試精度的設(shè)定，并一次報告所有器件測試結(jié)果。本發(fā)明由于在測試中采取SMU并行處理及改進(jìn)了Common PAD的連接方法，有效的提高了測試速度。
文檔編號H01L21/66GK1948981SQ20051003055
公開日2007年4月18日 申請日期2005年10月14日 優(yōu)先權(quán)日2005年10月14日
發(fā)明者胡曉明, 徐向明 申請人:上海華虹Nec電子有限公司