專利名稱：晶體管陣列及其制造方法、以及圖像處理器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及晶體管陣列及其制造方法、以及使用該晶體管陣列的圖像處理器件，尤其涉及具備多晶硅薄膜晶體管和非晶硅薄膜晶體管而構(gòu)成的晶體管陣列的元件結(jié)構(gòu)及其制造方法，以及應用該晶體管陣列的圖像處理器件。
背景技術(shù)：
近年來，隨著提供必須進行個人認證的電子結(jié)算或信用卡等服務(wù)，以及安全意識的提高等，關(guān)于利用如指紋等人類固有的身體數(shù)據(jù)來確定個人的個人認證技術(shù)(biometric technology即生物測定技術(shù))的應用研究開發(fā)正廣泛地進行。
另一方面，近年來，作為個人計算機或電視等視頻設(shè)備的監(jiān)視器、顯示器，多使用液晶顯示裝置(LCD)或等離子顯示裝置等，并且，關(guān)于使用了作為下一代顯示設(shè)備的有機電致發(fā)光元件(下面簡稱為“有機EL元件”)和發(fā)光二極管等自發(fā)光元件的顯示器的實際應用和以普及為目標的研究開發(fā)，正在進行中。
如上所述的應用于個人認證技術(shù)(指紋認證技術(shù))的圖像處理器件、或液晶顯示裝置或有機EL顯示器等圖像顯示裝置，例如形成在玻璃襯底等絕緣性襯底上，具有由二維排列的顯示象素或光敏器件等讀取象素構(gòu)成的象素陣列、和用于驅(qū)動該象素陣列的驅(qū)動電路。
在此，例如在圖像顯示裝置中，為了進一步謀求低成本和小型化等，關(guān)于在形成有顯示象素的襯底上一體地形成驅(qū)動電路的驅(qū)動電路一體型顯示裝置的開發(fā)正在進行中，并逐步趨于實用。在這樣的驅(qū)動電路一體型液晶顯示裝置中，用多晶硅薄膜晶體管形成驅(qū)動電路，并用非晶硅薄膜晶體管形成顯示象素中的驅(qū)動元件。此時，通過將多晶硅薄膜晶體管用于驅(qū)動電路，來獲得較良好的工作特性，并且，可通過將非晶硅薄膜晶體管用于顯示象素的驅(qū)動元件，來獲得工作特性穩(wěn)定的驅(qū)動元件。
但是，在如上所述的圖像處理器件和圖像顯示裝置中，存在有如下問題。即，在用多晶硅薄膜晶體管形成驅(qū)動電路、并用非晶硅薄膜晶體管形成顯示象素等的象素陣列的驅(qū)動元件的結(jié)構(gòu)中，多晶硅薄膜晶體管和非晶硅薄膜晶體管一同形成在共用的襯底上。在該情況下，多晶硅薄膜晶體管是這樣形成的將在襯底上形成的非晶硅膜例如通過激光照射進行結(jié)晶化，由此形成多晶硅層，并使用該多晶硅層來形成多晶硅薄膜晶體管。因此，在襯底上形成非晶硅薄膜晶體管和多晶硅薄膜晶體管的情況下，在襯底上形成非晶硅膜之后，需要這樣的工序僅對形成多晶硅薄膜晶體管的驅(qū)動電路形成區(qū)域有選擇地進行結(jié)晶化，來局部形成多晶硅層。所以，例如，在通過激光照射進行非晶硅膜的結(jié)晶化時，需要高精度地控制激光照射位置，并需要掃描較細的激光束來對非晶硅膜有選擇地進行結(jié)晶化。因此，要求制造裝置的高精度，并且結(jié)晶化工序需要較長的時間，導致制造成本上升的問題。
此外，非晶硅膜的結(jié)晶化是將非晶硅膜加熱處理600℃左右來進行的，因此，還存在有這樣的問題不能明確分開結(jié)晶化區(qū)域和非結(jié)晶化區(qū)域，從而，不能在襯底上充分靠近地設(shè)置由非晶硅薄膜晶體管構(gòu)成的象素陣列和由多晶硅薄膜晶體管構(gòu)成的驅(qū)動電路。
發(fā)明內(nèi)容
本發(fā)明涉及具備多晶硅薄膜晶體管和非晶硅薄膜晶體管而構(gòu)成的晶體管陣列、及使用了該晶體管陣列的圖像處理器件，其優(yōu)點如下能夠?qū)崿F(xiàn)小型薄型化，并且，能夠削減部件個數(shù)及制造工序，能夠提供可靠性高的動作特性優(yōu)良的元件結(jié)構(gòu)及其制造方法。
為得到上述效果，本發(fā)明的第1種晶體管陣列，在單一的絕緣性襯底上設(shè)置了多個晶體管，其至少具有多個多晶硅薄膜晶體管，形成在上述襯底上，利用由多晶硅構(gòu)成的第1半導體層形成；以及，多個具有非晶硅薄膜晶體管結(jié)構(gòu)的功能元件，形成在上述襯底上，利用由非晶硅構(gòu)成的第2半導體層形成；上述第2半導體層以上述襯底為基準，形成在上述第1半導體層的上層側(cè)。
上述多晶硅薄膜晶體管及上述功能元件分別具有由導電體層構(gòu)成的多個電極層，上述功能元件的至少任何一個上述電極層與上述多晶硅薄膜晶體管的任何一個上述電極層形成在同一層中。
上述晶體管陣列至少具有由多個導電體層構(gòu)成的多個層間連接布線，該多個層間連接布線具有至少一個共用的導電體層，所述層間連接布線用于上述多個多晶硅薄膜晶體管相互之間的連接；上述多個功能元件相互之間的連接；以及上述多個多晶硅薄膜晶體管和上述多個功能元件相互之間的連接。
上述晶體管陣列，具有象素陣列，在上述襯底上的規(guī)定區(qū)域二維排列由上述功能元件構(gòu)成的多個象素；驅(qū)動器電路，形成在與上述象素陣列鄰接的周邊區(qū)域，至少具有上述多晶硅薄膜晶體管而形成，使上述各象素動作。上述驅(qū)動器電路至少具有輸出電路單元，該輸出電路單元生成具有規(guī)定的信號電平的驅(qū)動控制信號，并對上述象素輸出。上述輸出電路單元至少包括輸入級的倒相器電路，分別輸入具有第1電壓振幅的第1輸入信號、及成為上述第1輸入信號的反轉(zhuǎn)信號的第2輸入信號，生成成為上述第1輸入信號的反轉(zhuǎn)信號的第3輸入信號；輸出級的倒相器電路，分別輸入基于上述第1輸入信號的信號電壓、及上述第3輸入信號，生成具有第2電壓振幅的輸出信號，該第2電壓振幅比上述第1電壓振幅大；自舉電路單元，將上述第1輸入信號及上述輸出信號的電位差作為電壓成分保持，并使輸入到上述輸出級的倒相器電路中的上述信號電壓升壓。至少上述輸入級的倒相器電路、上述輸出級的倒相器電路以及上述自舉電路單元，包含具有單一的溝道極性的上述非晶硅薄膜晶體管而構(gòu)成。
上述多個象素的每一個具有雙柵極型薄膜晶體管結(jié)構(gòu)，該雙柵極型薄膜晶體管結(jié)構(gòu)具備夾著由上述第2半導體層構(gòu)成的溝道區(qū)而形成的源電極及漏電極；在上述溝道區(qū)的上方及下方，分別隔著絕緣膜而形成的第1柵電極及第2柵電極。上述驅(qū)動器電路至少至少具備第1掃描驅(qū)動電路，該第1掃描驅(qū)動電路包括輸出電路單元，該輸出電路單元向上述第1柵電極施加對上述光傳感器進行初始化的復位脈沖，上述輸出電路單元僅包含上述非晶硅薄膜晶體管。上述驅(qū)動器電路還包括向上述第2柵電極施加讀出脈沖的第2掃描驅(qū)動電路，上述第2掃描驅(qū)動電路僅包括上述多晶硅薄膜晶體管而構(gòu)成。
為了得到上述效果，本發(fā)明的第2種晶體管陣列，在單一的絕緣性襯底上設(shè)置了驅(qū)動器電路，上述驅(qū)動器電路包括采用了由多晶硅構(gòu)成的第1半導體層的多晶硅薄膜晶體管；采用了由非晶硅構(gòu)成的第2半導體層的非晶硅薄膜晶體管。上述第2半導體層以上述襯底為基準，設(shè)置在上述第1半導體層的上層側(cè)。上述晶體管陣列在上述襯底上還設(shè)有二維排列了多個象素的象素陣列，上述驅(qū)動器電路使上述各象素在所希望的驅(qū)動狀態(tài)下動作。上述驅(qū)動器電路至少包括輸出電路單元，該輸出電路單元對上述象素生成并輸出具有規(guī)定的信號電平的驅(qū)動控制信號；上述輸出電路單元具有生成上述驅(qū)動控制信號的電路部分；該電路部分僅包括上述非晶硅薄膜晶體管而構(gòu)成。
為了得到上述效果，本發(fā)明的第3種晶體管陣列，在單一的絕緣性襯底上設(shè)置了驅(qū)動器電路，上述驅(qū)動器電路至少包括電平移位電路，該電平移位電路僅包含采用了由非晶硅構(gòu)成的半導體層的、具有單一的溝道極性的非晶硅薄膜晶體管而構(gòu)成，生成具有規(guī)定的信號電平的信號，上述電平移位電路至少包括輸入級的倒相器電路，分別輸入具有第1電壓振幅的第1輸入信號及作為上述第1輸入信號的反轉(zhuǎn)信號的第2輸入信號，生成作為上述第1輸入信號的反轉(zhuǎn)信號的第3輸入信號；輸出級的倒相器電路，分別輸入基于上述第1輸入信號的信號電壓及上述第3輸入信號，生成具有第2電壓振幅的輸出信號，該第2電壓振幅比上述第1電壓振幅大；自舉電路單元，將上述第1輸入信號及上述輸出信號的電位差作為電壓成分保持，并使輸入到上述輸出級的倒相器電路的上述信號電壓升壓。上述輸入級的倒相器電路至少在第1電源電壓及第2電源電壓之間串聯(lián)連接了電流通路，包括使上述第2輸入信號輸入到控制端子的第1開關(guān)元件和使上述第1輸入信號輸入到控制端子的第1開關(guān)元件，將上述第1開關(guān)元件及上述2開關(guān)元件的連接接點的電位作為上述第3輸入信號而輸出，上述輸出級的倒相器電路至少在上述第1電源電壓及上述第2電源電壓之間串聯(lián)連接了電流通路，包括使基于上述第1輸入信號的上述信號電壓輸入到控制端子的第3開關(guān)元件及使上述第3輸入信號輸入到控制端子的第4開關(guān)元件，從上述第3開關(guān)元件及上述第4開關(guān)元件的連接接點將上述輸出信號作為上述掃描信號而輸出；上述自舉電路單元至少包括電容元件和第5開關(guān)元件，該電容元件設(shè)置在上述第3開關(guān)元件的控制端子與上述第3開關(guān)元件及上述第4開關(guān)元件的上述連接接點之間，并保持上述電壓成分；該第5開關(guān)元件與上述第3開關(guān)元件的控制端子連接，阻礙保持在上述電容元件上的電荷的移動。
為了得到上述效果，本發(fā)明的圖像處理器件，包括2維排列了多個象素的象素陣列和驅(qū)動上述各象素的驅(qū)動器電路，上述驅(qū)動器電路至少包括多晶硅薄膜晶體管而構(gòu)成，該多晶硅薄膜晶體管采用由多晶硅構(gòu)成的第1半導體層來形成；上述各象素具有非晶硅薄膜晶體管結(jié)構(gòu)，該非晶硅薄膜晶體管結(jié)構(gòu)采用由非晶硅構(gòu)成的第2半導體層來形成；上述驅(qū)動器電路及上述各象素在單一的絕緣性襯底上一體形成。上述第2半導體層以上述襯底為基準，設(shè)置在上述第1半導體層的上層側(cè)。上述多晶硅薄膜晶體管及上述象素分別具有由導電體層構(gòu)成的多個電極層；上述象素的至少任意一個上述電極層與上述多晶硅薄膜晶體管的任意一個上述電極層，設(shè)置在同一層中。上述圖像處理器件，至少具有由多個層間連接布線構(gòu)成的布線連接區(qū)域，由用于將上述多個多晶硅薄膜晶體管和上述多個象素相互連接的、多個導電體層構(gòu)成，上述多各層間連接布線至少具備一個共用的導電體層。上述象素是顯示所希望的圖像信息的顯示象素；上述驅(qū)動器電路至少具備掃描驅(qū)動電路，該掃描驅(qū)動電路輸出將排列在上述象素陣列中的任意行的上述象素設(shè)定為選擇狀態(tài)的掃描信號；該掃描驅(qū)動電路至少具有輸出上述掃描信號的電平移位電路；上述電平移位電路僅包含非晶硅薄膜晶體管而構(gòu)成，該非晶硅薄膜晶體管采用上述第2半導體層而形成。此外，上述象素是對載置于上述檢測面上的被攝體的圖像進行讀取的雙柵極型光傳感器，該雙柵極型光傳感器具有中間夾著溝道區(qū)而形成的源電極及漏電極，該溝道區(qū)采用由非晶硅構(gòu)成的半導體層來形成；在上述溝道區(qū)的上方及下方，分別隔著絕緣膜而形成的第1柵電極及第2柵電極；載置了上述被攝體的檢測面，形成在上述第1柵電極的上方，上述驅(qū)動器電路至少具備第1掃描驅(qū)動電路，該第1掃描驅(qū)動電路包括電平移位電路，該電平移位電路向上述第1柵電極施加對上述光傳感器進行初始化的復位脈沖，上述電平移位電路單元僅包括采用上述第2半導體層而形成的非晶硅薄膜晶體管。上述驅(qū)動器電路還包括向上述第2柵電極施加讀出脈沖的第2掃描驅(qū)動電路，上訴第2掃描驅(qū)動電路僅包括上述多晶硅薄膜晶體管而構(gòu)成。
上述電平移位電路至少包括輸入級的倒相器電路，分別輸入具有第1電壓振幅的第1輸入信號及作為上述第1輸入信號的反轉(zhuǎn)信號的第2輸入信號，生成作為上述第1輸入信號的反轉(zhuǎn)信號的第3輸入信號；輸出級的倒相器電路，分別輸入基于上述第1輸入信號的信號電壓及上述第3輸入信號，生成具有第2電壓振幅的輸出信號，該第2電壓振幅比上述第1電壓振幅大；自舉電路單元，將上述第1輸入信號及上述輸出信號的電位差作為電壓成分保持，并使輸入到上述輸出級的倒相器電路的上述信號電壓升壓，上述輸入級的倒相器電路、上述輸出級的倒相器電路及上述自舉電路單元，至少僅包含具有單一的溝道極性的上述非晶硅薄膜晶體管。
為了得到上述效果，本發(fā)明的晶體管陣列的制造方法，該晶體管陣列是在單一的絕緣性襯底上設(shè)置了多個晶體管，至少包括以下工序在上述襯底上形成由多晶硅構(gòu)成的第1半導體層的工序；利用上述第1半導體層來形成多晶硅薄膜晶體管的工序；在上述第1半導體層的上層側(cè)，形成由非晶硅構(gòu)成的第2半導體層的工序；利用上述第2半導體層，來形成具有非晶硅薄膜晶體管結(jié)構(gòu)的功能元件的工序。
上述晶體管陣列的制造方法，包括至少利用上述多晶硅薄膜晶體管，來形成使上述功能元件動作的驅(qū)動器電路的工序。
上述晶體管陣列的制造方法，其特征在于，包括利用上述第2半導體層形成非晶硅薄膜晶體管的工序；形成上述驅(qū)動器電路的工序包括利用上述多晶硅薄膜晶體管及非晶硅薄膜晶體管，來形成該驅(qū)動器電路的工序。形成上述第1半導體層的工序是在第1溫度條件下實施；形成上述第2半導體層的工序是在最高溫度比上述第1溫度條件低的第2溫度條件下實施。上述形成多晶硅薄膜晶體管的工序及形成上述功能元件的工序，分別包括形成由導電體層構(gòu)成的多個電極層的工序，上述形成多個電極層的工序包括將上述功能元件的至少任意一個電極層和上述多晶硅薄膜晶體管的至少任意一個電極層同時形成的工序。
上述功能元件是采用了上述第2半導體層的非晶硅薄膜晶體管；同時形成上述電極層的工序中，將上述非晶硅薄晶體管的柵電極與上述多晶硅薄膜晶體管的柵電極同時形成?；蛘?，上述功能元件具有雙柵極型薄膜晶體管結(jié)構(gòu)，包括中間夾著由上述第2半導體層構(gòu)成的溝道區(qū)而形成的源電極及漏電極；在上述第2半導體層的上方及下方，分別隔著絕緣膜而形成的第1柵電極及第2柵電極，同時形成上述電極層的工序中，將上述第2柵電極與上述多晶硅薄膜晶體管的柵電極同時形成。
圖1是表示有關(guān)本發(fā)明的晶體管陣列的元件結(jié)構(gòu)的第1實施方式的概略剖面圖。
圖2A～2D、圖3A～3D、圖4A～4C是表示具有有關(guān)本實施方式的元件結(jié)構(gòu)的晶體管陣列的制造方法的工序剖面圖。
圖5是表示有關(guān)本發(fā)明的晶體管陣列的元件結(jié)構(gòu)的第2實施方式的概略剖面圖。
圖6A～6D、圖7A、7B是表示具有有關(guān)本實施方式的元件結(jié)構(gòu)的晶體管陣列的制造方法的工序剖面圖。
圖8是表示有關(guān)本發(fā)明的晶體管陣列的元件結(jié)構(gòu)的第3實施方式的概略剖面圖。
圖9A～9C是表示具有有關(guān)本實施方式的元件結(jié)構(gòu)的晶體管陣列的制造方法的過程剖面圖。
圖10是表示有關(guān)本發(fā)明的晶體管陣列的元件結(jié)構(gòu)的第4實施方式的概略剖面圖。
圖11A～11D是表示具有有關(guān)本實施方式的元件結(jié)構(gòu)的晶體管陣列的制造方法的工序剖面圖。
圖12是表示有關(guān)本發(fā)明的晶體管陣列的元件結(jié)構(gòu)的第5實施方式的概略剖面圖。
圖13A～13D是表示具有有關(guān)本實施方式的元件結(jié)構(gòu)的晶體管陣列的制造方法的工序剖面圖。
圖14是表示有關(guān)本發(fā)明的晶體管陣列的元件結(jié)構(gòu)的第6實施方式的概略剖面圖。
圖15A～15C、圖16A、16B是表示具有有關(guān)本元件結(jié)構(gòu)的圖像處理器件的制造方法的工序剖面圖。
圖17是表示可用于有關(guān)本發(fā)明的晶體管陣列的層間連接布線結(jié)構(gòu)的一例的概略剖面圖。
圖18是表示將有關(guān)本發(fā)明的晶體管陣列適用于圖像處理器件時的一例的概略整體結(jié)構(gòu)圖。
圖19是表示上述光敏器件陣列中基本的驅(qū)動控制方法的時序圖。
圖20是將本應用例的圖像處理器件適用于指紋讀取裝置的情況下的主要部分剖面圖。
圖21是示出可在本應用例的圖像處理器件中適用的頂部柵極驅(qū)動器或底部柵極驅(qū)動器的一結(jié)構(gòu)例的概略框圖。
圖22是示出可在本結(jié)構(gòu)例的頂部柵極驅(qū)動器或底部柵極驅(qū)動器中適用的移位寄存器電路單元的一例的電路結(jié)構(gòu)圖。
圖23A～23D是適用于本結(jié)構(gòu)例的移位寄存器電路單元的和輸出緩沖單元的邏輯元件的電路結(jié)構(gòu)圖。
圖24是示出可適用于本適用例的圖像處理器件的源極驅(qū)動器的第一結(jié)構(gòu)例的概略框圖。
圖25是用于說明本結(jié)構(gòu)例的源極驅(qū)動器的功能的電路概念圖。
圖26是示出可適用于本結(jié)構(gòu)例的源極驅(qū)動器的移位寄存器電路單元的一例的電路結(jié)構(gòu)圖。
圖27是示出可適用于本結(jié)構(gòu)例的源極驅(qū)動器的預充電電路單元、取樣電路單元、源極跟隨器電路單元和并串聯(lián)變換電路單元的一例的電路結(jié)構(gòu)圖。
圖28是可適用于本適用例的圖像處理器件的源極驅(qū)動器的第二結(jié)構(gòu)例的概略框圖。
圖29是用于說明本結(jié)構(gòu)例的源極驅(qū)動器的功能的電路示意圖。
圖30是示出可適用于本結(jié)構(gòu)例的源極驅(qū)動器的預充電電路單元、并串聯(lián)變換單元、源極跟隨器電路單元和復位電路單元的一例的電路結(jié)構(gòu)圖。
圖31是示出可適用于本應用例的圖像處理器件的驅(qū)動控制方法的一列的時序圖。
圖32是將本發(fā)明的晶體管陣列適用于圖像處理器件的情況下的第二例的概略整體結(jié)構(gòu)圖。
圖33是示出可適用于本適用例的圖像處理器件的頂部柵極驅(qū)動器的一結(jié)構(gòu)例的概略框圖。
圖34是示出可適用于本結(jié)構(gòu)例的頂部柵極驅(qū)動器的輸出緩沖單元和電平位移電路單元的一例的電路結(jié)構(gòu)圖。
圖35是示出本結(jié)構(gòu)例的電平移位電路單元的各端子和接點上的信號電壓變化的模擬結(jié)果。
具體實施例方式
下面，基于附圖所示的實施方式，詳細說明本發(fā)明的晶體管陣列和其制造方法以及圖像處理器件。
<第1實施方式>
首先，對本發(fā)明的晶體管陣列及其制造方法進行說明。
元件結(jié)構(gòu)圖1是示出本發(fā)明的晶體管陣列元件結(jié)構(gòu)的第1實施方式的概略剖面圖。
在此，圖1中為了簡化說明，將使用多晶硅半導體層和非晶硅半導體層的場效應型晶體管(薄膜晶體管)分別只示出了一個或多個，并省略了將這些相互連接起來的布線層或用于與器件外部連接的引出布線等。
本實施方式的晶體管陣列的元件結(jié)構(gòu)如圖1所示，例如，在單一的絕緣襯底SUB的一面?zhèn)鹊囊?guī)定區(qū)域，混合且一體地形成了n溝道型場效應晶體管(非晶硅薄膜晶體管；功能元件)FETx和p溝道型及n溝道型場效應晶體管(低溫多晶硅薄膜晶體管)FETp及FETn，n溝道型場效應晶體管FETx使用了由非晶硅構(gòu)成的半導體層(非晶硅半導體層；第二半導體層)，p溝道型及n溝道型場效應晶體管FETp及FETn使用了由低溫多晶硅構(gòu)成的半導體層(多晶硅半導體層；第一半導體層)。
具體來說，如圖1所示，p溝道型場效應晶體管FETp例如包括形成p型溝道區(qū)的半導體層21p，其位于在襯底SUB的一面?zhèn)鹊谋砻嫔闲纬傻牡枘?SiN)等絕緣膜31及氧化硅膜(SiO2)等絕緣膜32的上面，由低溫多晶硅構(gòu)成；在該半導體層21p的兩端形成的、由P+硅構(gòu)成的雜質(zhì)層(歐姆接觸層)22p；由導電體層形成的柵電極Gp，在半導體層21p的上方(圖上方)隔著絕緣膜(柵極絕緣膜)33而形成，所述導電體層例如由從鉻、鉻合金、鋁、鋁合金等中選擇的導電性材料構(gòu)成；由導電體層形成的電極層(源電極和漏電極)24p，通過在該柵電極Gp上層疊的絕緣層34和上述絕緣層33中形成的接觸孔，與各雜質(zhì)層22p連接，所述導電體層例如由從鉻、鉻合金、鋁、鋁合金等中選擇的導電性材料構(gòu)成。
此外，如圖1所示，n溝道型場效應晶體管FETn例如包括形成n型溝道區(qū)的n型半導體層21n，在襯底SUB的一面?zhèn)鹊谋砻嫔闲纬傻纳鲜鼋^緣膜31和32上面，由低溫多晶硅構(gòu)成；在該半導體層21n的兩端形成且由n-硅構(gòu)成的雜質(zhì)層23n；進一步在其兩端(外側(cè))形成的、由n+硅構(gòu)成的雜質(zhì)層(歐姆接觸層)22n；由導電體層形成的柵電極Gn，在半導體層21n上方隔著與上述相同的絕緣膜(柵極絕緣膜)33而形成，所述導電體層例如由從鉻、鉻合金、鋁、鋁合金等中選擇的導電性材料構(gòu)成；由導電體層形成的電極層(源電極和漏電極)24n，通過在該柵電極Gn上層疊的與上述相同的絕緣層34及上述絕緣層33中形成的接觸孔，與各雜質(zhì)層22n連接，所述導電體層例如由從鉻、鉻合金、鋁、鋁合金等中選擇的導電性材料構(gòu)成。
另外，如圖1所示，場效應晶體管FETx例如包括由導電體層形成的柵電極Gx，形成在覆蓋電極層(源電極、漏電極)24p、24n而形成的絕緣膜(氮化硅膜)35上面，上述電極層24p、24n設(shè)置于在上述襯底SUB的一面?zhèn)葘盈B形成的上述場效應型晶體管FETp和FETn上面，所述導電體層由例如從鉻、鉻合金、鋁、鋁合金等中選擇的導電性材料構(gòu)成；半導體層(非晶硅半導體層)11，由非晶硅構(gòu)成并形成溝道區(qū)，是在該柵電極Gx的上方隔著絕緣膜36而形成；阻塞絕緣膜(阻塞膜)14，在上述半導體11的上方例如由氮化硅膜形成；雜質(zhì)層(歐姆接觸層)17、18，形成在半導體層11上的阻塞絕緣膜14的兩端，由n+硅構(gòu)成；由導電體層形成的電極層(源電極12和漏電極13)，形成在所述雜質(zhì)層17、18上，該導電層由例如從鉻、鉻合金、鋁、鋁合金等中選擇的導電性材料構(gòu)成；絕緣層(保護絕緣層)37，包含所述半導體層11及阻塞絕緣膜14、源電極12、漏電極13且在絕緣膜36上層疊而形成。
即，在本元件結(jié)構(gòu)中，如圖1所示，場效應晶體管FETx與場效應晶體管FETp、FETn不相互共用電極層，而是各自獨立形成，并且場效應晶體管FETx以襯底SUB為基準，形成在比場效應晶體管FETp、FETn更靠上層的一側(cè)。
換句話說，意味著至少在場效應晶體FETx中適用的、由非晶硅構(gòu)成的半導體層(溝道區(qū))11，相對于在p溝道型及n溝道型場效應晶體管FETp、FETn中適用的、由低溫多晶硅構(gòu)成的半導體層(溝道區(qū))21p、21n，形成在以(襯底SUB側(cè))為基準的上層一側(cè)。
(制造方法)接著，參照
具有上述的元件結(jié)構(gòu)的晶體管陣列的制造方法。
圖2A～2D、圖3A～3D、圖4A～4C是表示具有有關(guān)本實施方式的元件結(jié)構(gòu)的晶體管陣列的制造方法的過程剖面圖。
再有，在下面的說明中，“第1工序”至“第11工序”的表述是為了便于說明而采用的，其中間可以有任何的附加工序，或者可以變更為可置換的其他工序，并不是與實際制造工序直接關(guān)聯(lián)的工序。
首先，在第1工序中，如圖2A所示，在玻璃襯底等透明的絕緣襯底SUB的一面?zhèn)日麄€區(qū)域，例如，采用等離子CVD法等成膜法，依次層疊形成由氮化硅構(gòu)成的絕緣膜(氮化硅膜)31、由氧化硅構(gòu)成的絕緣膜(氧化硅膜)32、非晶硅膜21a。在此，形成非晶硅膜21a(第2半導體層)的工序是在以大概300℃左右的溫度為最高溫度的溫度條件(第2溫度條件)下執(zhí)行。
接著，在第2工序中，如圖2B所示，對非晶硅膜21a實施退火處理來進行脫氫化處理，之后，通過采用準分子激光器等的結(jié)晶化處理，將脫氫化非晶硅膜進行多晶硅化(多結(jié)晶化)，來形成多晶硅膜(第1半導體層)21b。在此，將非晶硅進行多晶硅化而形成多晶硅膜的工序是在以大概600℃左右的溫度為最高溫度的溫度條件(第1溫度條件)下執(zhí)行。
接著，在第3工序中，如圖2C所示，通過未圖示的光刻掩膜(采用光刻技術(shù)，對應于規(guī)定的圖形蝕刻形成的抗蝕劑掩膜)，將例如氟(B)離子等p型雜質(zhì)離子摻入到多晶硅膜21b中，在與成為場效應晶體管FETp的溝道區(qū)的半導體層(多晶硅膜21b)的兩端相鄰接的區(qū)域，形成p+硅層22pa。
同樣，通過未圖示的光刻，例如將磷(P)離子等n型雜質(zhì)離子摻入到多晶硅膜21b中，在與成為場效應晶體管FETn的溝道區(qū)的半導體層(多晶硅膜21b)的兩端相鄰接的區(qū)域，形成n-硅層23na，并在與該n-硅層23na的兩端相鄰接的區(qū)域形成n+硅層22na。
在此，對于在該第3工序中形成的p+硅層22pa、n-硅層23na及n+硅層22na的形成順序，沒有特別限制，可設(shè)定任意的順序來形成。
接著，在第4工序中，如圖2D所示，采用未圖示的光刻掩膜，對多晶硅膜21b實施構(gòu)圖(蝕刻)，由此僅留下場效應晶體管FETp的形成區(qū)域，即在上述第3工序中形成的半導體層21p及p+硅層22pa(由p+硅層構(gòu)成的雜質(zhì)層22p；歐姆接觸層)；以及，場效應晶體管FETn的形成區(qū)域，即半導體層21n及n-硅層23na(由n-硅層構(gòu)成的雜質(zhì)層23n)、n+硅層22na(由n+硅層構(gòu)成的雜質(zhì)層22n；歐姆接觸層)。
之后，在第5工序中，如圖3A所示，至少在包括上述半導體層21p和雜質(zhì)層22p、以及半導體層21n和雜質(zhì)層23n、雜質(zhì)層22n的區(qū)域，例如采用等離子CVD法等形成由氧化硅構(gòu)成的絕緣膜(柵極絕緣膜)33之后，進一步，采用濺射法或蒸鍍法等成膜法，例如層疊形成鋁合金或鉻合金等金屬膜，之后采用未圖示的光刻掩膜，將該金屬膜構(gòu)圖成為規(guī)定的電極形狀，由此，在同一工序中，同時形成場效應晶體管FETp、FETn的柵電極Gp、Gn。
接著，如圖3B所示，在第6工序中，至少在包括上述柵電極Gp、Gn的區(qū)域，例如采用等離子CVD法等，形成由氮化硅構(gòu)成的絕緣膜34之后，采用未圖示的光刻掩膜，至少形成接觸孔(源極接觸孔和漏極接觸孔)CHLp、CHLn，該接觸孔CHLp、CHLn從該絕緣膜34的上表面貫通絕緣膜34、33而到達由場效應晶體管FETp的p+硅構(gòu)成的雜質(zhì)層22p和由場效應晶體管FETn的n+硅構(gòu)成的雜質(zhì)層22n。
之后，在第7工序中，如圖3C所示，例如，采用濺射法等，將鋁合金或鉻合金等金屬膜埋入上述接觸孔CHLp、CHLn的內(nèi)部，并且，在絕緣膜34上層疊形成之后，采用未圖示的光刻掩膜，通過將該金屬膜構(gòu)圖成規(guī)定的電極形狀，來形成成為場效應晶體管FETp、FETn的源電極和漏電極的電極布線24p、24n。
由此，至少在圖的左側(cè)區(qū)域，形成由多個場效應晶體管(低溫多晶硅薄膜晶體管)FETp、FETn構(gòu)成的功能電路。
之后，在第8工序中，如圖3D所示，例如采用等離子CVD法等，在襯底SUB的一面?zhèn)日麄€區(qū)域，覆蓋上述電極布線24p、24n而形成由氮化硅構(gòu)成的絕緣膜35，之后，再利用濺射法或蒸鍍法等，層疊形成例如鋁合金或鉻合金等金屬膜，之后，通過采用未圖示的光刻掩膜將該金屬膜構(gòu)圖成規(guī)定的電極形狀，由此在場效應晶體管FETx的形成區(qū)域形成柵電極Gx。
接著，在第9工序中，如圖4A所示，例如采用等離子CVD法等，在至少包括上述柵電極Gx的區(qū)域上，形成由氮化硅構(gòu)成的絕緣膜(柵極絕緣膜)36之后，進一步，依次形成由非晶硅膜(第2半導體層)11a、由氮化硅構(gòu)成的絕緣膜，之后，用未圖示的光刻掩膜構(gòu)圖由該氮化硅構(gòu)成的絕緣膜，從而在與底部柵電極BGx和柵電極Gx的形成區(qū)域相對應的非晶硅膜11a上，形成阻塞絕緣膜(阻塞膜)14。再有，非晶硅膜11a與上述第1工序同樣，在大致300℃左右的溫度條件(第2溫度條件)下形成。
在此，阻塞絕緣膜14是用于保護由非晶硅膜11a構(gòu)成的溝道區(qū)(后述的半導體層11)不在后續(xù)工序受損傷的構(gòu)件。由于該阻塞絕緣膜14和非晶硅膜11a(半導體層11)的界面狀態(tài)對場效應晶體管FETx的元件特性帶來較大的影響，因此，非晶硅膜11a和阻塞絕緣膜14最好在真空中連續(xù)成膜，來防止界面被污染。
接著，在第10工序中，如圖4B所示，在包括非晶硅膜11a和阻塞絕緣膜14的區(qū)域上，例如采用等離子CVD法等形成非晶硅膜，并且，例如在該非晶硅膜中摻入磷(P)離子等n型雜質(zhì)離子，來形成由n+硅構(gòu)成的雜質(zhì)層之后，與場效應晶體管FETx的形成區(qū)域(大體上為上述的柵電極Gx的形成區(qū)域)相對應地形成半導體層11和雜質(zhì)層17、18，即，采用未圖示的光刻掩膜構(gòu)圖雜質(zhì)層和非晶硅膜11a，在場效應晶體管FETx的形成區(qū)域形成半導體層11，并在該半導體層11上的阻塞絕緣膜14的兩端，形成作為歐姆接觸層的、由n+硅構(gòu)成的雜質(zhì)層17、18。
該雜質(zhì)層17、18分別是為了使后述的源電極12、漏電極13以及半導體層11良好地電連接(歐姆連接)、并防止逆電場中的漏電流而形成的。此外，用于形成雜質(zhì)層17、18的非晶硅膜也與上述第1工序同樣，在大概300℃左右的溫度條件下形成。
之后，在第11工序中，如圖4C所示，采用濺射法或蒸鍍法等，在至少包含上述雜質(zhì)17、18的區(qū)域上，層疊形成例如鋁合金或鉻合金等金屬膜之后，采用未圖示的光刻掩膜，將該金屬膜構(gòu)圖成規(guī)定的電極形狀，由此，至少在上述雜質(zhì)層17、18上層疊形成延伸的源電極12和漏電極13。
由此，至少在圖的右側(cè)區(qū)域，形成由場效應晶體管(非晶硅薄膜晶體管)FETx構(gòu)成的功能電路。
之后，在襯底SUB的一面?zhèn)鹊恼麄€區(qū)域，至少用等離子CVD法等層疊形成由氮化硅構(gòu)成的絕緣膜37，由此，完成具有如圖1所示的元件結(jié)構(gòu)的晶體管陣列。
根據(jù)具有這樣的元件結(jié)構(gòu)和制造方法的晶體管陣列，在單一的絕緣襯底SUB上，可將采用低溫多晶硅半導體層的場效應晶體管FETp、FETn、和采用非晶硅半導體層的場效應晶體管FETx進行混合，并以薄膜結(jié)構(gòu)一體形成，因此，能夠?qū)崿F(xiàn)小型且薄型的晶體管陣列。
此外，根據(jù)本實施方式的晶體管陣列的元件結(jié)構(gòu)和制造方法，至少將構(gòu)成場效應晶體管FETx的非晶硅半導體層(半導體層11)，形成在用于場效應晶體管FETp、FETn的低溫多晶硅半導體層(由半導體層21p和p+硅構(gòu)成的雜質(zhì)層22p，以及由半導體層21n和n-硅構(gòu)成的雜質(zhì)層23n、由n+硅構(gòu)成的雜質(zhì)層22n)的上層，并在上述的一系列制造工序中，在形成低溫多晶硅半導體層的工序(上述第2和第3工序)之后，可采用進行形成低溫多晶硅半導體層的工序(上述第9和第10工序)，因此，可良好地保持場效應晶體管FETp、FETn和場效應晶體管FETx的各元件特性。
即，例如在第9和第10工序中所示的成膜時的溫度條件較低(大概為300℃左右)的、非晶硅半導體層的形成工序之后，執(zhí)行如第2和第3工序中所示的成膜時的溫度條件較高(大概為600℃左右)的、低溫多晶硅半導體層的形成工序的情況下，在已形成的非晶硅半導體層中進行脫氫，因此，在場效應晶體管FETx中不能實現(xiàn)足夠的電子遷移率，有可能產(chǎn)生元件特性惡化的現(xiàn)象。
因此，在本實施方式中，通過在前一工序中形成需要較高溫的溫度條件的低溫多晶硅半導體層之后，在后一工序中形成可在較低的溫度下成膜的非晶硅半導體層，從而可良好地保持采用了低溫多晶硅半導體層的場效應晶體管的元件特性，因此，能夠?qū)崿F(xiàn)工作特性優(yōu)良的晶體管陣列。
此外，在本實施方式的制造方法中，在第2工序的多晶硅半導體層的形成工序中，使形成在襯底上的非晶硅膜的整個面結(jié)晶化來形成多晶硅半導體層，而不需要現(xiàn)有技術(shù)中僅對特定的區(qū)域有選擇地進行結(jié)晶化的工序，因此能夠使制造工序簡化，制造裝置簡化，降低制造成本。
此外，在多晶硅半導體層的上層側(cè)形成非晶硅半導體層，多晶硅薄膜晶體管和非晶硅薄膜晶體管分開形成在不同的層上，所以，能夠?qū)⒍嗑Ч璞∧ぞw管和非晶硅薄膜晶體管非?？拷卦O(shè)置，因此，能夠?qū)Ⅱ?qū)動電路靠近象素陣列而設(shè)置，能夠使晶體管陣列面積較小，使裝置規(guī)模小型化。
此外，將本實施方式的晶體管陣列適用于后述的驅(qū)動電路，并利用采用了非晶硅半導體晶體管的場效應晶體管(場效應晶體管FETx)來構(gòu)成該驅(qū)動電路的輸出電路單元(電平移位電路單元)，并且，利用采用了多晶硅半導體晶體管的場效應晶體管(場效應晶體管FETp、FETn)來構(gòu)成該驅(qū)動電路的其他內(nèi)部電路單元，由此，在內(nèi)部電路單元中，使得場效應晶體管(多晶硅薄膜晶體管)的導通電流較大，使電子遷移率較大，因此，可使信號生成等電路工作較迅速地進行，另一方面，由于在輸出電路單元中包括具有較高耐壓特性的非晶硅薄膜晶體管，因此，可良好地生成具有較大的電壓振幅的信號。
<第2實施方式>
下面，參照
本發(fā)明的晶體管陣列的元件結(jié)構(gòu)和該制造方法的第2實施方式。
(元件結(jié)構(gòu))圖5是表示有關(guān)本發(fā)明的晶體管陣列的元件結(jié)構(gòu)的第2實施方式的概略剖面圖。
在此，在同上述的第1實施方式(參照附圖1)相同的結(jié)構(gòu)上，標注相同標記，并省略對其說明。再有，在附圖5中，為了簡化說明，將使用多晶硅半導體層和非晶硅半導體層的場效應晶體管僅示出了一個或多個，此外，圖示中省略了將這些相互連接的布線層或用于與器件外部連接的引出布線等。
在上述的第1實施方式的元件結(jié)構(gòu)和其制造方法中，場效應晶體管FETp、FETn和場效應晶體管FETx不共用導電體層，而在下層側(cè)(襯底側(cè))形成場效應晶體管FETp、FETn，在其上層側(cè)形成場效應晶體管FETx，分別獨立形成。但是，在本實施方式中，將場效應晶體管FETp、FETn和場效應晶體管FETx的一部分導電體層(柵電極)形成在同一層上，并共用該導電體層。
具體來說，如圖5所示，場效應晶體管FETp、FETn包括由低溫多晶硅構(gòu)成的半導體層(溝道區(qū))21p、21n，分別形成在氮化硅膜41和氧化硅膜42(分別相當于上述的絕緣膜31和32)之上，該氮化硅膜41和氧化硅膜42形成在襯底SUB的一面?zhèn)鹊谋砻?；在該半導體層21p的兩端形成且由P+硅構(gòu)成的雜質(zhì)層22p；在半導體層21n的兩端形成的、由n-硅構(gòu)成的雜質(zhì)層23n和由n+硅構(gòu)成的雜質(zhì)層22n；由導電體層形成的柵電極Gp、Gn，在各半導體層21p、21n的上方隔著絕緣膜43(柵極絕緣膜相當于上述的絕緣膜33)形成，所述導電體層例如由從鉻、鉻合金、鋁、鋁合金等中選擇的導電性材料構(gòu)成；電極層(源電極和漏電極)24p、24n，通過接觸孔與各雜質(zhì)層22p、22n連接，所述接觸孔貫通層疊在所述柵電極Gp、Gn上的絕緣層44、45及上述絕緣層43而形成；絕緣層(保護絕緣膜)46，層疊在該電極層24p、24n上。
此外，如圖5所示，場效應晶體管FETx包括由導電體層形成的柵電極Gx，在襯底SUB的一面?zhèn)缺砻嫔蠈盈B形成的上述氮化硅膜41、氧化硅42及絕緣膜43的上面形成，所述導電體層例如由從鉻、鉻合金、鋁、鋁合金等中選擇的導電性材料構(gòu)成；由非晶硅構(gòu)成的半導體層(溝道區(qū))11，在所述柵電極Gx的上方隔著與上述相同的絕緣膜(柵極絕緣膜)44而形成；形成在該半導體層11上面的阻塞絕緣膜(阻塞膜)14；雜質(zhì)層17、18，形成在半導體層11上面的阻塞絕緣膜14的兩端；形成在該雜質(zhì)層17、18上面的源電極12和漏電極13；與上述相同的絕緣層45、46，層疊在半導體層11及阻塞絕緣膜14、源電極12、漏電極13的上方。
即，在本元件結(jié)構(gòu)中，如圖5所示，與上述第1實施方式同樣，適用于場效應晶體管FETx的、由非晶硅構(gòu)成的半導體層(溝道區(qū))11，至少形成在適用于p溝道型及n溝道型場效應晶體管FETp、FETn的、由低溫多晶硅構(gòu)成的半導體層(溝道區(qū))21p、21n的上層側(cè)，并且，構(gòu)成場效應晶體管FETx的柵電極Gx與構(gòu)成場效應晶體管FETp、FETn的柵電極Gp、Gn形成在同一層中。
(制造方法)下面，參照
具有上述的元件結(jié)構(gòu)的晶體管陣列的制造方法。
圖6A～6D、圖7A、7B是表示具有本實施方式涉及的元件結(jié)構(gòu)的晶體管陣列的制造方法的工序剖面圖。
此外，對于與上述的第1制造方法相同的工序簡化說明或省略。再有，在下面的說明中，“第1工序”至“第10工序”的表述是為了便于說明而采用的，其中間可以有任何的附加工序，或者可以變更為可置換的其他工序，并不是與實際制造工序直接關(guān)聯(lián)的工序。
首先，在上述的第1實施方式中，如第1至第4工序(附圖2A～2D)所示，在透明的絕緣襯底SUB的一面?zhèn)日麄€區(qū)域，依次層疊形成絕緣膜(氮化硅膜)41、絕緣膜(氧化硅膜)42、非晶硅膜21a，之后，在對非晶硅膜21a實施了多晶硅化的多晶硅膜21b的規(guī)定區(qū)域摻入雜質(zhì)離子，從而在構(gòu)成場效應晶體管FETp和FETn的半導體層21p、21n的各兩端區(qū)域，形成p+硅層22pa、n-硅層23na及n+硅層22na。
之后，進行構(gòu)圖(蝕刻)，僅留下與場效應晶體管FETp和FETn的各形成區(qū)域?qū)陌雽w層21p和由p+硅構(gòu)成的雜質(zhì)層22p，以及半導體層21n和由n-硅構(gòu)成的雜質(zhì)層23n、由n+硅構(gòu)成的雜質(zhì)層22n。
接著，如圖6A所示，在第5工序中，至少在包括半導體層21p和雜質(zhì)層22p、以及及半導體層21n和雜質(zhì)層23n、22n的區(qū)域上面，例如采用等離子CVD法等形成由氧化硅構(gòu)成的絕緣膜(柵極絕緣膜)43之后，進一步采用濺射法或蒸鍍法等，例如層疊形成鋁合金或鉻合金等金屬膜，之后，采用未圖示的光刻掩膜，通過將該金屬膜構(gòu)圖成規(guī)定的電極形狀，由此在同一工序中同時形成場效應晶體管FETp、FETn的柵電極Gp、Gn，以及場效應晶體管FETx的柵電極Gx。
接著，如圖6B所示，在第6工序中，至少在包括上述柵電極Gp、Gn、Gx的區(qū)域上，例如采用等離子CVD法等，依次層疊形成由氮化硅構(gòu)成的絕緣膜(柵極絕緣膜)44、和非晶硅膜11a之后，在與柵電極Gx的形成區(qū)域?qū)姆蔷Ч枘?1a上，形成阻塞絕緣膜(阻塞膜)14。
接著，如圖6C所示，在第7工序中，至少在包括非晶硅膜11a和阻塞絕緣膜14的區(qū)域上，例如采用等離子CVD法等形成非晶硅膜，并且在該非晶硅膜中摻入n型雜質(zhì)離子，來形成由n+硅構(gòu)成的雜質(zhì)層之后，與場效應晶體管FETx的形成區(qū)域(大體上為上述的柵電極Gx的形成區(qū)域)相對應地構(gòu)圖雜質(zhì)層和非晶硅膜11a，來形成半導體層11和由n+硅構(gòu)成的雜質(zhì)層17、18。
之后，如圖6D所示，在第8工序中，至少在雜質(zhì)層17、18上層疊形成金屬膜之后，將該金屬膜構(gòu)圖成規(guī)定的電極形狀，來形成場效應晶體管FETx的源電極12和漏電極13，并在襯底SUB的一面?zhèn)鹊恼麄€區(qū)域?qū)盈B形成絕緣膜45。
由此，至少在圖的右側(cè)區(qū)域，形成由場效應晶體管(非晶硅薄膜晶體管)FETx構(gòu)成的功能電路。
接著，如圖7A所示，在第9工序中，形成接觸孔(源極接觸孔和漏極接觸孔)CHLp、CHLn，該接觸孔CHLp、CHLn至少從該絕緣膜45的上表面貫通各絕緣層45、44、43后到達場效應晶體管FETp和FETn的雜質(zhì)層22p和22n。
接著，如圖7B所示，在第10工序中，采用濺射法等，例如，將鋁合金或鉻合金等金屬膜埋入接觸孔CHLp、CHLn的內(nèi)部，并在絕緣膜45上層疊形成后，通過將該金屬膜構(gòu)圖成規(guī)定的電極形狀，來形成成為場效應晶體管FETp和FETn的源電極和漏電極的電極布線24p、24n。
由此，至少在圖的左側(cè)區(qū)域，形成由多個場效應晶體管(低溫多晶硅薄膜晶體管)FETp和FETn構(gòu)成的功能電路。
之后，在襯底SUB的一面?zhèn)鹊恼麄€區(qū)域，通過至少層疊形成絕緣膜(保護絕緣膜)46，來完成具有圖5所示的元件結(jié)構(gòu)的晶體管陣列。
因此，根據(jù)具有上述元件結(jié)構(gòu)和制造方法的圖像處理器件，與上述的第1實施方式同樣，可在單一的絕緣性襯底SUB上，將采用了低溫多晶硅半導體層的場效應晶體管FETp、FETn、和采用了非晶硅半導體層的場效應晶體管FETx進行混合、并以薄膜結(jié)構(gòu)一體地形成，因此，能夠?qū)崿F(xiàn)可小型且薄型化地晶體管陣列。
此外，將用于場效應晶體管FETp、FETn的低溫多晶硅半導體層，設(shè)置在構(gòu)成場效應晶體管FETx的非晶硅半導體層的下層，并在上述的一系列制造工序中，在形成低溫多晶硅半導體層之后，采用形成非晶硅半導體層的工序，因此，能夠良好地保持場效應晶體管FETp、FETn和場效應晶體管FETx的各元件特性。
再有，作為本實施方式特有的效果，采用了至少將場效應晶體管FETp、FETn和場效應晶體管FETx的一部分導電體層(柵電極Gp、Gn以及柵電極Gx)設(shè)置在同一層中的結(jié)構(gòu)，因此，可在同一工序(共用工序)中同時形成這些導電層，可謀求制造工序的縮短和制造成本的降低。
<第3實施方式>
下面，參照
本發(fā)明的晶體管陣列的元件結(jié)構(gòu)和該制造方法的第3實施方式。
(元件結(jié)構(gòu))圖8是表示有關(guān)本發(fā)明的晶體管陣列的元件結(jié)構(gòu)的第3實施方式的概略剖面圖。
在此，在同上述的第1實施方式(參照附圖1)相同的結(jié)構(gòu)上，標注同一標記，并省略說明。再有，在附圖8中，為了簡化說明，將使用多晶硅半導體層和非晶硅半導體層的場效應晶體管僅示出了一個或多個，此外，圖示中省略了將這些相互連接的布線層或用于與器件外部連接的引出布線等。
在上述的第1實施方式的元件結(jié)構(gòu)和其制造方法中，說明了場效應晶體管FETp、FETn和場效應晶體管FETx不共用導電體層，而在單一的襯底SUB上混合形成的結(jié)構(gòu)。但是，在本實施方式中，代替上述場效應晶體管FETx，而采用了這樣的機構(gòu)使用了非晶硅半導體層的多個功能元件(光敏器件)不與場效應晶體管FETp、FETn共用導電體層，而在單一的襯底SUB上一體形成。
在此，如圖8所示，可適用于本實施方式的場效應晶體管FETp、FETn具有同上述第1實施方式中示出的晶體管陣列(參照附圖1)相等的元件結(jié)構(gòu)，因此省略具體說明。
如圖8所示，可適用于本實施方式的晶體管陣列的光敏器件PS，例如包括底部柵電極(第2柵電極)BGx，對于可見光不透明且由導電體層構(gòu)成，其在被覆電極層24p、24n而形成的氮化硅膜35上形成，所述電極層24p、24n設(shè)置于在襯底SUB的一面?zhèn)缺砻鎸盈B形成的上述p溝道型場效應晶體管FETp及n溝道型場效應晶體管FETn之上，所述導電體層例如由從鉻、鉻合金、鋁、鋁合金等中選擇的導電性材料構(gòu)成；由非晶硅構(gòu)成的半導體層51，在所述底部柵電極BGx的上方，隔著同上述相同的絕緣膜(下部柵極絕緣膜)36而形成，形成溝道區(qū)；阻塞絕緣膜(阻塞膜)54，形成在所述半導體層51的上方(圖上方)，例如由氮化硅膜形成；由n+硅構(gòu)成的雜質(zhì)(歐姆接觸層)57、58，形成在半導體層51上的阻塞絕緣膜54的兩端；電極層(源電極52和漏電極53)，對于可見光不透明且由導電體層構(gòu)成，其形成在所述雜質(zhì)層57、58之上，所述導電體層由例如由從鉻、鉻合金、鋁、鋁合金等中選擇的導電性材料構(gòu)成；頂部柵電極(第1柵電極)TGx，對于可見光具有透射性且由導電體層構(gòu)成，其在半導體層51和阻塞絕緣膜54的上方，隔著同上述相同的絕緣膜(上部柵極絕緣膜)37而形成，所述導電體層例如由氧化錫膜或ITO膜(銦-錫氧化膜)等透明電極層構(gòu)成；絕緣層(絕緣保護膜)38，層疊在包括所述該頂部柵電極TGx的絕緣膜37上。
在此，本實施方式中，上述的絕緣膜(絕緣層)31～38分別由氮化硅膜或氧化硅膜等透光性的透明絕緣膜形成。
如上所述，本實施方式的光敏器件PS大致具有如下的結(jié)構(gòu)在上述的第1實施方式中所示的、采用非晶硅半導體層的場效應晶體管FETx的元件結(jié)構(gòu)上，在非晶硅半導體層的上方，隔著絕緣膜(頂部柵極絕緣膜)而附加了頂部柵電極TGx。即，本實施方式的光敏器件PS具有所謂雙柵極型薄膜晶體管結(jié)構(gòu)，即，在由激勵光(此處是可見光)入射而產(chǎn)生電子-空穴對的、由共用的非晶硅構(gòu)成的半導體層(溝道區(qū))51的上方和下方，分別設(shè)置了柵電極(頂部柵電極TGx和底部柵電極BGx)。
在此，光敏器件PS與上述的第1實施方式同樣，至少適用于光敏器件PS且由非晶硅構(gòu)成的半導體層51，形成在適用于p溝道型和n溝道型場效應晶體管FETp、FETn且由低溫多晶硅構(gòu)成的半導體層21p、21n的上層側(cè)，并且，光敏器件PS和場效應晶體管FETp、FETn不相互共用導電體層，而各自獨立形成。
(制造方法)下面，參照
具有上述的元件結(jié)構(gòu)的晶體管陣列的制造方法。
圖9A～9C是表示具有有關(guān)本實施方式的象素結(jié)構(gòu)的晶體管陣列的制造方法的工序剖面圖。
再有，如上所述，具有本元件結(jié)構(gòu)的光敏器件PS同上述的第1實施方式中所示的場效應晶體管FETx的元件結(jié)構(gòu)大體相同，因此，下面示出的制造方法所采用的各工序中，該場效應晶體管FETx中的從柵電極Gx到源電極12及漏電極13的各形成工序與第1實施方式相同，簡化或省略其說明。此外，在下面的說明中，“第1工序”至“第10工序”的表述是為了便于說明而采用的，并不是與實際制造工序直接關(guān)聯(lián)的工序。
首先，同上述的第1實施方式中的第1至第7工序(附圖2A～2D和附圖3A～3C)中所示出的制造方法同樣，在襯底SUB的一面?zhèn)鹊恼麄€區(qū)域?qū)盈B形成的絕緣膜31、32上—在圖的左方區(qū)域，形成采用了多晶硅半導體層的多個場效應晶體管(低溫多晶硅薄膜晶體管)FETp、FETn。
接著，如圖9A所示，在第8工序中，在襯底SUB的一面?zhèn)鹊恼麄€區(qū)域形成覆蓋電極布線24p、24n的絕緣膜35之后，層疊形成鋁合金或鉻合金等具有遮光性的金屬膜，并將該金屬膜構(gòu)圖成電極形狀，由此，在各光敏器件PS的形成區(qū)域形成底部柵電極BGx。
接著，如圖9B所示，在第9工序中，與上述的第1實施方式中示出的第9至第10工序同樣，在底部柵電極BGx上，隔著絕緣膜(下部柵極絕緣膜)36按照規(guī)定的形狀形成半導體層51(相當于上述的半導體層11)、阻塞絕緣膜54(相當于上述的阻塞絕緣膜14)、以及作為歐姆接觸層的雜質(zhì)層57、58(相當于上述的雜質(zhì)層17、18)，并且，在該雜質(zhì)層57、58上層疊形成延伸的源電極52和漏電極53(相當于上述的源電極12和漏電極13)。在此，用于形成半導體層51的非晶硅膜51a的成膜工序與上述的第1制造方法同樣，在大致300℃左右的溫度條件下形成。
接著，如圖9C所示，在第10工序中，在襯底SUB的一面?zhèn)鹊娜繀^(qū)域形成絕緣膜(上部柵極絕緣膜)37，進一步采用蒸鍍法等形成氧化錫膜或ITO膜等透明電極層之后，采用省略圖示的光刻掩膜，與上述半導體層(溝道區(qū))51相對應地進行構(gòu)圖，而形成頂部柵電極TGx。
由此，至少在圖的右側(cè)區(qū)域，形成具有雙柵極型薄膜晶體管(非晶硅薄膜晶體管)結(jié)構(gòu)的多個光敏器件PS。
之后，在襯底SUB的一面?zhèn)鹊恼麄€區(qū)域，采用等離子CVD法等，形成由氮化硅構(gòu)成的絕緣膜(保護絕緣膜)38，由此完成具有圖8所示的元件結(jié)構(gòu)的晶體管陣列。
因此，根據(jù)具有上述的元件結(jié)構(gòu)和制造方法的晶體管陣列，同上述第1實施方式同樣，可在單一的絕緣性襯底SUB上，將采用低溫多晶硅半導體層的場效應晶體管FETp、FETn、和采用了非晶硅半導體層的場效應晶體管FETx進行混合、并以薄膜結(jié)構(gòu)一體地形成，因此，能夠?qū)崿F(xiàn)可小型且薄型化的晶體管陣列。
此外，將適用于場效應晶體管FETp、FETn的低溫多晶硅半導體層，設(shè)置在構(gòu)成光敏器件PS的非晶硅半導體層的下層，并在上述的一系列制造工序中，由于在形成低溫多晶硅半導體層之后，采用形成非晶硅半導體層的工序，因此，能夠良好地保持場效應晶體管FETp、FETn和場效應晶體管FETx的各元件特性。
再有，作為本實施方式特有的效果，光敏器件PS具有雙柵極型薄膜晶體管結(jié)構(gòu)，因此，如后所述，可由各光敏器件PS實現(xiàn)光敏器件功能和選擇晶體管功能的雙方。因此，在將該光敏器件二維排列而構(gòu)成光敏器件陣列時，可使構(gòu)成各讀取象素的晶體管數(shù)量變少，可謀求光敏器件陣列的進一步的小型化或象素數(shù)量的增加，可實現(xiàn)薄型化。
<第4實施方式>
下面，參照
本發(fā)明的晶體管陣列的元件結(jié)構(gòu)和該制造方法的第4實施方式。
(元件結(jié)構(gòu))圖10是表示有關(guān)本發(fā)明的晶體管陣列的元件結(jié)構(gòu)的第4實施方式的概略剖面圖。
在此，在同上述的第2實施方式(參照附圖5)相同的結(jié)構(gòu)上，標注同一標記，并簡化或省略說明。再有，在附圖10中，為了簡化說明，將使用了多晶硅半導體層的場效應晶體管及光敏器件僅示出了一個或多個，此外，圖示中省略了將這些相互連接的布線層或用于與器件外部連接的引出布線等。
在上述的第2實施方式的元件結(jié)構(gòu)和其制造方法中，說明了場效應晶體管FETp、FETn和場效應晶體管FETx的各柵電極Gp、Gn、Gx共用導電體層、并在單一的襯底SUB上混合形成的結(jié)構(gòu)。在本實施方式中，代替上述場效應晶體管FETx，采用如下的結(jié)構(gòu)具有第3實施方式中示出的元件結(jié)構(gòu)的光敏器件的底部柵極BGx同場效應晶體管FETp、FETn的各柵電極Gp、Gn共用導電體層，并在單一的襯底SUB上一體地形成。
在此，如圖10所示，可適用于本實施方式的場效應晶體管FETp、FETn，具有在上述第2實施方式示出的晶體管陣列(參照附圖5)相同的元件結(jié)構(gòu)，因此省略具體說明。此外，由于光敏器件PS也具有同上述第3實施方式所示的晶體管陣列(參照圖8)大致相同的元件結(jié)構(gòu)，因此對其也簡化說明。
如圖10所示，可適用于本實施方式的晶體管陣列中的光敏器件PS包括底部柵電極(第2柵電極)BGx，與柵電極Gp、Gn形成在同一電極形成層(layer)上，所述柵電極Gp、Gn設(shè)置在層疊形成于襯底SUB的一面?zhèn)缺砻嫔系摹⑸鲜鰌溝道型場效應晶體管FETp及n溝道型場效應晶體管FETn之上；半導體層(溝道區(qū))51，由非晶硅構(gòu)成，是在所述底部電極BGx的上方，隔著同上述相同的絕緣膜(下部柵電極絕緣膜)44而形成；在該半導體層51上形成的阻塞絕緣膜(阻塞膜)54；在該阻塞絕緣膜54的兩端形成的、由n+硅構(gòu)成的雜質(zhì)層(歐姆接觸層)57、58；在該雜質(zhì)層57、58上形成的源電極52和漏電極53；頂部柵電極(第1柵電極)TGx，在半導體層51及阻塞絕緣膜54、源電極52、漏電極53的上方，隔著同上述相同的絕緣膜(上述柵極絕緣膜)45而形成；在該頂部柵電極TGx上層疊的絕緣層46。
再有，在本實施方式中，設(shè)置在場效應晶體管FETp、FETn上的電極層24p、24n，通過例如從在上述光敏器件PS的頂部柵極TGx上層疊的絕緣層46的上表面貫通絕緣層43～45而形成的接觸孔，與各雜質(zhì)層22p、22n連接。在此，在包括該電極層24p、24n的絕緣膜46上，層疊形成有絕緣層(絕緣保護膜)47。
(制造方法)下面，參照
具有上述的元件結(jié)構(gòu)的晶體管陣列的制造方法。
圖11A～11D是表示具有有關(guān)本實施方式的元件結(jié)構(gòu)的晶體管陣列的制造方法的工序剖面圖。再有，對于與上述的場效應晶體管FETp、FETn和光敏器件PS相同的工序，簡化或省略起說明。此外，在下面的說明中，“第1工序”至“第8工序”的表述是為了便于說明而采用的，并不是與實際制造工序直接關(guān)聯(lián)的工序。
首先，同上述的第1實施方式中的第1至第4工序(附圖2A～2D)中所示出的制造方法同樣，在襯底SUB的一面?zhèn)鹊娜繀^(qū)域?qū)盈B形成的絕緣膜41、42上—在圖左側(cè)的場效應晶體管FETp、FETn的各形成區(qū)域中，形成由多晶硅構(gòu)成的半導體層21p及由p+硅構(gòu)成的雜質(zhì)層22p，以及由多晶硅構(gòu)成的半導體層21n和由n-硅構(gòu)成的雜質(zhì)層23n、由n+硅構(gòu)成的雜質(zhì)層22n。
接著，如圖11A所示，在第5工序中，在襯底SUB的一面?zhèn)鹊娜繀^(qū)域形成絕緣膜43之后，用鋁合金或鉻合金等具有遮光性的金屬膜，在同一工序中同時形成柵電極Gp、Gn和頂部柵電極BGx，即，在場效應晶體管FETp、FETn的形成區(qū)域(大體上在上述的半導體層21p、21n上面)形成柵電極Gp、Gn；在各光敏器件PS的形成區(qū)域形成底部柵電極BGx。
接著，如圖11B所示，在第6工序中，同上述的第2實施方式中所示的第6至第8工序同樣，在柵電極Gp、Gn和底部柵電極BGx上，隔著絕緣膜(下部柵極絕緣膜)44，按照規(guī)定的形狀形成半導體層51、阻塞絕緣曾54、以及作為歐姆接觸層的雜質(zhì)層57、58，并在該雜質(zhì)層57、58上層疊形成延伸的源電極52和漏電極53(相當于上述的源電極12和漏電極13)。
接著，如圖11C所示，在第7工序中，在襯底SUB的一面?zhèn)鹊娜繀^(qū)域?qū)盈B形成絕緣膜(上部柵極絕緣膜)45，并與上述半導體層(溝道區(qū))51相對應地形成由透明電極層構(gòu)成的頂部柵電極TGx。
之后，如圖11D所示，在第8工序中，至少在包含頂部柵電極TGx的襯底SUB的一面?zhèn)葘盈B形成絕緣膜46之后，形成電極布線24p、24n，該布線24p、24n從該絕緣膜46的上表面貫通各絕緣層43～45而到達場效應晶體管FETp及FETn的各雜質(zhì)層22p及22n。
由此，至少在圖的左側(cè)區(qū)域，形成由多個場效應晶體管(低溫多晶硅薄膜晶體管)FETp、FETn構(gòu)成的功能電路，在圖右側(cè)區(qū)域形成具有所謂雙柵極型薄膜晶體管(非晶硅薄膜晶體管)結(jié)構(gòu)的多個光敏器件PS。
之后，在襯底SUB的一面?zhèn)鹊娜繀^(qū)域，層疊形成絕緣膜(保護絕緣膜)47，由此完成具有圖10所示的元件結(jié)構(gòu)的晶體管陣列。
因此，根據(jù)具有上述的元件結(jié)構(gòu)和制造方法的晶體管陣列，同上述第2實施方式同樣，至少將場效應晶體管FETp、FETn和光敏器件PS的一部分導電體層(柵電極Gp、Gn和底部柵電極BGx)設(shè)置在同一個層中，因此，具有這樣的特有效果能夠?qū)⑦@些導電層在同一工序中(共用工序)同時形成，能夠謀求制造工序的縮短和制造成本的削減。
再有，在上述的第1至第4實施方式的晶體管陣列的元件結(jié)構(gòu)中，示出了這樣的例子，即，在單一的襯底上一體地形成了采用了多晶硅半導體層的場效應晶體管、和采用了非晶硅半導體層的場效應晶體管、或光敏器件中的一個。但是本發(fā)明不限于上述例子，例如也可是如下所述的結(jié)構(gòu)，即在單一的襯底上，與采用了多晶硅半導體層的場效應晶體管一起，混合形成采用了非晶硅半導體層的場效應晶體管和光敏器件的雙方。
<第5實施方式>
下面，參照
本發(fā)明的晶體管陣列的元件結(jié)構(gòu)和該制造方法的第5實施方式。
圖12是表示有關(guān)本發(fā)明的晶體管陣列的元件結(jié)構(gòu)的第5實施方式的概略剖面圖。
在此，對于同上述的第1至第4實施方式相同的結(jié)構(gòu)，簡化或省略說明。在本實施方式中，在單一的襯底SUB上，與采用了多晶硅半導體層21p、21n的場效應晶體管FETp、FETn一同，一體地形成采用了非晶硅半導體層11的場效應晶體管FETx和采用了非晶硅半導體層51的光敏器件PS的雙方。并且，同上述的第1及第3實施方式同樣，場效應晶體管FETp及FETn不與場效應晶體管FETx及光敏器件PS相互共用導電體層，而是在單一的襯底SUB上混合形成。
在此，可適用于本實施方式的場效應晶體管FETp、FETn及光敏器件PS，具有與上述實施方式3中示出的晶體管陣列(參照圖8)的結(jié)構(gòu)相同的元件結(jié)構(gòu)，因此省略具體說明。此外，由于場效應晶體管FET也具有與上述第1實施方式中示出的晶體管陣列(參照圖1)的結(jié)構(gòu)相同的元件結(jié)構(gòu)，因此簡化說明。
(制造方法)下面，參照
具有上述的元件結(jié)構(gòu)的晶體管陣列的制造方法。
圖13A～13D是表示具有有關(guān)本實施方式的元件結(jié)構(gòu)的晶體管陣列的制造方法的工序剖面圖。
此外，對于上述的場效應晶體管FETp、FETn、FETx及光敏器件PS的制作工序相同的工序，簡化或省略說明。再有，在下面的說明中，“第1工序”至“第11工序”的表述是為了便于說明而采用的，并不是與實際制造工序直接關(guān)聯(lián)的工序。
首先，同上述的第1實施方式中的第1至第7工序(附圖2A～2D和附圖3A～3C)中所示出的制造方法同樣，在襯底SUB的一面?zhèn)鹊娜繀^(qū)域?qū)盈B形成的絕緣膜31、32上——圖左側(cè)區(qū)域，形成采用了多晶硅半導體層的多個場效應晶體管(低溫多晶硅薄膜晶體管)FETp、FETn。
接著，如圖13A所示，在第8工序中，例如采用等離子CVD法等，在襯底SUB的一面?zhèn)鹊恼麄€區(qū)域覆蓋上述電極布線24p、24n而形成由氮化硅構(gòu)成的絕緣膜35之后，進一步采用濺射法或蒸鍍法等，層疊形成例如鋁合金或鉻合金等具有遮光性的金屬膜，然后，利用未圖示的光刻掩膜，將該金屬膜構(gòu)圖成規(guī)定的電極形狀，由此，在各光敏器件PS和場效應晶體管FETx的形成區(qū)域，形成底部柵電極BGx和柵電極Gx。
接著，如圖13B所示，在第9工序中，例如采用等離子CVD法等，至少在包括上述底部柵電極BGx和柵電極Gx的區(qū)域上，形成由氮化硅構(gòu)成的絕緣膜(下部柵極絕緣膜)36，之后，進一步依次形成非晶硅膜11a、由氮化硅構(gòu)成的絕緣膜，然后，采用未圖示的光刻掩膜，構(gòu)圖由該氮化硅構(gòu)成的絕緣膜，在與底部柵電極BGx及柵電極Gx的形成區(qū)域?qū)姆蔷Ч枘?1a上，形成阻塞絕緣膜(阻塞膜)14、54。再有，非晶硅膜11a與上述的第1工序同樣，在大致300℃左右的溫度條件下形成。
在此，阻塞絕緣膜14、54是用于在后續(xù)工序中保護由非晶硅膜11a構(gòu)成的溝道區(qū)(后述的半導體層11、51)不受損傷的結(jié)構(gòu)。此外，通過后述的工序形成了由非晶硅膜11a構(gòu)成的半導體層(溝道區(qū))11、51，但是由于與該半導體層11、51接觸的絕緣膜(即，上述阻塞絕緣膜14、54)的界面狀態(tài)對光敏器件(雙柵極型光敏器件)PS及場效應晶體管FETx的元件特性帶來較大的影響，因此，半導體層11、51(非晶硅膜11a)和阻塞層14、54最好在真空中連續(xù)成膜，由此來防止界面被污染。
接著，如圖13C所示，在第10工序中，在包括非晶硅膜11a和阻塞絕緣膜14、54的區(qū)域上，例如采用等離子CVD法等形成非晶硅膜，并例如將磷離子(P)等n型雜質(zhì)離子摻入該非晶硅膜中，來形成由n+硅構(gòu)成的雜質(zhì)層之后，采用未圖示的光刻掩膜，構(gòu)圖雜質(zhì)層和非晶硅膜11a，從而，與光敏器件PS的形成區(qū)域(大體上為上述的底部柵電極BGx的形成區(qū)域)及場效應晶體管FETx的形成區(qū)域(大體上為上述的柵電極Gx的形成區(qū)域)相對應地形成各構(gòu)件，即在場效應晶體管FETx的形成區(qū)域形成半導體層11，并在該半導體層11上的阻塞絕緣膜14兩端，形成作為歐姆接觸層的由n+硅構(gòu)成的雜質(zhì)層17、18；在光敏器件PS的形成區(qū)域形成半導體層51，并在該半導體層51上的阻塞絕緣膜54的兩端，形成作為歐姆接觸層的由n+硅構(gòu)成的雜質(zhì)層57、58。
該雜質(zhì)層17、18和57、58分別是為了使得后述的源電極12及漏電極13和半導體層11的電連接(歐姆連接)、以及源電極52及漏電極53和半導體層51的電連接(歐姆連接)良好，并防止逆電場中的漏電流而形成的。再有，用于形成雜質(zhì)17、18和57、58的非晶硅膜，也同上述的1工序同樣，大體上在300℃左右的溫度條件下形成。
接著，如圖13D所示，在第11工序中，采用濺射法或蒸鍍法等，至少在包括上述雜質(zhì)層17、18和57、58的區(qū)域上，例如層疊形成鋁合金或鉻合金等金屬膜，之后，采用未圖示的光刻掩膜，將該金屬膜構(gòu)圖成規(guī)定的電極形狀，由此，至少在上述雜質(zhì)層17、18和57、58上層疊形成延伸的場效應晶體管FETx的源電極12和漏電極13，并形成光敏器件PS的源電極52和漏電極53。
之后，在襯底SUB的一面?zhèn)鹊恼麄€區(qū)域，采用等離子CVD法等，層疊形成由氮化硅構(gòu)成的絕緣膜(上部柵極絕緣膜)37，并采用蒸鍍法等形成氧化錫膜或ITO膜等透明電極層之后，采用未圖示的光刻掩膜，與上述半導體層(溝道區(qū))51對應地進行構(gòu)圖，形成光敏器件PS的頂部柵電極TGx。
之后，在襯底SUB的一面?zhèn)鹊娜繀^(qū)域，采用等離子CVD法等，層疊形成由氮化硅構(gòu)成的絕緣膜(保護絕緣膜)37，完成具有如圖12所示的元件結(jié)構(gòu)的晶體管陣列。
根據(jù)具有上述結(jié)構(gòu)的晶體管陣列，使得各晶體管和具有晶體管結(jié)構(gòu)的象素的元件特性保持良好，所述各晶體管構(gòu)成后述的應用例所示的象素陣列(光敏器件陣列等)、和作為其周邊電路的驅(qū)動電路(頂部柵極驅(qū)動器、底部柵極驅(qū)動器、源極驅(qū)動器等)。并且，由于可在單一的襯底上一體地形成，所以能夠謀求具備象素陣列的圖像處理器件等的制造工序的簡化、或部件數(shù)量的減少，從而帶來的產(chǎn)品合格率的提高，并能實現(xiàn)裝置的小型、薄型化。
<第6實施方式>
下面，參照
本發(fā)明的晶體管陣列的元件結(jié)構(gòu)和該制造方法的第6實施方式。
圖14是表示有關(guān)本發(fā)明的晶體管陣列的元件結(jié)構(gòu)的第6實施方式的概略剖面圖。
在此，對于與上述第1至第4實施方式相同的結(jié)構(gòu)，簡化或省略器說明。如圖14所示，在本實施方式中，在單一的襯底SUB上，與采用了多晶硅半導體層21p、21n的場效應晶體管FETp、FETn一同，一體地形成采用了非晶硅半導體層11的場效應晶體管FETx及采用了非晶硅半導體層51的光敏器件PS的雙方。并且，同上述的第2及第4實施方式同樣，場效應晶體管FETp及FETn和場效應晶體管FETx及光敏器件PS相互共用導電體層，并在單一的襯底SUB上混合形成。
在此，可適用于本實施方式的場效應晶體管FETp、FETn及光敏器件PS，具有與上述第4實施方式中示出的晶體管陣列(參照圖10)的結(jié)構(gòu)相同的元件結(jié)構(gòu)，因此省略具體說明。此外，由于場效應晶體管FET也具有與上述第2實施方式中示出的晶體管陣列(參照圖5)的結(jié)構(gòu)相同的元件結(jié)構(gòu)，因此簡化說明。
(制造方法)下面，參照
具有上述的元件結(jié)構(gòu)的晶體管陣列的制造方法。
圖15A～15C、圖16A、16B是表示具有有關(guān)本元件結(jié)構(gòu)的圖像處理器件的制造方法的工序剖面圖。
此外，對于與上述第1制造方法相同的工序，簡化或省略說明。再有，在下面的說明中，“第1工序”至“第9工序”的表述是為了便于說明而采用的，期中間可任意附加工序，或者可變更為可置換的其他工序，并不是與實際制造工序直接關(guān)聯(lián)的工序。
首先，同上述的第1實施方式中的第1至第4工序(附圖2A～2D)中所示出的制造方法同樣，在襯底SUB的一面?zhèn)鹊娜繀^(qū)域?qū)盈B形成的絕緣膜41、42上——圖左側(cè)的場效應晶體管FETp、FETn的各形成區(qū)域，形成由多晶硅構(gòu)成的半導體層21p及由p+硅構(gòu)成的雜質(zhì)層22p，以及由多晶硅構(gòu)成的半導體層21n及由n-硅構(gòu)成的雜質(zhì)層23n、由n+硅構(gòu)成的雜質(zhì)層22n。
接著，如圖15A所示，在第5工序中，例如采用等離子CVD法等，至少在包括上述半導體層21p及雜質(zhì)層22p、以及半導體層21n及雜質(zhì)層23n、22n的區(qū)域上，形成由氧化硅構(gòu)成的絕緣膜(柵極絕緣膜)43，之后，進一步采用濺射法或蒸鍍法等，層疊形成例如鋁合金或鉻合金等具有遮光性的金屬膜，然后，利用未圖示的光刻掩膜，將該金屬膜構(gòu)圖成規(guī)定的電極形狀，由此，在同一工序中同時形成場效應晶體管FETp、FETn的柵電極Gp、Gn，以及光敏器件PS的底部柵電極BGx、場效應晶體管FETx的柵電極Gx。
接著，如圖15B所示，在第6工序中，至少在包括上述柵電極Gp、Gn、Gx和底部柵電極BGx的區(qū)域上，例如采用等離子CVD法等，依次層疊形成由氮化硅構(gòu)成的絕緣膜(下部柵極絕緣膜)44、非晶硅膜11a，之后，在與底部柵電極BGx及柵電極Gx的形成區(qū)域?qū)姆蔷Ч枘?1a上，形成阻塞絕緣膜(阻塞膜)14、54。
之后，如圖15C所示，在第7工序中，至少在包括非晶硅膜11a和阻塞絕緣膜14的區(qū)域上，例如采用等離子CVD等形成非晶硅膜，并將n型雜質(zhì)離子摻入該非晶硅膜中，來形成由n+硅構(gòu)成的雜質(zhì)層之后，構(gòu)圖雜質(zhì)層和非晶硅膜11a，從而與場效應晶體管FETx的形成區(qū)域(大體上是上述的柵電極Gx的形成區(qū)域)及光敏器件PS的形成區(qū)域(大體上是上述的底部柵電極BGx的形成區(qū)域)相對應地形成各構(gòu)件，即形成半導體層11和由n+硅構(gòu)成的雜質(zhì)層17、18，以及半導體層51和由n+硅構(gòu)成的雜質(zhì)層57、58。
接著，如圖16A所示，在第8工序中，至少在包括上述雜質(zhì)層17、18和57、58的區(qū)域上層疊形成金屬膜，之后將該金屬膜構(gòu)圖成規(guī)定的電極形狀，由此，層疊形成場效應晶體管FETx的源電極12和漏電極13，以及光敏器件PS的源電極52和漏電極53。
然后，在襯底SUB的一面?zhèn)鹊恼麄€區(qū)域，層疊形成絕緣膜(上部柵極絕緣膜)45之后，形成氧化錫膜或ITO膜等透明電極層，并與上述半導體層(溝道區(qū))11對應地進行構(gòu)圖，形成頂部柵電極TGx。
接著，如圖16B所示，在第9工序中，在襯底SUB的一面?zhèn)鹊娜繀^(qū)域?qū)盈B形成絕緣膜46之后，至少形成從該絕緣膜46的上表面貫通各絕緣層45、44、43而到達場效應晶體管FETp及FETn的雜質(zhì)層22p和22n的接觸孔，將金屬膜埋入該接觸孔內(nèi)部并且在絕緣膜46上層疊形成之后，通過將該金屬膜構(gòu)圖成規(guī)定的電極形狀，來形成作為場效應晶體管FETp、FETn的源電極及漏電極的電極布線24p、24n。
之后，在襯底SUB的一面?zhèn)鹊娜繀^(qū)域?qū)盈B形成絕緣膜(保護絕緣膜)47，完成具有如圖14所示的元件結(jié)構(gòu)的晶體管陣列。
根據(jù)具有這樣結(jié)構(gòu)的晶體管陣列，如同上述第5實施方式同樣，使得構(gòu)成象素陣列(光敏器件陣列等)和作為周邊電路的驅(qū)動電路(頂部柵極驅(qū)動器、底部柵極驅(qū)動器、源極驅(qū)動器等)的各晶體管及具有晶體管結(jié)構(gòu)的象素，保持良好的元件特性。并且，由于可以在單一的襯底上一體地形成，能實現(xiàn)裝置的小型、薄型化。尤其，由于能夠?qū)鲂w管FETp、FETn、場效應晶體管FETx及光敏器件PS的一部分導電體層(柵電極Gp、Gn、Gx和底部柵電極BGx)設(shè)置在同一層中，所以，具有這樣的特有效果能夠?qū)⑦@些導電體層在同一工序(共用工序)中同時形成，能夠謀求制造工序的縮短和制造成本的削減。
在上述的第～第6實施方式的晶體管陣列的元件結(jié)構(gòu)中，在襯底SUB上一體形成的場效應晶體管FETp、FETn、場效應晶體管FETx及光敏器件PS，例如也可以如下所述地通過多個層間連接布線相互連接。
圖17是表示將在本發(fā)明涉及的晶體管陣列的各實施例中適用的場效應晶體管及光敏器件之間相互連接起來的層間連接布線的結(jié)構(gòu)一例的概略剖面圖。
各實施方式涉及的晶體管陣列中可適用的層間布線層，如圖17所示，例如在由襯底SUB上的場效應晶體管FETp、FETn及FETx形成功能電路的區(qū)域、和形成多個光敏器件PS的光敏器件陣列區(qū)域之間，設(shè)置接觸區(qū)域(布線連接區(qū)域)CNT，該接觸區(qū)域CNT中設(shè)置有用于將任意層間相互連接的多個層間連接布線，該設(shè)置接觸區(qū)域CNT中形成有將由上述場效應晶體管構(gòu)成的功能電路和光敏器件陣列進行連接的接觸布線LCa、或?qū)⒐δ茈娐穬?nèi)部的場效應晶體管FETp、FETn及FETx相互連接的內(nèi)部布線(層間連接布線)LCb。
此時，也可以使接觸布線LCa相互共用、或使內(nèi)部布線LCb相互共用、或者使接觸布線LCa和內(nèi)部布線LCb相互共用，來減少層間連接布線數(shù)量。此外，也可以將接觸布線LCa或內(nèi)部布線LCb和例如設(shè)置在場效應晶體管FETp、FETn上的電極層(源電極和漏電極)24p、24n一同，在同一工序中同時形成。
再有，在圖17中，示出了在圖14所示的晶體管陣列的元件結(jié)構(gòu)中設(shè)定接觸區(qū)域CNT來設(shè)置層間連接布線(接觸布線LCa或內(nèi)部布線LCb)的例子。但是本發(fā)明并不限定于此，當然也可以在上述的各實施方式的晶體管陣列的元件結(jié)構(gòu)的任意區(qū)域設(shè)定接觸區(qū)域CNT，來設(shè)頂層間連接布線。
<第1應用例>
下面，參照附圖具體說明上述本發(fā)明的晶體管陣列的第1應用例。在此，說明將上述實施方式的晶體管陣列應用于圖像處理器件(圖像讀取裝置)的情況。
首先，說明可應用本發(fā)明涉及的晶體管陣列的圖像處理器件的整體結(jié)構(gòu)。
圖18是表示將有關(guān)本發(fā)明的晶體管陣列適用于圖像處理器件時的一例的概略整體結(jié)構(gòu)圖。
如圖18所示，本應用例的圖像處理器件100A大體上包括光敏器件陣列(象素陣列)110，將多個光敏器件PS(讀取象素與上述的第3至第6實施方式中示出的光敏器件PS相同)例如二維排列(例如，排列成n行×m列的矩陣狀)而成；頂部柵極驅(qū)動器(驅(qū)動電路，第1掃描驅(qū)動電路)120A，將各光敏器件PS的頂部柵極端子TG(與上述的頂部電極TGx相同)與在行方向上連接并延伸的頂部柵極線111連接，向各頂部柵極線(掃描線)依次施加掃描信號φTi(后述的復位脈沖i是任意的自然數(shù)；i＝1、2、…n)；底部柵極驅(qū)動器(驅(qū)動電路；第2掃描驅(qū)動電路)130，將各光敏器件PS的底部柵極端子BG(與上述的底部柵電極BGx相同)與在行方向上連接并延伸的底部柵極線112連接，向各底部柵極線112依次施加掃描信號φBi(后述的讀取脈沖)；源極驅(qū)動器(驅(qū)動電路，信號驅(qū)動電路)140，將各光敏器件PS的源極端子S(與上述的源極52相同)與在列方向上連接并延伸的源極線(數(shù)據(jù)線)113連接，通過各源極線113向各光敏器件PS施加預充電電壓Vpg，并讀取對應于存儲在各光敏器件PS上的載流子的源極線電壓VDj(＝數(shù)據(jù)電壓Vrdj是任意的自然數(shù)；j＝1、2、…m)；系統(tǒng)控制器150，至少具有這樣的功能將用于控制光敏器件陣列110的被攝體圖像讀取動作的各控制信號φtg、φbg、φpg，分別供給上述頂部柵極驅(qū)動器12A、底部柵極驅(qū)動器130、源極驅(qū)動器140，并且，將通過源極驅(qū)動器140而取得的圖像數(shù)據(jù)(讀取數(shù)據(jù)信號Vdata)，在未圖示的存儲單元、或執(zhí)行圖像數(shù)據(jù)的加工或?qū)φ盏纫?guī)定處理的外部功能單元之間進行處理。
再有，在光敏器件陣列110中，114是將各光敏器件PS的漏極端子D(與上述的漏電極53相同)共同連接到規(guī)定的低電位電壓(例如接地電位)Vss上的漏極線(公用線)。
下面，對各結(jié)構(gòu)進行具體說明。
(光敏器件)排列在光敏器件陣列110上的光敏器件PS，具體來說，同在上述的第3～第6的各實施方式中示出的元件結(jié)構(gòu)同樣，具有采用了非晶硅半導體層的雙柵極型薄膜晶體管結(jié)構(gòu)。在此，各實施方式中示出的元件結(jié)構(gòu)中，層疊形成在最上層的絕緣膜37、47是用于保護光敏器件PS的保護膜，其上表面是直接載置有被攝體的檢測面。
下面，參照附圖簡單說明上述光敏器件陣列的驅(qū)動控制方法。
圖19是表示上述光敏器件陣列中基本的驅(qū)動控制方法的時序圖。在此，作為光敏器件陣列的驅(qū)動控制方法，說明讀取指紋的情況。
圖20是將本應用例的圖像處理器件適用于指紋讀取裝置的情況下的主要部分剖面圖。
在此，在附圖20中，為了便于圖示，省略了表示光敏器件的斷面部分的一部分陰影線。
如圖19所示，上述光敏器件陣列的基本的驅(qū)動控制方法，是在規(guī)定的處理動作期間(處理周期)內(nèi)設(shè)定復位期間Trst、電荷儲存期間Ta、預充電期間Tread來實現(xiàn)。
如圖19所示，首先，在復位期間Trst內(nèi)，利用頂部柵極驅(qū)動器120A，通過頂部柵極線111向第i行的光敏器件PS的頂部柵極端子TG施加復位脈沖(例如，頂部柵極電壓(＝復位脈沖電壓)Vtg＝+15的高電平)φTi，進行放出儲存在半導體層51中的載流子(在此為空穴)的復位動作(初始化動作)。
接著，在電荷儲存期間Ta內(nèi)，通過利用頂部柵極驅(qū)動器120A向頂部柵極端子TG施加(例如頂部柵極電壓Vtg＝-15V)的偏壓φTi，來結(jié)束上述復位動作，開始電荷儲存動作(載流子儲存動作)。
在此，在電荷儲存Ta內(nèi)，如圖20所示，在形成有光敏器件PS的透明襯底SUB的下方設(shè)有背光燈(光源)BL，從該背光燈BL向在檢測面(光敏器件陣列110的上表面)DTC上緊貼載置的被攝體(例如手指)FG照射照射光La，其反射光Lb透過由透明電極層構(gòu)成的頂部上級電極TGx之后，入射到半導體層51中。由此，在電荷儲存期間Ta內(nèi)，對應于入射到半導體層51中的光量，在半導體層51的入射有效區(qū)域(載流子產(chǎn)生區(qū)域)生成電子-空穴對，在半導體層51和阻塞絕緣模54之間的界面附近(溝道區(qū)周邊)儲存空穴。
之后，在預充電期間Trpch內(nèi)，與上述電荷儲存期間Ta并行地、由源極驅(qū)動器140根據(jù)預充電信號φpg，經(jīng)源極線113向源極端子S施加預充電脈沖(例如，預充電電壓Vpg＝+5V)，并進行將電荷保持在源電極12中的預充電動作。
接著，在讀取期間Tread內(nèi)，經(jīng)過上述預充電期間Tprch之后，由底部柵電極驅(qū)動器130經(jīng)底部柵電極線112，向底部柵極端子BG施加讀取脈沖(例如，底部柵極電壓(＝讀取脈沖電壓)Vbg＝+10V的高電平)φBi，由此，進行由源極驅(qū)動器140讀取與在電荷儲存期間Ta內(nèi)儲存到溝道區(qū)域中的載流子(空穴)對應的源極線電壓VD(數(shù)據(jù)電壓Vrd；電壓信號)的讀取工作。
在此，讀取脈沖φBi的施加期間(讀取期間)中的源極線電壓VD(數(shù)據(jù)電壓Vrd)的變化傾向是，在電荷儲存期間Ta內(nèi)儲存的載流子多的情況(明狀態(tài))下，數(shù)據(jù)電壓Vrd表現(xiàn)出急劇下降的傾向，另一方面，在儲存的載流子少的情況(暗狀態(tài))下，數(shù)據(jù)電壓Vrd表現(xiàn)出緩慢下降的傾向。例如，通過檢測出從讀取期間Tread開始經(jīng)過規(guī)定時間后的數(shù)據(jù)電壓Vrd，可檢測入射到光敏器件PS中的光量、即對應于被攝體的明暗圖形的亮度數(shù)據(jù)(明暗信息)。
之后，通過將對應于這些特定行(第i行)的一系列亮度數(shù)據(jù)檢測動作作為一個循環(huán)，對上述的光敏器件陣列110的各行(i，i+1，……)重復進行相同的動作處理，由此可將采用了光敏器件PS的光敏器件系統(tǒng)作為將被攝體的二維圖像(例如指紋圖形)作為亮度數(shù)據(jù)讀取的單色型圖像處理器件(指紋讀取裝置)，來使其動作。
再有，在本應用例中示出了光敏器件陣列包括具有雙柵極型薄膜晶體管結(jié)構(gòu)的光敏器件，但是本發(fā)明并不限于此，也可以采用將公知的光敏晶體管或光敏二極管等二維排列的光敏器件陣列。
(頂部柵極驅(qū)動器、底部柵極驅(qū)動器)圖21是示出可在本應用例的圖像處理器件中適用的頂部柵極驅(qū)動器或底部柵極驅(qū)動器的一結(jié)構(gòu)例的概略框圖。
圖22是示出可在本結(jié)構(gòu)例的頂部柵極驅(qū)動器或底部柵極驅(qū)動器中適用的移位寄存器電路單元的一例的電路結(jié)構(gòu)圖。
圖23A～23D是在本結(jié)構(gòu)例的移位寄存器電路單元的和輸出緩沖單元中適用的邏輯元件的電路結(jié)構(gòu)圖。
如圖21所示，頂部柵極驅(qū)動器120A和底部柵極驅(qū)動器130至少包括移位寄存器電路單元121，根據(jù)由上述系統(tǒng)控制其150供給的控制信號φtg或φbg所構(gòu)成的啟動信號STtb、以及兩相的基準時鐘信號Ck、CKb、輸出啟用(enable)信號OEtb等，來將啟動信號依次移位，同時輸出與各頂部柵極線111或底部柵極線112對應的移位信號(邏輯信號定時信號)Sout1、Sout2、…Soutm、Soutd；輸出緩沖單元(輸出電路單元)122，將從該移位寄存器電路單元121依次輸出的移位信號Sout1、Sout2、…Soutm、Soutd作為放大到規(guī)定的信號電平的掃描信號(上述的復位脈沖φTi或讀取脈沖φBi)，施加到各頂部柵極線111或底部柵極線112。
移位寄存器電路單元121例如如圖22所示，包括多級閂鎖電路組(閂鎖電路LC1、LC2、…LCd、LCr)，對應于頂部柵極線111或底部柵極線112的根數(shù)而設(shè)定，將在基于基準時鐘Ck、CKb的規(guī)定定時輸入的啟動信號STttb依次移位到下一級；模擬開關(guān)組(模擬開關(guān)SW11、SW12、…SW1d、SW1r、SW1s，以及SW21、SW22、…SW2d、SW2r、SW2s)，根據(jù)由系統(tǒng)控制器150供給的移位方向設(shè)定信號SC、SCb，切換向閂鎖電路組的啟動信號STtb的輸入和移位方向；輸出邏輯電路組(三輸入NAND電路NAND1、NAND2、…NANDn、NANDd)，根據(jù)輸出啟用信號Oetb取出來自各閂鎖電路LC1、LC2、…LCd的移位信號，并控制向輸出緩沖單元122的輸出。
在此，從系統(tǒng)控制器150供給移位寄存器電路單元121的基準時鐘CK、CKb，是相互反相的時鐘信號，此外，移位方向設(shè)定信號SC、SCb也是相互反相的控制信號。
此外，適用于圖22中所示的移位寄存器電路單元121的閂鎖電路LC(LC1～LCr)如圖23A中所示，可適用采用了公知的倒相器INV及時鐘控制倒相器(clock inverter)CIV1、CIV2的邏輯電路；模擬開關(guān)SW(SW11～SW1s、SW21～SW2s)例如如圖23B所示，可適用將上述各實施方式中所示的場效應晶體管FETp和FETn并聯(lián)連接的電路結(jié)構(gòu)。
再有，如圖23A所示，對于倒相器INV和時鐘控制倒相器CIV(CIV1、CIV2)，如圖23C、23D所示，可適用將上述的場效應晶體管FETp和FETn串聯(lián)連接的電路結(jié)構(gòu)。此外，對于構(gòu)成輸出邏輯電路組的各三輸入NAND電路NAND(NAND1、NAND2、…NANDn、NANDd)，也可適用將上述場效應晶體管FETp和FETn以公知的電路形式連接的結(jié)構(gòu)。
此外，在移位寄存器電路單元121的輸出側(cè)設(shè)置的輸出緩沖單元122，例如可適用將圖23C所示的倒相器INV串聯(lián)連接奇數(shù)級的電路結(jié)構(gòu)，將從后述的移位寄存器電路單元121各自輸出的邏輯信號進行反轉(zhuǎn)處理，并進行放大處理使其具有規(guī)定的信號電平之后，施加到各頂部柵極線111或底部柵極線112。
在具有這樣的結(jié)構(gòu)的頂部柵極驅(qū)動器120A或底部柵極驅(qū)動器130中，首先，當高電平的移位方向設(shè)定信號SC及低電平的移位方向設(shè)定信號SCb，從系統(tǒng)控制器150向移位寄存器電路單元121供給時，模擬開關(guān)組中的模擬開關(guān)SW11、SW22、SW13、SW14…SW1d、SW2r、SW1s進行導通動作，由此，各閂鎖電路LC1、LC2、…LCd、LCr在順方向上連接。即，向閂鎖電路LC1的輸入接點in輸入啟動信號STtb，并且，各閂鎖電路LC1、LC2、…LCd、LCr被設(shè)定為依次串聯(lián)連接的狀態(tài)，以使第i級的閂鎖電路LCi(LC1、LC2、…LCd)的輸出接點out與下一級的閂鎖電路LC(i+1)(LC2、LC3、…LCd、LCr)的輸入接點in連接。
由此，從系統(tǒng)控制器150作為控制信號φtg或φbg而供給的啟動信號STtb，在基于基準時鐘CK、CKb的規(guī)定的定時，按照各閂鎖電路LC1、LC2、…LCd、LCr的順序依次被移位，并且，從第i級的閂鎖電路LCi(LC1、LC2、…LCd)輸出的移位信號Souti，輸入到第i級的三輸入NAND電路NANDi(NAND1、NAND2、…NANDn、NANDdNANDd是虛擬的)的第1輸入接點。此外，從第(i+1)級的閂鎖電路LC(i+1)(LC2、LC3、…LCd、LCr)輸出的移位信號Sout(i+1)，輸入到第i級的三輸入NAND電路NANDi(NAND1、NAND2、…NANDn、NANDd)的第3輸入接點。
在此，從第i級和第(i+1)級的閂鎖電路LCi、LC(i+1)輸出的各移位信號Souti、Sout(i+1)為高電平，且從系統(tǒng)控制器150供給高電平的輸出啟用信號OEtb，輸入到第i級的三輸入NAND電路NANDi(NAND1、NAND2、…NANDn、NANDd)的第2輸入接點時，低電平的邏輯信號Souti(Sout1、Sout2、…Soutn、Soutd)從該三輸入NAND電路NANDi輸出到輸出緩沖單元122，經(jīng)該輸出緩沖器，向第i行的頂部柵極線111或底部柵極線112輸出具有規(guī)定的信號電平的高電平掃描信號(上述的復位脈沖φTi或讀取脈沖φBi)。由此，從頂部柵極線111或底部柵極線112的第1行開始到最后一行，在順方向上施加順序掃描信號。
另一方面，當?shù)碗娖降囊莆环较蛟O(shè)定信號SC及高電平的移位方向設(shè)定信號SCb，從系統(tǒng)控制器150被供給移位寄存器電路單元121時，模擬開關(guān)組中的模擬開關(guān)關(guān)SW21、SW12、SW23…SW2d、SW1r、SW2s進行導通動作，由此，各閂鎖電路LC1、LC2、…LCd、LCr在反方向上連接。即，向閂鎖電路LCr的輸入接點in輸入啟動信號STtb，并且，各閂鎖電路LCr、LCd、…LC2、LC1被設(shè)定為依次串聯(lián)連接的狀態(tài)，以使第(i+1)級的閂鎖電路LC(i+1)(LC2、LC3、…LCd、LCr)的輸出接點out與下一級的閂鎖電路LCi(LC2、LC3、…LCn、LCd)的輸入接點in連接。
由此，從系統(tǒng)控制器150供給的啟動信號STtb，在基于基準時鐘CK、CKb的規(guī)定定時，按照各閂鎖電路LCr、LCd、…LC2、LC1的順序，被依次移位，并且，從第(i+1)級的閂鎖電路LC(i+1)(LCr、LCd、…LC3、LC2)輸出的移位信號Sout(i+1)，輸入到第i級的三輸入NAND電路NANDi(NANDd、NANDn、…NAND2、NAND1)的第3輸入接點。此外，從第i級的閂鎖電路LCi(LCd…LC2、LC1)輸出的移位信號Souti，輸入到第i級的三輸入NAND電路NANDi(NANDd、NANDn、…NAND2、NAND1)的第1輸入接點。
在此，從第(i+1)級及第i級的閂鎖電路LC(i+1)i、LCi輸出的各移位信號Souti、Sout(i+1)為高電平，且高電平的輸出啟用信號OEtb輸入到第i級的三輸入NAND電路NANDi(NAND1、NAND2、…NANDn、NANDd)的第2輸入接點時，低電平的邏輯信號Souti(Sout1、Sout2、…Soutn、Soutd)從該三輸入NAND電路NANDi輸出到輸出緩沖單元122，向第i行的頂部柵極線111或底部柵極線112輸出具有規(guī)定的信號電平的高電平掃描信號(復位脈沖φTi或讀取脈沖φBi)。由此，從頂部柵極線111或底部柵極線112的最后行開始到第1行，在反方向上依次施加掃描信號。
因此，根據(jù)采用了具備圖22所示的移位寄存器電路單元121的頂部晶體管驅(qū)動器120A及底部柵極驅(qū)動器130的圖像處理器件100A，通過將從系統(tǒng)控制器150輸出的移位方向設(shè)定信號SC的信號電平進行切換的簡單的控制方法，可將載置于光敏器件陣列110(檢測面的DTC)上的被攝體的圖像讀取方向(進行圖像讀取動作的行的掃描方向)任意地反轉(zhuǎn)設(shè)定，因此，可提供便于應用和設(shè)計自由度高的系統(tǒng)。
再有，本實施方式中示出的移位寄存器電路單元121中的電路結(jié)構(gòu)可控制成根據(jù)從系統(tǒng)控制器150輸出的移位方向設(shè)定信號，可切換(可反轉(zhuǎn))閂鎖電路組中的移位方向。但是本發(fā)明并不限定于此，當然也可以采用僅在公知的一個方向上進行移位動作的移位寄存器電路(例如，后述的源極驅(qū)動器中適用的移位寄存器電路單元141；參照附圖26)。
(源極驅(qū)動器)圖24是示出可適用于本適用例的圖像處理器件的源極驅(qū)動器的第一結(jié)構(gòu)例的概略框圖。
圖25是用于說明本結(jié)構(gòu)例的源極驅(qū)動器的功能的電路概念圖。
圖26是示出可適用于本結(jié)構(gòu)例的源極驅(qū)動器的移位寄存器電路單元的一例的電路結(jié)構(gòu)圖。
圖27是示出可適用于本結(jié)構(gòu)例的源極驅(qū)動器的預充電電路單元、取樣電路單元、源極跟隨器電路單元和并串聯(lián)變換電路單元的一例的電路結(jié)構(gòu)圖。
如圖24、圖25所示，第1結(jié)構(gòu)例的源極驅(qū)動器140至少包括移位寄存器電路單元141，根據(jù)從系統(tǒng)控制器150供給的控制信號(后述的啟動信號STs及雙相基準時鐘信號ACK、ACKb、輸出啟用信號OEs等)，將啟動信號依次移位，并輸出與各源極線113對應的移位信號(邏輯信號；定時信號)ASout1、ASou2、…ASoutm；預充電電路單元(預充電控制單元)145，具有開關(guān)組，該開關(guān)組在上述的預充電期間內(nèi)，在基于預充電信號φpg的定時，同時施加規(guī)定的預充電電路脈沖(預充電電壓Vpg)；取樣電路單元(電壓保持單元)144，具有讀出開關(guān)組和電容元件組，該讀出元件組在上述的讀取期間內(nèi)，在基于取樣信號φsr的定時，通過源極線113將與儲存到各光敏器件(讀取象素)PS的載流子對應的源級線電壓VD(數(shù)據(jù)電壓Vrd)并列地讀出，該電容元件組保持該源極線電壓VD；源極跟隨器電路單元143，具備放大器組，該放大器組將保持在上述電容元件組中的源極線電壓VD放大為規(guī)定的信號電平；并串聯(lián)變換電路單元(信號變換部)142，具有開關(guān)組，該開關(guān)組在基于由上述移位寄存器電路單元141依次輸出的移位信號ASout1、ASout2…ASoutm的定時，按時序依次取出從源級跟隨器電路單元143輸出的數(shù)據(jù)電壓，并變換為串行信號后作為讀取數(shù)據(jù)信號Vdata輸出。
如圖26所示，移位寄存器電路單元141包括多級閂鎖電路組(閂鎖電路LCA1、LCA2、…LCAa、LCAb)，與源極線113的根數(shù)對應地(該線的根數(shù)+2)設(shè)置，并將在基于基準時鐘ACK、ACKb的規(guī)定定時輸入的啟動信號STs依次移位到下一級；輸出邏輯電路組(三輸入NAND電路NAND1、NAND2、…NANDAm)，根據(jù)輸出啟用信號Oes控制來自各閂鎖電路LCA1、LCA2、…LCAa、LCAb的移位信號的取出、和向并串聯(lián)變換電路單元142的輸出。
在此，閂鎖電路組及輸出邏輯電路組的結(jié)構(gòu)(參照圖22、圖23)，分別與具有構(gòu)成移位寄存器電路單元121的閂鎖電路組及輸出邏輯電路組相同，該移位寄存器電路單元121可適用于上述的頂部柵極驅(qū)動器120A或底部柵極驅(qū)動器130，因此，省略對具體的電路結(jié)構(gòu)的說明。
在具有這樣的結(jié)構(gòu)的移位寄存器電路單元141中，當啟動信號STs從系統(tǒng)控制器150輸入到閂鎖電路LCA1的輸入接點in時，在基于基準時鐘ACK、ACKb的規(guī)定定時，啟動信號STs按照閂鎖電路LCA1、LCA2、…LCAa、LCAm的順序被移位，并且，從第j級的閂鎖電路LCAj(LCA1、LCA2、…LCAm)輸出的移位信號，輸入到第j級的三輸入NAND電路NANDi(NANDA1、NANDA2、…NANDAm)的第1輸入接點。此外，從第j+1級的閂鎖電路LCA(j+1)(LCA2、LCA3、…LCAa)輸出的移位信號，輸入到第j級的三輸入NAND電路NANDj(NANDA1、NANDA2、…NANDAm)的第1輸入接點。
在此，從第j級及第(j+1)級的閂鎖電路LCAj、LCA(j+1)輸出的各移位信號為高電平，并且，從系統(tǒng)控制器150供給高電平的輸出啟用信號OEs，輸入到第j級的的3個輸入NAND電路NANDAj(NANDA1、NANDA2、…NANDAm)的第2輸入接點時，低電平的邏輯信號ASoutj(ASout1、ASout2、…ASoutm)從該三輸入NAND電路NANDAj，輸出到并串聯(lián)變換電路單元142。由此，從源極線113的第1列到最后一列，依次以時分割的方式取出源極線電壓VD(數(shù)據(jù)電壓Vrd)，并變換為串行信號，作為讀取數(shù)據(jù)信號Vdata而輸出。
此外，預充電電路單元145、取樣電路單元144、源極跟隨器電路單元143及并串行變換電路單元142，例如對應于各源極線113而具有圖27所示的電路結(jié)構(gòu)。
即，設(shè)在第j列的源極線113上的預充電電路單元145(145j)具備模擬開關(guān)SW5j，該模擬開關(guān)SW5j根據(jù)由系統(tǒng)控制器150供給的預充電信號φpg(非反轉(zhuǎn)信號PCG及反轉(zhuǎn)信號PCGb)進行導通、截止動作，在被供給高電平的預充電信號φpg的定時，將預充電電壓Vpg作為預充電脈沖向源極線113輸出。
此外，如圖27所示，取樣電路單元144(144j)具備根據(jù)系統(tǒng)控制器150供給的取樣信號φsr(非反轉(zhuǎn)信號SR及反轉(zhuǎn)信號SRb)進行導通/截止的模擬開關(guān)SW4j，以及一端連接在模擬開關(guān)SW4j的輸出接點上、另一端與接地電位連接的電容器(電容元件)Csr，在被供給高電平取樣信號φsr的定時，通過源極線113，取入與儲存在光敏器件PS中的載流子對應的源極線電壓VD，作為電壓成分保持在電容器Csr。
此外，如圖27所示，源極跟隨器電路單元143(143j)具有在高電位電壓Vspd和低電位電壓Vapd之間串聯(lián)連接了場效應晶體管FETa及FETb的電路結(jié)構(gòu)，與在上述取樣電路單元144j上設(shè)置的電容器Csr中所保持的電壓成分(源極電壓VD)相應地，生成以規(guī)定的放大率放大的信號電平。
如圖27所示，并串聯(lián)變換電路單元142(142j)包括對從上述移位積存器電路單元141輸出的邏輯信號(移位信號)ASoutj進行反轉(zhuǎn)處理的倒相器組INV1～INV3、對該邏輯信號ASoutj進行非反轉(zhuǎn)處理的倒相器組INV1、INV4～INV6、根據(jù)邏輯信號ASoutj(非反轉(zhuǎn)信號及反轉(zhuǎn)信號)進行導通/截止動作的模擬開關(guān)SW2j，在被供給低電平的邏輯信號ASoutj的定時，從上述源極跟隨器電路單元143j輸出的數(shù)據(jù)電壓作為讀取數(shù)據(jù)信號Vdata而輸出。
根據(jù)具有這樣的結(jié)構(gòu)的源極驅(qū)動器140，基于從系統(tǒng)控制器150供給的取樣信號φsr，通過從第1列至最后一列的各源極線113，統(tǒng)一取出并保持源極線電壓VD，并根據(jù)從移位寄存器電路單元141依次輸出的邏輯信號ASoutj，變換為串行信號之后作為讀取數(shù)據(jù)信號Vdata而輸出。
下面，對可適用于圖像處理器件的源極驅(qū)動器的第2結(jié)構(gòu)例進行說明。
圖28是可適用于本適用例的圖像處理器件的源極驅(qū)動器的第2結(jié)構(gòu)例的概略框圖。
圖29是用于說明本結(jié)構(gòu)例的源極驅(qū)動器的功能的電路示意圖。
圖30是示出可適用于本結(jié)構(gòu)例的源極驅(qū)動器的預充電電路單元、并串聯(lián)變換單元、源跟隨器電路單元和復位電路單元的一例的電路結(jié)構(gòu)圖。
在此，在同上述的第1結(jié)構(gòu)例的源極驅(qū)動器相同的結(jié)構(gòu)上，標注相同的標記并簡化或省略其說明。
如圖28、29所示，第2結(jié)構(gòu)例的源極驅(qū)動器140B包括移位寄存器電路單元141及預充電電路單元(預充電控制單元)145，具有與上述的第1結(jié)構(gòu)例的源及驅(qū)動器140A相同的結(jié)構(gòu)；并串聯(lián)變換電路單元(信號變換單元)142，具有開關(guān)組，該開關(guān)組在上述讀出期間內(nèi)，在基于由上述移位寄存器電路單元141依次輸出的移位信號ASout1、ASout2…ASoutm的定時，按時序依次取出源極線電壓VD(數(shù)據(jù)電壓Vrd)，并變換為串行信號，所述源極電壓VD是與儲存在各光敏器件(讀取象素)PS中的載流子對應地形成(或寄生)于各源極線113上的線電容(電壓保持部)中的電壓；源極跟隨器電路單元143，具有放大器，該放大器將該串行信號放大為規(guī)定的信號電平，并作為讀取數(shù)據(jù)信號Vdata而輸出；復位電路單元146，將從并串聯(lián)變換電路單元142輸出的上述串行信號的信號電平在規(guī)定的定時進行復位(初始化)。
此處的移位寄存器電路單元141的電路結(jié)構(gòu)同第1結(jié)構(gòu)例的源極驅(qū)動器140A中所示相同，因此省略說明。
此外，對于預充電電路單元145及并串聯(lián)變換電路單元142，對應于各源極線113，大體上與第1結(jié)構(gòu)例的源極驅(qū)動器140A中所示的電路結(jié)構(gòu)(參照附圖27)相同，例如可適用圖30所示的電路結(jié)構(gòu)。此外，對于源極跟隨器電路單元143及復位電路單元146，例如可采用分別唯一地具備圖30所示的電路結(jié)構(gòu)的結(jié)構(gòu)。即，第j列的源極線113上所設(shè)置的預充電電路單元145(145j)，在被供給高電平的預充電信號φpg(非反轉(zhuǎn)信號PCG及反轉(zhuǎn)信號PCGb)的定時，模擬開關(guān)SW5j進行導通動作，對源極線113輸出預充電脈沖(預充電電壓Vpg)。
此外，并串聯(lián)變換電路單元142(142j)在從上述移位寄存器電路單元141供給低電平邏輯信號(移位信號)ASoutj的定時，模擬開關(guān)SW2j通過倒相器組INV1～INV3及倒相器組INV1、INV7進行導通動作，并取出在各源極線113上形成的線電容CIn中所儲存的源極線電壓VD，并輸出到源極跟隨器電路單元143。
此外，如圖30所示，源極跟隨器電路單元143與第1結(jié)構(gòu)例的源極驅(qū)動器140A中所示的電路結(jié)構(gòu)(參照圖26)大致相同，具有在高電位電壓Vspd和低電位電壓Vapd之間串聯(lián)連接場效應晶體管FETa及FETb的電路結(jié)構(gòu)，根據(jù)從移位寄存器電路單元141供給的移位信號(邏輯信號)ASoutj，通過并串聯(lián)變換電路單元142(142j)，對每一個源極線依次進行讀出，并將作為串行信號輸入的源極線電壓VD的信號電平，以規(guī)定的放大率進行放大后，作為讀取數(shù)據(jù)信號Vdata輸出。
此外，如圖30所示，源極線電壓VD從與各源極線113對應地設(shè)置的并串聯(lián)變換電路單元142(142j)依次輸入到源極跟隨器電路單元143，該源極線電壓VD在共用布線Lc中被傳送，復位電路單元146連接到共用布線Lc上，并具備模擬開關(guān)SW6，該模擬開關(guān)SW根據(jù)從系統(tǒng)控制器150供給的復位信號φrst(非反轉(zhuǎn)信號RST及反轉(zhuǎn)信號RSTb)進行導通/截止動作，在被供給高電平的復位信號φrst的定時，向共用布線Lc輸出復位電壓Vrst，并對共用布線Lc的信號電平進行初始化。
根據(jù)具有這樣的結(jié)構(gòu)的源極驅(qū)動器140B，在上述讀出期間之后，在基于從移位寄存器電路單元141依次輸出移位信號(邏輯信號)的定時，依次讀出在各源極線113上形成的線電容CIn中所保持的源極電壓VD，并變換為串行信號，通過單一的源極跟隨器電路單元143作為讀取數(shù)據(jù)信號Vdata輸出。
接著，參照上述各實施方式中示出的晶體管陣列，來說明本應用例的圖像處理器件的元件結(jié)構(gòu)。
對于構(gòu)成上述應用例的圖像處理器件的光敏器件陣列110及各驅(qū)動電路(頂部柵極驅(qū)動器120A、底部柵極驅(qū)動器130、源極驅(qū)動器140)，例如可良好地適用上述第3、第4實施方式中所示出的元件結(jié)構(gòu)及制造方法。
即，如圖18所示，在單一的絕緣性襯底SUB的一面?zhèn)鹊脑撘r底SUB的大致中央?yún)^(qū)域，以矩陣狀排列多個具有采用了非晶硅半導體層的雙柵極型薄膜晶體管結(jié)構(gòu)的光敏器件PS，來構(gòu)成光敏器件陣列110，在與該光敏器件110(光敏器件PS)的形成區(qū)域鄰接的周邊區(qū)域，按照如圖21～圖27所示的規(guī)定的電路形狀連接采用了低溫多晶硅半導體層的薄膜晶體管(上述的場效應型晶體管FETp及FETn)，從而柵極驅(qū)動器120A、底部柵極驅(qū)動器130或源極驅(qū)動器140與上述光敏器件陣列110構(gòu)成一體。
此外，在這樣的光敏器件PS及驅(qū)動器電路中，至少具有這樣的結(jié)構(gòu)在構(gòu)成上述驅(qū)動器電路的場效應晶體管FETp及FETn中所使用的多晶硅半導體層，被設(shè)置在光敏器件PS中所使用的非晶硅半導體層的下層側(cè)(襯底SUB側(cè))。
在此，光敏器件(雙柵極型光敏器件)PS和構(gòu)成各驅(qū)動器電路的薄膜晶體管，如上述第3實施方式中所示，可相互不共用電極形成層，而通過各自的制造工序來形成，也可以如第4實施方式所示，通過至少將一部分導電層(例如，底部柵極電極和柵極電極)設(shè)在同一個電極形成層中，在同一制造工序中同時形成。
這樣，在本應用例的圖像處理器件中，適用上述的本發(fā)明的晶體管陣列的元件結(jié)構(gòu)及制造方法，可在單一的絕緣性襯底SUB上，一體形成構(gòu)成光敏器件陣列110的光敏器件(雙柵極型光敏器件)PS、和構(gòu)成各驅(qū)動器電路的場效應晶體管。
因此，即使在將本應用例的圖像處理器件適用于在光敏器件陣列上的檢測面上直接載置被攝體的指紋讀取裝置等的情況下，光敏器件陣列及其周邊的驅(qū)動器電路的最上表面也大體上形成平坦，因此，可將被攝體緊貼到檢測面上，來良好地讀取和識別該圖像，并且，可將周邊電路靠近光敏器件陣列并一體設(shè)置。由此，可使裝置規(guī)模小型化，可實現(xiàn)可良好地讀取被攝體圖像的圖像處理器件。
再有，根據(jù)本實施方式的元件結(jié)構(gòu)及制造方法，至少將形成各驅(qū)動器電路的場效應晶體管FETp、FETn中所使用的低溫多晶硅半導體層，設(shè)置在構(gòu)成光敏器件PS的非晶硅半導體層的下層，并且，在上述的各實施方式中所示的一系列制造工序中，在形成低溫多晶對半導體層的工序之后，采用了形成非晶硅半導體層的工序，因此，能夠良好地保持場效應晶體管FETp、FETn和場效應晶體管FETx的各元件特性。
此外，在適用第4實施方式中示出的元件結(jié)構(gòu)的情況下，至少將構(gòu)成各驅(qū)動器電路的場效應晶體管FETp、FETn和光敏器件PS的一部分導電層(柵電極和底部柵電極)，設(shè)置在同一電極形成層(共用的層)中，因此，能夠在同一工序中同時形成這些導電層，能夠縮短制造工序、并能夠削減制造成本。
接著，參照
適用該第1應用例的圖像處理器件的驅(qū)動控制方法。
這樣的圖像處理器件的驅(qū)動控制方法中，基本上采用圖19中示出的驅(qū)動控制方法，對各行的光敏器件PS組，按照規(guī)定的定時依次執(zhí)行由復位動作→電荷儲存動作及預充電動作→讀出動作構(gòu)成的處理循環(huán)，并對各行重復執(zhí)行這些一系列動作處理，從而可將一幅畫面的圖像數(shù)據(jù)(被攝體的二維圖像，例如指紋圖形)以亮度數(shù)據(jù)讀取。
在此，如圖19的時序圖所示，由頂部柵極驅(qū)動器120A生成并輸出的復位脈沖φTi、從源極驅(qū)動器140輸出的預充電脈沖φpg及由底部柵極驅(qū)動器130生成并輸出的讀出脈沖φBi的各電壓電平，例如被設(shè)定為具有如下的電壓范圍。復位脈沖電壓Vtg＝+15V～-15V、預充電電壓Vpg＝0V～+5V、讀出脈沖電壓Vbg＝0V～+10V。即，在具有圖8所示的雙柵極型薄膜晶體管結(jié)構(gòu)的光敏器件PS中，在頂部柵電極TGx和半導體層51之間，形成由氮化硅膜等構(gòu)成的阻塞層54，因此，為了掃出儲存于半導體層51中的載流子并對光敏器件PS進行初始化(復位)，必須向頂部柵電極TGx施加電壓振幅較大(例如，由高電平端+15V、低電平端-15構(gòu)成的30V的電壓振幅)的復位脈沖φTi。因此，必須需要使用高耐壓的驅(qū)動器或高耐壓的驅(qū)動電源等措施。
在本應用例的圖像處理器件中，如上所述，構(gòu)成在頂部柵極驅(qū)動器120A、底部柵極驅(qū)動器130及源極驅(qū)動器140A、140B中使用的各電路單元(模擬開關(guān)、邏輯電路)的場效應型晶體管，都由采用了由低溫多晶硅構(gòu)成的半導體層的薄膜晶體管(下面，記做“低溫多晶硅薄膜晶體管”)形成，這些驅(qū)動器在形成有光敏器件陣列110的絕緣性襯底上一體形成。
在此，眾所周知，低溫多晶硅薄膜晶體管中導通電流較大、電子遷移率較大，因此，能夠?qū)崿F(xiàn)具有較好的動作速度的驅(qū)動器，但是由于絕緣耐壓較低，所以在具有如上所述的數(shù)十V的電壓振幅的情況下，復位脈沖φTi不能承受該電壓，而有可能導致元件破壞。
在此，本實施方式中，通過采用如下的驅(qū)動控制方法，即使在采用了低溫多晶硅薄膜晶體管的驅(qū)動器的情況下，也可以不導致元件的耐壓破壞等，而以較好的動作速度執(zhí)行圖像讀取動作。
圖31是示出可適用于本應用例的圖像處理器件的驅(qū)動控制方法的一列的時序圖。
在此，作為圖像處理器件(光敏器件陣列)的驅(qū)動控制方法，與上述的對每行重復執(zhí)行由復位動作→電荷儲存動作→預充電動作→讀出動作構(gòu)成的一系列的動作處理的方式不同，首先對各行依次進行復位動作，之后，對經(jīng)過了電荷儲存區(qū)間的行的光敏器件PS進行預充電動作之后，執(zhí)行讀出動作，下面進行說明。
如圖31所示，可適用于本實施方式的圖像處理器件的驅(qū)動控制方法，首先，由頂部柵極驅(qū)動器120A向各行的頂部柵極線111依次施加掃描信號(復位脈沖)φT1、φT2、…φTn，并配合(同步)該掃描信號φT1、φT2、…φTn的施加期間，由底部柵極驅(qū)動器130向該行的底部柵極線112依次施加掃描信號(復位脈沖)φB1、φB2、…φBn，執(zhí)行復位動作(復位期間Trst)，并對各行的光敏器件PS組進行初始化(第1步驟)。即，對同一行的光敏器件PS的頂部柵極端子TG及底部柵極端子BG，同時施加規(guī)定的掃描信號φTi、φBi。
在此，將掃描信號φT1、φT2、…φTn設(shè)定為例如高電平側(cè)的信號電平Vtgh為0V、低電平側(cè)的信號電平Vtg1為-15V。此外，將掃描信號φB1、φB2、…φBn設(shè)定為例如高電平側(cè)的信號電平Vtgh為+10V、低電平側(cè)的信號電平Vtg1為0V。
這樣，在上述的復位期間Trst中，向光敏器件PS同步地施加高電平(0V)的掃描信號φT1、φT2、…φTn、和高電平的掃描信號φB1、φB2、…φBn，由此，通過在光敏器件PS的半導體層11、51上引起的電位差，起到同通常的載流子的掃除動作(即，圖19所示的復位動作)同等的作用，并實現(xiàn)復位動作。
接著，通過依次同步降低掃描信號φT1、φT2、…φTn、和掃描信號φB1、φB2、…φBn，來結(jié)束復位期間Trst，由此，對每一行開始電荷儲存期間Ta，并對應于從光敏器件PS的頂部柵電極TGx側(cè)入射的光量，在半導體層(溝道區(qū))11、51中產(chǎn)生并儲存載流子(空穴)。在此，如圖15所示，通過由源極驅(qū)動器140(預充電電路單元145)與電荷儲存期間Ta并行地、依次施加預充電脈沖φpg，開始預充電期間Tprch，并向源極線113施加預充電電壓Vpg，進行在光敏器件PS的源電極上保持規(guī)定電壓的預充電動作(第2步驟)。在此，預充電電壓Vpg例如被設(shè)定為高電平側(cè)的信號電平Vtgh為+5V、低電平側(cè)的信號電平Vtg1為0V。
之后，對電荷儲存期間Ta及預充電期間Tprch結(jié)束了的光敏器件PS，由底部柵極驅(qū)動器130對每一行依次施加掃描信號(讀出脈沖)φB1、φB2、…φBn，開始讀出期間Tread(第3步驟)，并通過源極線113，讀取與在電荷儲存期間Ta儲存于各光敏器件PS的半導體層11、51中的載流子(空穴)對應的源極線電壓VD(數(shù)據(jù)電壓Vrd)的變化(第4步驟)。在此，掃描信號(讀出脈沖)φB1、φB2、…φBn與在上述復位動作中施加的掃描信號(復位脈沖)相同，例如被設(shè)定為高電平側(cè)的信號電平Vtgh為+10V、低電平側(cè)的信號電平Vtg1為0V。
再有，對應于被攝體的明暗圖形的亮度數(shù)據(jù)(明暗信息)的檢測方法與上述的基本驅(qū)動控制方法(參照圖19)同樣，例如通過檢測出各源極線電壓VD(數(shù)據(jù)電壓Vrd)的讀出期間Tread經(jīng)過后的電壓值，將入射到光敏器件PS的光量換算為亮度數(shù)據(jù)(即，讀取數(shù)據(jù)信號Vdata)。
這樣，根據(jù)可適用于本實施方式的圖像處理器件的驅(qū)動控制方法，在復位期間Trst內(nèi)，由同步地施加到頂部柵極端子TG及底部柵極端子BG的脈沖電壓(掃描信號φTi及掃描信號φBi，尤其是掃描信號φBi的正偏壓)，在光敏器件PS的半導體層11、51產(chǎn)生規(guī)定的電位差，能夠?qū)崿F(xiàn)同上述基本驅(qū)動控制方法(參照圖19)的復位動作中的載流子掃出動作相同的作用。
因此，降低施加到頂部柵極端子TG的脈沖電壓(復位脈沖電壓Vtg)的信號電平(例如，+15V→0V)，使電壓振幅較上述的基本驅(qū)動控制方法(參照圖19)縮小(例如30V→15V)，同時能夠?qū)崿F(xiàn)良好的復位動作，因此，即使在采用低溫多晶硅薄膜晶體管等絕緣耐壓較低的功能元件構(gòu)成光敏器件陣列110的周邊電路(尤其是頂部柵極驅(qū)動器120A)的情況下，也不會導致元件的耐壓破壞等，能夠執(zhí)行動作速度良好的圖像讀取動作。此外，能夠使驅(qū)動器的驅(qū)動電源低電壓化。
由此，能夠?qū)?gòu)成圖像處理器件的光敏器件陣列及周邊電路(各驅(qū)動器)一體地形成在單一的絕緣性襯底上，并且能夠省略防止耐壓破壞的保護電路等，因此，即使是在指紋讀取裝置等被攝體直接載置到光敏器件陣列上的檢測面上的情況下，也能夠使該檢測面(光敏器件陣列)及其周邊電路平坦，能夠防止現(xiàn)有技術(shù)中驅(qū)動器芯片等突出，并能良好地讀取和識別被攝體圖像，并且，由于能夠?qū)⒅苓呺娐房拷饷羝骷嚵卸惑w設(shè)置，所以能夠使圖像處理器件的電路結(jié)構(gòu)或布線連接結(jié)構(gòu)簡化，可謀求小型化和產(chǎn)品成本的削減。
此外，由于在單一的絕緣性襯底上一體地形成光敏器件陣列及周邊電路，所以不需要另外準備與光敏器件陣列的規(guī)格對應的專用驅(qū)動器芯片，能夠減少部件數(shù)量和制造工序，并能夠高精度且容易地進行圖像處理器件的功能檢測。此外，由于高電壓脈沖不直接施加到光敏器件上，所以，能夠構(gòu)抑制光敏器件的元件特性的劣化或布線間的絕緣不良的產(chǎn)生，能夠提供可靠性更高的圖像處理器件。
再有，本實施方式中，在復位期間，與施加到底部柵極端子上的掃描信號同步地、向頂部柵極端子施加了掃描信號，但是，本發(fā)明并不限于此，若在復位期間內(nèi)的、向頂部柵極端子施加了掃描信號的期間內(nèi)，向底部柵極端子施加掃描信號(偏壓)，則能夠獲得同樣的復位動作。此時，與施加到頂部柵極端子的掃描信號的脈寬比較，施加到底部柵極端子上的掃描信號的脈寬越窄，施加到上述頂部柵極端子上的掃描信號的電壓振幅的降低效果就越低，所以，施加到頂部柵極端子和底部柵極端子上的掃描信號的脈寬最好相等。
<第2應用例>
下面，參照附圖具體說明本發(fā)明晶體管陣列的第2應用例。
圖32是將本發(fā)明的晶體管陣列適用于圖像處理器件的情況下的第2例的概略整體結(jié)構(gòu)圖。
在此，在與上述的第1應用例相同的結(jié)構(gòu)上，標注同一或同等的標記，并簡化或省略其說明。
在上述的第1應用例中，說明了在將具有雙柵極型薄膜晶體管結(jié)構(gòu)的光敏器件二維排列的光敏器件陣列周邊區(qū)域所形成的驅(qū)動器電路(頂部柵極驅(qū)動器、底部柵極驅(qū)動器、源極驅(qū)動器)，由低溫多晶硅晶體管構(gòu)成，而且，對適用于具有該結(jié)構(gòu)的圖像處理器件的特有的驅(qū)動控制方法進行了說明。在第2應用例中，在光敏器件陣列的周邊區(qū)域形成的頂部柵極驅(qū)動器至少具有輸出單元(后述的電平移位)，該輸出單元用場效應型晶體管(非晶硅薄膜晶體管)來構(gòu)成，該場效應型晶體管采用了由非晶硅構(gòu)成的半導體層。因此，在本應用例的圖像處理器件中，可直接采用上述的基本的驅(qū)動控制方法(參照圖19)來進行圖像讀取動作。
即，如圖32所示，本應用例的圖像處理器件100B包括具有同上述的第1應用例同樣結(jié)構(gòu)(參照圖18)的光敏器件陣列110；底部柵極驅(qū)動器(第2掃描驅(qū)動單元)130；源級驅(qū)動器(信號驅(qū)動單元)140；系統(tǒng)控制器150；以及頂部柵極驅(qū)動器(第1掃描驅(qū)動電路)120B，其具有由非晶硅薄膜晶體管構(gòu)成的電平移位電路單元123，電平移位電路單元123與頂部柵極限111直接連接。
此外，在本應用例中，與第1應用例同樣，在單一的玻璃襯底等絕緣性襯底SUB的一面?zhèn)?，一體形成了上述光敏器件陣列110及頂部柵極驅(qū)動器120B、底部柵極驅(qū)動器130、源極驅(qū)動器140，所述元件的結(jié)構(gòu)與上述的實施方式相同。
即，排列在光敏器件陣列110上的光敏器件PS具有采用了非晶硅半導體層的雙柵極型薄膜晶體管結(jié)構(gòu)，另一方面，底部柵極驅(qū)動器130、源極驅(qū)動器140的各驅(qū)動電路由低溫多晶硅薄膜晶體管構(gòu)成，再有，頂部柵極驅(qū)動器120B至少具有由非晶硅薄膜晶體管構(gòu)成的電平移位電路單元123。再有，頂部柵極驅(qū)動器120B的除電平移位電路單元123之外的電路單元，可以是由低溫多晶硅薄膜晶體管構(gòu)成的，或者，也可以包含低溫多晶硅薄膜晶體管和非晶硅薄膜晶體管來構(gòu)成。
下面，具體說明作為本應用例特有結(jié)構(gòu)的頂部柵極驅(qū)動器。
圖33是示出可適用于本適用例的圖像處理器件的頂部柵極驅(qū)動器的一結(jié)構(gòu)例的概略框圖。
圖34是示出可適用于本結(jié)構(gòu)例的頂部柵極驅(qū)動器的輸出緩沖單元和電平移位電路單元的一例的電路結(jié)構(gòu)圖。
在此，對于同上述第1應用例相同的結(jié)構(gòu)上，標注相同的標記來簡化或省略其說明。
如圖33所示，頂部柵極驅(qū)動器120B包括具有與上述第1應用例相同的電路結(jié)構(gòu)(參照圖22)的移位寄存器電路單元121；作為前級的放大單元的輸出緩沖單元(輸出電路單元)122，將從該移位寄存器電路單元121依次輸出的移位信號(邏輯信號；定時信號)放大為規(guī)定的信號電平；作為后級的放大單元的移位寄存器電路單元123，將從該輸出緩沖單元122輸出的放大信號變換(信號放大、電平移位)為具有規(guī)定的電壓振幅的信號，并作為掃描信號(復位脈沖)φT1、φT2、…φTn施加到各頂部柵極線111。
在此，移位寄存器電路單元121具有與第1應用例相同的電路結(jié)構(gòu)，所以省略其說明。此外，如圖34所示，輸出緩沖單元122(122j)具有對應于各行的頂部柵極線111，對從上述移位寄存器電路單元121輸出的邏輯信號(移位信號)Souti進行非反轉(zhuǎn)處理的倒相器組INV21、INV22；以及，對該邏輯信號Souti進行反轉(zhuǎn)處理的倒相器組INV21～INV23。輸出緩沖單元122(122j)在被供給低電平的邏輯信號Souti的定時，生成作為該邏輯信號Souti的非反轉(zhuǎn)信號的放大信號、和作為邏輯信號Souti的反轉(zhuǎn)信號的放大信號AMSb，并輸出到電平移位電路單元123。
此外，如圖34所示，電平移位電路單元123(123i)包括n溝道型場效應晶體管(薄膜晶體管)Tr31，對應于各行的頂部柵極線(掃描線)111，在高電位電壓(第1電源電壓)Vapd與接點N31之間連接電流通路(源極-漏極端子)，在控制端子(柵極端子)上施加成為邏輯信號Souti的非反轉(zhuǎn)信號的放大信號AMS(第2輸入信號)；n溝道型場效應晶體管(薄膜晶體管)Tr32，在接點N31和低電位電壓(第2電源電壓)Vaps之間連接電流通路，在控制端子上施加成為邏輯信號Souti的反轉(zhuǎn)信號的放大信號AMSb(第1輸入信號)；n溝道型場效應晶體管Tr35，在施加放大信號AMSb的接點(場效應晶體管Tr32的控制端子)和接點N32之間連接電流通路，在控制端子上施加高電位電壓Vapd；n溝道型場效應晶體管Tr33，在高電位電壓Vapd和接點N33(輸出接點)之間連接電流通路，控制端子與接點N32連接；n溝道型場效應晶體管Tr34，在接點N33和低電位電壓Vaps之間連接電流通路，控制端子與接點N31連接。在此，在接點N32和接點N33之間，在場效應晶體管Tr33的柵極-源極之間形成有未圖示的寄生電容(電容元件)。
即，在本實施方式的電平移位電路單元123i中，場效應晶體管Tr31及Tr32串聯(lián)連接在高電位電壓Vapd和低電位電壓Vaps之間，構(gòu)成輸入級的倒相電路，并且，放大信號AMS從輸出緩沖單元122i施加到場效應晶體管Tr31，此外，在場效應晶體管Tr32上同時施加成為放大信號AMS的反轉(zhuǎn)信號的放大信號AMSb；場效應晶體管Tr33及Tr34串聯(lián)連接在高電位電壓Vapd和低電位電壓Vaps之間，構(gòu)成輸出級的倒相電路，并且，同時在場效應晶體管Tr33上施加接點N32的電位、在場效應晶體管Tr34上施加接點31的電位(輸入級的倒相電路的輸出電位，即成為放大信號AMSb的反轉(zhuǎn)信號的第3輸入信號；如后所述，與接點N32的電位大致反相)。
在此，各場效應晶體管Tr31～Tr35都是非晶硅薄膜晶體管。
接著，對具有上述電路結(jié)構(gòu)的頂部柵極驅(qū)動器的電平移位電路單元的動作進行說明。
圖35是示出本結(jié)構(gòu)例的電平移位電路單元的各端子和接點上的信號電壓變化的模擬結(jié)果。
在此，在上述的頂部柵極驅(qū)動器120B中，至少作為供給電平移位電路單元123的電源電壓，設(shè)定為高電壓Vapd是+15V、低電位電壓Vaps是-18V，用上述電平移位電路單元123(123i)，將從輸出緩沖單元122(122i)輸入的、具有0～15V的電壓振幅(第1電壓振幅)的放大信號AMS、AMSb，變換為具有-15～+15V的電壓振幅(第2電壓振幅)的信號，并作為掃描信號(復位脈沖)φTi施加到第i行的頂部柵極線111。
首先，如圖33、圖34所示的頂部柵極驅(qū)動器120B中，當?shù)碗娖降倪壿嬓盘朣outi作為移位信號從移位寄存器電路單元121供給到輸出緩沖單元122i時，向電平移位電路單元123i的輸入級的倒相器電路輸入低電平(＝0)的放大信號AMS及高電平(＝+15V)的放大信號AMSb，從而場效應晶體管Tr32進行導通動作，且場效應晶體管Tr31進行截止動作。由此，如圖35所示，接點N31的電位Vn31比低電壓電位Vaps(＝-18V)高出對應于場效應晶體管Tr32的導通阻抗的量，被設(shè)定為具有充分低的信號電壓(大致為-13V)的低電平。
另一方面，當從移位寄存器電路單元121作為移位信號供給高電平的邏輯信號Souti時，高電平的(＝+15V)的放大信號AMS及低電平(＝0V)的放大信號AMSb輸入到電平移位電路單元123i的輸入級的倒相器電路，場效應晶體管Tr31進行導通動作，并且，場效應晶體管T32進行截止動作。由此，接點N31的電位Vn31被設(shè)定為比高電位電壓Vapd(＝+15V)低出與場效應晶體管T31的導通阻抗對應的量的高電位。在此，適用于場效應晶體管的非晶硅薄膜晶體管的電路特性中，與高電位電壓Vapd側(cè)連接的場效應晶體管Tr31的導通阻抗較大，不易設(shè)定成較小，因此，接點N31的電位Vn31雖然是高電平，但是如圖35所示，只能獲得大概+3～+4V程度的極低的電壓。
接著，在輸出級的倒相器電路中，當上述輸入級的倒相器電路的輸出電壓(接點N31的電位Vn31)為高電平(大概為+3～+4V)時，場效應晶體管Tr34進行導通動作，接點N33(頂部柵極線111)的電位被設(shè)定為比低電位電壓Vaps(＝-18V)高出對應于場效應晶體管Tr34的導通阻抗的量的高電壓——即所希望的信號電平(作為所希望的電壓振幅-15～+15V的下限側(cè)的電壓的-15V低電平)。
在此，在輸出級的倒相器電路中，通過因高電位電壓Vapd(＝+15V)而始終處于導通狀態(tài)的場效應晶體管Tr35，在場效應晶體管Tr33的柵極端子(接點N32)上施加放大信號AMSb，因此，在接點N31的電位Vn31成為高電平的定時(放大信號AMSb成為低電平的定時)，如圖35所示，接點N32的電位Vn32被設(shè)定為大致0V的低電平。由此，在接點N32和N33之間產(chǎn)生的電位差，在場效應晶體管Tr33的柵極-源極間的寄生電容中作為電壓成分而被保持。再有，保持在寄生電容中的電荷因場效應晶體管Tr35的導通阻抗而不易移動，所以，能夠良好地保持對應于上述電位差的電壓成分。
另一方面，在上述輸入級的倒相器電路的輸出電壓(接點N31的電位Vn31)為低電平(大概為-13V)時，場效應晶體管Tr34進行截止動作，并通過對場效應晶體管Tr33的柵極端子(接點N32)施加高電平(+15V)的放大信號AMSb，場效應晶體管Tr33進行導通動作，接點N33(頂部柵極線111)上被施加如下的電壓該電壓比高電位電壓Vapd(＝+15V)低出與場效應晶體管Tr33的導通阻抗對應的電壓。
在此，在場效應晶體管Tr33的柵極端子(接點N32)上，隨著接點N33的電位的上升，如圖35所示，生成了在該接點N33的電位上加上相當于保持在上述寄生電容上的電壓成分的電壓差的電壓(大概為25～27V)(自舉(bootstrap)現(xiàn)象)，場效應晶體管Tr33在大概飽和狀態(tài)下進行導通動作，所以，接點N33(頂部柵極線111)的電位能夠獲得與高電位電壓Vapd(＝+15V)大致近似的、充分高的信號電平(即，近似所希望的電壓振幅-15～+15的上限電壓的+13～+14V)。
這樣，在適用于本結(jié)構(gòu)例的頂部柵極驅(qū)動器120B中所適用的電平移位電路單元123中，構(gòu)成第2級的倒相器電路，將施加到輸出級的倒相器電路上的一方的信號電平(高電平)用自舉電路單元(場效應晶體管Tr35、場效應晶體管Tr33的柵極-源極間形成的寄生電容)進行升壓，由此，即使在從輸入級的倒相器電路輸出的高電平側(cè)的信號電平低的情況下，也可以使從輸出級的倒相器電路輸出的高電平側(cè)的信號電平充分高。
再有，在本結(jié)構(gòu)例中，說明了如下情況作為設(shè)置在頂部柵極驅(qū)動器120B上的電平移位電路單元123的自舉電路單元的結(jié)構(gòu)，采用了在場效應晶體管Tr33的柵極-源極間形成的寄生電容(參照圖3、4)。但是本發(fā)明并不限于此，在上述柵極-源極之間(接點N32和接點N33之間)除連接了上述寄生電容之外，還連接了任意的電容元件(電容器)。此外，作為電平移位電路單元123，說明了適用n溝道型場效應晶體管的情況，但是本發(fā)明并不限定于此，也可以適用p溝道型場效應晶體管。
接著，參照上述各實施方式中所示出的晶體管陣列，來說明本應用例的圖像處理器件。
對于構(gòu)成如上述的本應用例的圖像處理器件的光敏器件陣列110及各驅(qū)動器電路(頂部柵極驅(qū)動器120、底部柵極驅(qū)動器130、源極驅(qū)動器140)，例如可良好地適用上述的第5實施方式或第6實施方式中示出的元件結(jié)構(gòu)及制造方法。
即，與上述第1應用例同樣，在單一的絕緣襯底SUB的一面?zhèn)?，在該襯底SUB的大致中央?yún)^(qū)域，矩陣狀地排列了多個具有采用了非晶硅半導體層的雙柵極型薄膜晶體管結(jié)構(gòu)的光敏器件PS，來構(gòu)成了光敏器件陣列110，在與該光敏器件陣列110(光敏器件PS)鄰接的周邊區(qū)域，將采用了低溫多晶硅半導體層的薄膜晶體管(上述的場效應晶體管FETp及FETn)，按照圖21～圖29中示出的規(guī)定的電路形狀進行連接，來構(gòu)成了底部柵極驅(qū)動器130或源極驅(qū)動器140。
此外，在本應用例中，特別在與上述光敏器件陣列110鄰接的周邊區(qū)域，按照圖33、圖34所示的規(guī)定的電路形狀連接采用了非晶硅半導體層的薄膜晶體管(上述的場效應晶體管FETx)，來構(gòu)成頂部柵極驅(qū)動器120B的電平移位電路單元123，進一步，在與該電平移位電路單元123鄰接的區(qū)域，按照圖22、圖33、圖34所示的規(guī)定的電路形狀連接采用了低溫多晶硅半導體層的薄膜晶體管(上述的場效應晶體管FETp及FETn)，來構(gòu)成頂部柵極驅(qū)動器120B的移位寄存器電路單元121及輸出緩沖單元122。此外，這些光敏器件陣列110及各驅(qū)動器電路在上述襯底上一體形成。
此外，在這樣的光敏器件PS及驅(qū)動器電路中，至少構(gòu)成上述驅(qū)動電路(除頂部柵極驅(qū)動器120B的電平移位電路單元123之外)的場效應晶體FETp及FETn中所使用的多晶硅半導體層，被形成在非晶硅半導體層的下層側(cè)(襯底SUB側(cè))，該非晶硅半導體層用于光敏器件PS及頂部柵極驅(qū)動器120B的電平移位電路單元123。
在此，光敏器件PS及頂部柵極驅(qū)動器120B的電平移位電路單元123、和構(gòu)成各驅(qū)動器電路(除了頂部柵極驅(qū)動器120B的電平移位電路單元123)的薄膜晶體管，可以如第5實施方式中所示，不相互共用半導體層，而通過獨立的制造工序形成，也可以如第6實施方式所示，至少將一部分導電層(例如，在光敏器件PS的底部柵電極BGx及電平移位電路單元123中使用的場效應晶體管FETx的柵電極Gx、和在除了電平移位電路單元123的各驅(qū)動電路中所適用的場效應晶體管FETp、FETn的柵電極Gp、Gn)設(shè)在同一導體層中，在同一制造工序中同時形成。
這樣，在本應用例的圖像處理器件中，通過應用上述的本發(fā)明的晶體管陣列的元件結(jié)構(gòu)及制造方法，與第1應用例同樣，良好地維持光敏器件陣列及驅(qū)動器電路的動作特性，并能夠良好地讀取被攝體圖像，并且能夠?qū)崿F(xiàn)可謀求裝置規(guī)模小型化、部件數(shù)量和制造成本削減的圖像處理器件。
此外，頂部柵極驅(qū)動器120B的輸出單元，至少具有電平移位電路單元123，該電平移位電路單元123由采用了非晶硅半導體層的場效應晶體管(非晶硅薄膜晶體管)來構(gòu)成，由此，在由采用了多晶硅半導體層的場效應晶體管(多晶硅薄膜晶體管)構(gòu)成的移位寄存器電路單元121或輸出緩沖單元122中，多晶硅薄膜晶體管的導通電流較大，電子遷移率較大，由此能夠較迅速地執(zhí)行信號生成動作。另一方面，在輸出單元的電平移位電路單元123中，采用了具有較高耐壓特性的非晶硅薄膜晶體管，因此，能夠良好地生成具有較大電壓振幅的掃描信號(具有上述的數(shù)十V電壓振幅的復位脈沖φTi)。由此，作為頂部柵極驅(qū)動器120B整體實現(xiàn)適當?shù)膭幼魉俣?，同時在不產(chǎn)生元件破壞的情況下，良好地生成具有適當?shù)碾妷悍秶膾呙栊盘?，并施加到頂部柵極線111，因此，能夠不經(jīng)變更而直接采用上述的基本驅(qū)動控制方法(參照圖19)，能夠提供動作特性良好、可靠性高的圖像處理器件。
如上所述，在上述的各應用例中，具備將采用了非晶硅半導體層的雙柵極性光敏器件二維排列的光敏器件陣列、僅由采用了低溫多晶硅半導體層的場效應晶體管構(gòu)成的驅(qū)動器電路、或僅將輸出單元用采用了非晶硅半導體層的場效應晶體管構(gòu)成的驅(qū)動器電路，且將這些在單一的襯底上一體形成。本發(fā)明的晶體管陣列并不限于適用于這樣的圖像處理器件。
總之，若具有上述各實施方式中示出的非晶硅半導體層和低溫多晶硅半導體層混合的元件結(jié)構(gòu)，在單一的襯底上一體地形成象素陣列(也可以是特定的負載)和驅(qū)動器電路，其中，象素陣列是排列了采用非晶硅半導體層的象素而成，驅(qū)動電路對該象素陣列生成并輸出(施加)規(guī)定的驅(qū)動信號，則能夠良好地應用本發(fā)明。例如，可在這樣一種公知的圖像顯示器件(圖像處理裝置)中適用本發(fā)明的晶體管陣列，所述的圖像顯示器件具備將包含液晶電容或有機EL元件等發(fā)光元件的公知的顯示象素(具體來說，由液晶電容和象素晶體管構(gòu)成的液晶象素、或有機EL元件和象素驅(qū)動電路構(gòu)成的顯示象素等)進行二維排列的象素陣列；驅(qū)動器電路(掃描驅(qū)動器或數(shù)據(jù)驅(qū)動器、電源驅(qū)動器等)，設(shè)定該象素陣列的各顯示象素，并對該顯示象素供給規(guī)定的灰度信號，來控制成顯示出所希望的圖像信息。
權(quán)利要求
1.一種晶體管陣列，在單一的絕緣性襯底上設(shè)置了多個晶體管，其特征在于，至少具有多個多晶硅薄膜晶體管，形成在上述襯底上，利用由多晶硅構(gòu)成的第1半導體層形成；以及，多個具有非晶硅薄膜晶體管結(jié)構(gòu)的功能元件，形成在上述襯底上，利用由非晶硅構(gòu)成的第2半導體層形成；上述第2半導體層以上述襯底為基準，形成在上述第1半導體層的上層側(cè)。
2.根據(jù)權(quán)利要求1所述的晶體管陣列，其特征在于，上述多晶硅薄膜晶體管及上述功能元件分別具有由導電體層構(gòu)成的多個電極層；上述功能元件的至少任何一個上述電極層，與上述多晶硅薄膜晶體管的任何一個上述電極層形成在同一層中。
3.根據(jù)權(quán)利要求1所述的晶體管陣列，其特征在于，上述晶體管陣列至少具有由多個導電體層構(gòu)成的多個層間連接布線，該多個層間連接布線具有至少一個共用的導電體層，所述層間連接布線用于將上述多個多晶硅薄膜晶體管相互之間、上述多個功能元件相互之間、以及上述多個多晶硅薄膜晶體管和上述多個功能元件相互之間連接起來。
4.根據(jù)權(quán)利要求1所述的晶體管陣列，其特征在于，具有象素陣列，在上述襯底上的規(guī)定區(qū)域二維排列著由上述功能元件構(gòu)成的多個象素；驅(qū)動器電路，形成在與上述象素陣列鄰接的周邊區(qū)域，至少具有上述多晶硅薄膜晶體管而形成，使上述各象素動作。
5.根據(jù)權(quán)利要求4所述的晶體管陣列，其特征在于，上述驅(qū)動器電路至少具有輸出電路單元，該輸出電路單元生成具有規(guī)定的信號電平的驅(qū)動控制信號，并向上述象素輸出；上述輸出電路單元僅包括上述非晶硅薄膜晶體管。
6.根據(jù)權(quán)利要求4所述的晶體管陣列，其特征在于，上述驅(qū)動器電路至少具有輸出電路單元，該輸出電路單元生成具有規(guī)定的信號電平的驅(qū)動控制信號，并向?qū)ι鲜鱿笏剌敵?；上述輸出電路單元至少包括輸入級的倒相器電路，分別輸入具有第1電壓振幅的第1輸入信號、及成為上述第1輸入信號的反轉(zhuǎn)信號的第2輸入信號，生成成為上述第1輸入信號的反轉(zhuǎn)信號的第3輸入信號；輸出級的倒相器電路，分別輸入基于上述第1輸入信號的信號電壓、及上述第3輸入信號，生成具有第2電壓振幅的輸出信號，該第2電壓振幅比上述第1電壓振幅大；以及自舉電路單元，將上述第1輸入信號及上述輸出信號的電位差作為電壓成分保持，并使輸入到上述輸出級的倒相器電路中的上述信號電壓升壓；至少上述輸入級的倒相器電路、上述輸出級的倒相器電路以及上述自舉電路單元，僅包括具有單一的溝道極性的上述非晶硅薄膜晶體管而構(gòu)成。
7.根據(jù)權(quán)利要求4所述的晶體管陣列，其特征在于，上述多個象素的每一個具有雙柵極型薄膜晶體管結(jié)構(gòu)的光敏器件，該光敏器件具有夾著由上述第2半導體層構(gòu)成的溝道區(qū)而形成的源電極及漏電極；在上述溝道區(qū)的上方及下方、分別隔著絕緣膜而形成的第1柵電極及第2柵電極；上述驅(qū)動器電路至少具備第1掃描驅(qū)動電路，該第1掃描驅(qū)動電路包括向上述第1柵電極施加對上述光敏器件進行初始化的復位脈沖的輸出電路單元，上述輸出電路單元僅包含上述非晶硅薄膜晶體管。
8.根據(jù)權(quán)利要求7所述的晶體管陣列，其特征在于，上述驅(qū)動器電路還包括向上述第2柵電極施加讀出脈沖的第2掃描驅(qū)動電路，上述第2掃描驅(qū)動電路僅包含上述多晶硅薄膜晶體管而構(gòu)成。
9.一種晶體管陣列，被形成在單一的絕緣性襯底上，其特征在于，至少具有包含多晶硅薄膜晶體管和非晶硅薄膜晶體管而構(gòu)成的驅(qū)動器電路；上述多晶硅薄膜晶體管使用了由多晶硅構(gòu)成的第1半導體層；上述非晶硅薄膜晶體管使用了由非晶硅構(gòu)成的第2半導體層的。
10.根據(jù)權(quán)利要求9所述的晶體管陣列，其特征在于，上述第2半導體層以上述襯底為基準，設(shè)置在上述第1半導體層的上層側(cè)。
11.根據(jù)權(quán)利要求9所述的晶體管陣列，其特征在于，上述多晶硅薄膜晶體管及上述非晶硅薄膜晶體管分別具有由導電體層構(gòu)成的多個電極層；上述非晶硅薄膜晶體管的至少任意一個上述電極層與上述多晶硅薄膜晶體管的任意一個上述電極層設(shè)置在同一層中。
12.根據(jù)權(quán)利要求9所述的晶體管陣列，其特征在于，在上述襯底上還設(shè)有二維排列了多個象素的象素陣列，上述驅(qū)動器電路使上述各象素在所期望的驅(qū)動狀態(tài)下動作。
13.根據(jù)權(quán)利要求12所述的晶體管陣列，其特征在于，上述驅(qū)動器電路至少包括輸出電路單元，該輸出電路單元生成具有規(guī)定的信號電平的驅(qū)動控制信號，并向上述象素輸出；上述輸出電路單元具有生成上述驅(qū)動控制信號的電路部分；該電路部分僅包含上述非晶硅薄膜晶體管而構(gòu)成。
14.根據(jù)權(quán)利要求13所述的晶體管陣列，其特征在于，上述電路部分是電平移位電路。
15.一種晶體管陣列，被形成在單一的絕緣性襯底上，其特征在于，至少具備至少包含電平移位電路的驅(qū)動器電路，該電平移位電路僅包含采用了由非晶硅構(gòu)成的半導體層的、具有單一的溝道極性的非晶硅薄膜晶體管而構(gòu)成，生成具有規(guī)定的信號電平的信號；上述電平移位電路至少包括輸入級的倒相器電路，分別輸入具有第1電壓振幅的第1輸入信號及成為上述第1輸入信號的反轉(zhuǎn)信號的第2輸入信號，生成成為上述第1輸入信號的反轉(zhuǎn)信號的第3輸入信號；輸出級的倒相器電路，分別輸入基于上述第1輸入信號的信號電壓及上述第3輸入信號，生成具有第2電壓振幅的輸出信號，該第2電壓振幅比上述第1電壓振幅大；自舉電路單元，將上述第1輸入信號及上述輸出信號的電位差作為電壓成分保持，并使輸入到上述輸出級的倒相器電路中的上述信號電壓升壓。
16.根據(jù)權(quán)利要求15所述的晶體管陣列，其特征在于，上述輸入級的倒相器電路至少在第1電源電壓及第2電源電壓之間串聯(lián)連接了電流通路，具有使上述第2輸入信號輸入到控制端子的第1開關(guān)元件和使上述第1輸入信號輸入到控制端子的第2開關(guān)元件，將上述第1開關(guān)元件及上述2開關(guān)元件的連接接點的電位作為上述第3輸入信號而輸出；上述輸出級的倒相器電路至少在上述第1電源電壓及上述第2電源電壓之間串聯(lián)連接了電流通路，具有使基于上述第1輸入信號的上述信號電壓輸入到控制端子的第3開關(guān)元件和使上述第3輸入信號輸入到控制端子的第4開關(guān)元件，從上述第3開關(guān)元件及上述第4開關(guān)元件的連接接點將上述輸出信號作為上述掃描信號而輸出；上述自舉電路單元至少包括電容元件和第5開關(guān)元件，該電容元件設(shè)置在上述第3開關(guān)元件的控制端子與上述第3開關(guān)元件及上述第4開關(guān)元件的上述連接接點之間，并保持上述電壓成分；該第5開關(guān)元件與上述第3開關(guān)元件的控制端子連接，阻礙保持在上述電容元件中的電荷的移動。
17.根據(jù)權(quán)利要求15所述的晶體管陣列，其特征在于，上述驅(qū)動器電路具有由多晶硅薄膜晶體管形成的電路部分，該多晶硅薄膜晶體管采用了由多晶硅構(gòu)成的半導體層。
18.一種圖像處理器件，包括二維地排列了多個象素的和驅(qū)動上述各象素的驅(qū)動器電路，其特征在于，至少包含驅(qū)動器電路和象素陣列；上述驅(qū)動器電路至少包含多晶硅薄膜晶體管而構(gòu)成，該多晶硅薄膜晶體管用由多晶硅構(gòu)成的第1半導體層來形成；上述象素陣列中二維地排列著多個象素，上述各象素具有非晶硅薄膜晶體管結(jié)構(gòu)，該非晶硅薄膜晶體管結(jié)構(gòu)采用由非晶硅構(gòu)成的第2半導體層來形成；上述驅(qū)動器電路及上述各象素在單一的絕緣性襯底上一體形成。
19.根據(jù)權(quán)利要求18所述的圖像處理器件，其特征在于，上述第2半導體層以上述襯底為基準，設(shè)置在上述第1半導體層的上層側(cè)。
20.根據(jù)權(quán)利要求18所述的圖像處理器件，其特征在于，上述多晶硅薄膜晶體管及上述象素分別具有由導電體層構(gòu)成的多個電極層；上述象素的至少任意一個上述電極層與上述多晶硅薄膜晶體管的任意一個上述電極層，設(shè)置在同一層中。
21.根據(jù)權(quán)利要求18所述的圖像處理器件，其特征在于，至少具有由多個層間連接布線構(gòu)成的布線連接區(qū)域，該層間連接布線用于將上述多個多晶硅薄膜晶體管和上述多個象素相互連接、且由多個導電體層構(gòu)成，上述多各層間連接布線至少具備一個共用的導電體層。
22.根據(jù)權(quán)利要求18所述的圖像處理器件，其特征在于，上述象素是顯示期望的圖像信息的顯示象素；上述驅(qū)動器電路至少具備掃描驅(qū)動電路，該掃描驅(qū)動電路輸出將排列在上述象素陣列中的任意行的上述象素設(shè)定為選擇狀態(tài)的掃描信號；該掃描驅(qū)動電路至少具有輸出上述掃描信號的電平移位電路；上述電平移位電路僅包含非晶硅薄膜晶體管而構(gòu)成，該非晶硅薄膜晶體管用上述第2半導體層而形成。
23.根據(jù)權(quán)利要求22所述的圖像處理器件，其特征在于，上述電平移位電路至少包括輸入級的倒相器電路，分別輸入具有第1電壓振幅的第1輸入信號和成為上述第1輸入信號的反轉(zhuǎn)信號的第2輸入信號，并生成成為上述第1輸入信號的反轉(zhuǎn)信號的第3輸入信號；輸出級的倒相器電路，分別輸入基于上述第1輸入信號的信號電壓及上述第3輸入信號，并生成具有第2電壓振幅的輸出信號，該第2電壓振幅比上述第1電壓振幅大；自舉電路單元，將上述第1輸入信號及上述輸出信號的電位差作為電壓成分保持，并使輸入到上述輸出級的倒相器電路中的上述信號電壓升壓；上述輸入級的倒相器電路、上述輸出級的倒相器電路及上述自舉電路單元，僅包含至少具有單一的溝道極性的上述非晶硅薄膜晶體管。
24.根據(jù)權(quán)利要求18所述的圖像處理器件，其特征在于，上述各象素包括雙柵極型光敏器件，該光敏器件具有夾著溝道區(qū)而形成的源電極及漏電極，該溝道區(qū)采用由非晶硅構(gòu)成的半導體層形成；第1柵電極及第2柵電極，在上述溝道區(qū)的上方及下方，分別隔著絕緣膜而形成；以及載置上述被攝體的檢測面；上述驅(qū)動器電路至少具備第1掃描驅(qū)動電路，該第1掃描驅(qū)動電路包括向上述第1柵電極施加對上述光敏器件進行初始化的復位脈沖的電平移位電路，上述電平移位電路單元僅包含采用上述第2半導體層而形成的非晶硅薄膜晶體管。
25.根據(jù)權(quán)利要求24所述的圖像處理器件，其特征在于，上述電平移位寄存器至少包括輸入級的倒相器電路，分別輸入具有上述第1電壓振幅的第1輸入信號、及成為上述第1輸入信號的反轉(zhuǎn)信號的第2輸入信號，并生成成為上述第1輸入信號的反轉(zhuǎn)信號的第3輸入信號；輸出級的倒相器電路，分別輸入基于上述第1輸入信號的信號電壓、以及上述第3輸入信號，并生成具有第2電壓振幅的輸出信號，該第2電壓振幅比上述第1電壓振幅大；以及自舉電路單元，將上述第1輸入信號及上述輸出信號的電位差作為電壓成分保持，并使輸入到上述輸出級的倒相器電路中的上述信號電壓升壓；上述輸入級的倒相器電路、上述輸出級的倒相器電路以及上述自舉電路單元，至少僅包含具有單一的溝道極性的上述非晶硅薄膜晶體管而構(gòu)成。
26.根據(jù)權(quán)利要求24所述的圖像處理器件，其特征在于，上述驅(qū)動器電路還包括向上述第2柵電極施加讀出脈沖的第2掃描驅(qū)動電路，上訴第2掃描驅(qū)動電路僅包含上述多晶硅薄膜晶體管而構(gòu)成。
27.一種晶體管陣列的制造方法，該晶體管陣列是在單一的絕緣性襯底上設(shè)置了多個晶體管，其特征在于，至少包括以下工序在上述襯底上形成由多晶硅構(gòu)成的第1半導體層的工序；利用上述第1半導體層來形成多晶硅薄膜晶體管的工序；在上述第1半導體層的上層側(cè)，形成由非晶硅構(gòu)成的第2半導體層的工序；利用上述第2半導體層，來形成具有非晶硅薄膜晶體管結(jié)構(gòu)的功能元件的工序。
28.根據(jù)權(quán)利要求27所述的晶體管陣列的制造方法，其特征在于，包括至少利用上述多晶硅薄膜晶體管、來形成使上述功能元件動作的驅(qū)動器電路的工序。
29.根據(jù)權(quán)利要求27所述的晶體管陣列的制造方法，其特征在于，包括利用上述第2半導體層形成非晶硅薄膜晶體管的工序；形成上述驅(qū)動器電路的工序包括利用上述多晶硅薄膜晶體管及非晶硅薄膜晶體管來形成該驅(qū)動器電路的工序。
30.根據(jù)權(quán)利要求27所述的晶體管陣列的制造方法，其特征在于，形成上述第1半導體層的工序是在第1溫度條件下實施；形成上述第2半導體層的工序是在最高溫度比上述第1溫度條件低的第2溫度條件下實施。
31.根據(jù)權(quán)利要求27所述的晶體管陣列的制造方法，其特征在于，上述形成多晶硅薄膜晶體管的工序及形成上述功能元件的工序，分別包括形成由導電體層構(gòu)成的多個電極層的工序；上述形成多個電極層的工序包括將上述功能元件的至少任意一個電極層和上述多晶硅薄膜晶體管的至少任意一個電極層同時形成的工序。
32.根據(jù)權(quán)利要求31所述的晶體管陣列的制造方法，其特征在于，上述功能元件是采用了上述第2半導體層的非晶硅薄膜晶體管；在同時形成上述電極層的工序中，將上述非晶硅薄晶體管的柵電極與上述多晶硅薄膜晶體管的柵電極同時形成。
33.根據(jù)權(quán)利要求31所述的晶體管陣列的制造方法，其特征在于，上述功能元件具有雙柵極型薄膜晶體管結(jié)構(gòu)，包括夾著由上述第2半導體層構(gòu)成的溝道區(qū)而形成的源電極及漏電極；在上述第2半導體層的上方及下方分別隔著絕緣膜而形成的第1柵電極及第2柵電極；在同時形成上述電極層的工序中，將上述第2柵電極與上述多晶硅薄膜晶體管的柵電極同時形成。
全文摘要
本發(fā)明提供一種晶體管陣列和利用它的圖像處理器件，在單一的絕緣性襯底上設(shè)置了多個晶體管，具有利用由多晶硅構(gòu)成的第1半導體層形成的多個多晶硅薄膜晶體管，形成在上述襯底上；多個具有非晶硅薄膜晶體管結(jié)構(gòu)的功能元件，利用由非晶硅構(gòu)成的第2半導體層形成，上述第2半導體層形成在上述第1半導體層的上層側(cè)。在此，上述多晶硅薄膜晶體管及上述功能元件分別具有由導電體層構(gòu)成的多個電極層，例如，上述功能元件的至少任何一個上述電極層與上述多晶硅薄膜晶體管的任何一個上述電極層設(shè)置在同一層中。
文檔編號H01L21/00GK1649152SQ20051000595
公開日2005年8月3日 申請日期2005年1月31日 優(yōu)先權(quán)日2004年1月29日
發(fā)明者佐佐木和廣, 松本廣, 角忍 申請人:卡西歐計算機株式會社