專利名稱：制造具有t形鰭片的鰭片場(chǎng)效應(yīng)晶體管器件的方法及所制造的器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及場(chǎng)效應(yīng)晶體管(FET)和金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)器件，尤其涉及具有如下溝道的鰭片場(chǎng)效應(yīng)晶體管(FinFET)器件，所述溝道包括在支撐襯底上形成并在同樣形成于支撐襯底上的水平設(shè)置的源區(qū)和漏區(qū)之間延伸的鰭片(fin)。
背景技術(shù)：
過(guò)去的趨勢(shì)是，通過(guò)不斷地縮小FET器件的尺寸來(lái)提高器件速度，而持續(xù)改善這些器件的性能。
然而，常規(guī)FET器件具有單個(gè)柵極，最近，已經(jīng)研制出雙柵極結(jié)構(gòu)，其在FET的體或溝道的兩側(cè)上都形成柵極。雙柵極結(jié)構(gòu)在器件中允許更大的電流和更短的溝道控制，在半導(dǎo)體的表面上要求更小的間隔。
FinFET器件是具有垂直鰭片的雙柵極FET器件，所述垂直鰭片形成FET的溝道，所述雙柵極在鰭片的兩側(cè)上形成，其可以是分離的，也可以互連用作單個(gè)柵極。
Ahmed等人的美國(guó)專利“Double Gate Semiconductor Device HavingSeparate Gates”描述了具有在鰭片的相對(duì)側(cè)上形成的兩個(gè)分立的、獨(dú)立的柵極的FinFET器件。該器件包括絕緣體上硅(SOI)FET器件。在SOI器件中，硅層在包括例如二氧化硅的絕緣體的襯底上。
Hu等人的美國(guó)專利6,413,802“FinFET Transistor Structures Having aDouble Gate Channel Extending Vertically From a Substrate and Methodsof Manufacture”描述了在絕緣層上形成的單鰭片或多鰭片F(xiàn)inFET器件。在絕緣層上形成的垂直溝道鰭片上覆蓋有柵極氧化物層。雙柵極延伸跨過(guò)溝道鰭片。所述器件這樣形成，蝕刻除去SOI結(jié)構(gòu)的部分硅層，形成源漏島和將源/漏島連接起來(lái)的垂直鰭片。雙柵極提供了增強(qiáng)的驅(qū)動(dòng)電流，并有效地抑制了短溝道效應(yīng)。其中示出了在源和漏之間連接多個(gè)平行鰭片，以增加電流電容，雙柵極結(jié)構(gòu)跨過(guò)所有的平行溝道鰭片。
Hu等的專利描述了下文中的FinFET技術(shù)。Huang等的“Sub-50nmFinFET PMOS”IEDM Tech.Dig.，pp75-78(1999年)、Huang等的“Sub-50nm P-Channel FinFET”IEEE Transactions on Electron Devices，VOL，48，No.5，pp.880-886(2001年5月)描述了FinFET器件。
Wong等人的“Self-Aligned(Top and Bottom)Double Gate MOSFETwith a 25nm Thick Silicon Channel”，IEDM97-427-430，16.6.1-16.6.4(1997IEEE)描述了具有在薄硅溝道的上面和下面形成柵極的雙柵極MOSFET。
Leobandung等人的“Wire-channel and wrap-around gatemetal-oxide-semiconductor field-effect transistors with a significantreduction of short channel effects”J.Vac.Sci.Technol.B15(6)，pp.2791-2794(1997年11月/12月)描述了一種MOSFET，其中在形成柵極之前，通過(guò)電子束刻蝕(EBL)構(gòu)圖懸在源和漏之間的布線溝道。然后形成11nm厚的柵極氧化物，之后通過(guò)LPCVD沉積形成柵極。通過(guò)第二EBL步驟和之后的反應(yīng)離子蝕刻(RIE)步驟構(gòu)圖所述柵極。
Nowak的美國(guó)專利6,610,576“Method for Forming Asymmetric DualGate Transistor”描述了尺寸對(duì)稱的雙柵極的對(duì)稱摻雜。
Fried等人的美國(guó)專利6,583,469“Self-Aligned Dog-Bone Structure forFinFET Applications and Methods to Fabricate the Same”描述了具有FinFET溝道和源/漏區(qū)的結(jié)構(gòu)，其中源/漏區(qū)的寬度逐漸減小，以減少柵極和源/漏之間的電容量。
Yu的美國(guó)專利6,475,869“Method of Forming a Double GateTransistor Having an Epitaxial Silicon/Germanium Channel Region”描述了一種FinFET器件，其中由硅構(gòu)成的垂直溝道鰭片與BOX層上形成的SiGe在側(cè)壁上排成一行。該溝道鰭片上覆蓋有氮化硅層。柵極包圍溝道鰭片的三側(cè)。
Clark等人的美國(guó)專利“Strained Fin FETs Structure and Method”描述了一種FinFET結(jié)構(gòu)，其中如下的垂直鰭片產(chǎn)生應(yīng)力以提高載流子的遷移率在絕緣體上形成，其中心部分由SiGe和Si構(gòu)成，末端部分由Si構(gòu)成，從而SiGe在中心部分產(chǎn)生應(yīng)力。

發(fā)明內(nèi)容
根據(jù)本發(fā)明，提供了制造具有組合的水平/垂直鰭片或水平升高的(elevated)鰭片的T形截面鰭片(T-Fin)FET晶體管結(jié)構(gòu)的方法。
根據(jù)本發(fā)明，還提供了一種T-Fin FET晶體管，其由組合的水平/垂直溝道或水平升高的溝道形成。
根據(jù)本發(fā)明，提供了一種制造FET器件的方法，包括以下步驟。在包括絕緣材料的襯底的水平表面上形成包括源區(qū)和漏區(qū)的半導(dǎo)體結(jié)構(gòu)。在襯底的水平表面上形成連接在漏區(qū)和源區(qū)之間的溝道結(jié)構(gòu)，所述溝道結(jié)構(gòu)包括在垂直鰭片上的水平半導(dǎo)體溝道鰭片，平面鰭片和垂直鰭片具有T形截面，垂直鰭片具有基部邊緣和端部邊緣，其中基部邊緣與襯底的水平表面接觸，平面鰭片與垂直鰭片的端部邊緣接觸。在溝道結(jié)構(gòu)的暴露表面上形成柵極絕緣層。然后形成跨過(guò)溝道柵極介質(zhì)和溝道結(jié)構(gòu)的柵極。
優(yōu)選地，溝道結(jié)構(gòu)包括都由半導(dǎo)體材料構(gòu)成的垂直鰭片和平面鰭片；或者溝道結(jié)構(gòu)包括由絕緣材料構(gòu)成的垂直鰭片和由半導(dǎo)體材料構(gòu)成的平面鰭片。
優(yōu)選地，在形成溝道結(jié)構(gòu)之前，在襯底的水平表面上形成犧牲層。形成構(gòu)圖的開(kāi)口，延伸通過(guò)犧牲層向下到達(dá)襯底水平表面，用于成形溝道結(jié)構(gòu)的垂直鰭片。沉積半導(dǎo)體層填充構(gòu)圖的開(kāi)口以形成溝道結(jié)構(gòu)的垂直鰭片，并形成覆蓋犧牲層的覆蓋半導(dǎo)體層。在覆蓋半導(dǎo)體層上形成與溝道結(jié)構(gòu)的垂直鰭片對(duì)齊的溝道掩膜。蝕刻除去覆蓋半導(dǎo)體層的除了溝道掩膜之外的部分，以形成平面鰭片，從而溝道結(jié)構(gòu)包括垂直鰭片和平面鰭片。
優(yōu)選地，垂直鰭片和平面鰭片都由硅構(gòu)成；或者垂直鰭片和平面鰭片都由選自Ge和SiGe的材料構(gòu)成。
優(yōu)選地，所述半導(dǎo)體材料包括硅(Si)，而犧牲層包括硅鍺(SiGe)。優(yōu)選地，所述半導(dǎo)體材料包括選自Ge和SiGe的材料，而犧牲層包括選自硅(Si)和SiC的材料。
優(yōu)選地，在形成溝道結(jié)構(gòu)之前，在襯底的水平表面上形成犧牲層。形成構(gòu)圖的開(kāi)口，延伸通過(guò)犧牲層向下到達(dá)襯底的水平表面，用于成形溝道結(jié)構(gòu)的垂直鰭片。沉積介質(zhì)層填充構(gòu)圖的開(kāi)口以形成溝道結(jié)構(gòu)的垂直鰭片，并形成覆蓋犧牲層的覆蓋半導(dǎo)體層。在覆蓋半導(dǎo)體層上形成與溝道結(jié)構(gòu)的垂直鰭片對(duì)齊的溝道掩膜。蝕刻除去覆蓋半導(dǎo)體層的除了溝道掩膜之外的部分，以形成平面鰭片，從而溝道結(jié)構(gòu)包括垂直介質(zhì)鰭片和平面半導(dǎo)體鰭片。
優(yōu)選地，垂直鰭片由選自二氧化硅和氮化硅的材料構(gòu)成。
根據(jù)本發(fā)明的另一方面，F(xiàn)ET器件包括一種半導(dǎo)體結(jié)構(gòu)，所述半導(dǎo)體結(jié)構(gòu)包括在襯底的水平表面上的源區(qū)和漏區(qū)，所述襯底包括絕緣材料。溝道結(jié)構(gòu)，在襯底的水平表面上，連接在漏區(qū)和源區(qū)之間，所述溝道結(jié)構(gòu)包括在垂直鰭片上的水平半導(dǎo)體溝道鰭片，平面鰭片和垂直鰭片具有T形截面，垂直鰭片具有基部邊緣和端部邊緣，其中基部邊緣與襯底的水平表面接觸，平面鰭片與垂直鰭片的端部邊緣接觸。柵極介質(zhì)層位于溝道結(jié)構(gòu)的暴露表面上。柵極跨過(guò)溝道柵極介質(zhì)和溝道結(jié)構(gòu)。
優(yōu)選地，溝道結(jié)構(gòu)包括都由半導(dǎo)體材料構(gòu)成的垂直鰭片和平面鰭片。優(yōu)選地，溝道結(jié)構(gòu)包括由絕緣材料構(gòu)成的垂直鰭片和由半導(dǎo)體材料構(gòu)成平面鰭片。優(yōu)選地，垂直鰭片和平面鰭片都由硅構(gòu)成；或者垂直鰭片和平面鰭片都由選自Ge和SiGe的材料構(gòu)成。
優(yōu)選地，垂直鰭片由介質(zhì)構(gòu)成，而平面鰭片由選自硅(Si)、鍺(Ge)和SiGe的材料構(gòu)成；或者垂直鰭片由介質(zhì)構(gòu)成，而平面鰭片由硅(Si)構(gòu)成，以及犧牲層由SiGe構(gòu)成。
通過(guò)參考附圖的下面的詳細(xì)描述和所述的權(quán)利要求書(shū)，將使本發(fā)明及其目的和特征更加顯而易見(jiàn)。


下面參考

本發(fā)明的上述和其它方面和優(yōu)點(diǎn)，其中圖1A-1D是現(xiàn)有技術(shù)的垂直溝道FinFET器件的透視圖，其中示出了多種鰭片結(jié)構(gòu)，以圖解單鰭片、平行鰭片和具有各種高度的鰭片的變化；圖1A示出了在具有例如跨過(guò)鰭片的柵極的雙柵極結(jié)構(gòu)的FinFET器件的源和漏島之間的高度為H的單鰭片，雙柵極結(jié)構(gòu)在鰭片和柵極之間獲得寬度為2H的全部邊緣接觸；圖1B是對(duì)圖1A的器件的修改，其中雙柵極結(jié)構(gòu)中包括平行鰭片，所述柵極結(jié)構(gòu)在鰭片和柵極之間獲得寬度為4H的全部邊緣接觸；圖1C是對(duì)圖1A的器件的修改，其中單鰭片的高度減小到2/3H，在鰭片和柵極之間獲得寬度為(4/3)H的全部邊緣接觸；圖1D是對(duì)圖1A的器件的修改，其中單鰭片的高度減小到1/2H，在鰭片和柵極之間獲得寬度為1H的全部邊緣接觸；圖2是沿圖1A中的2A-2A’線截取的剖面圖，示出了現(xiàn)有技術(shù)的具有高度為H的垂直鰭片的雙柵極垂直Fin溝道FET器件；圖3是根據(jù)本發(fā)明第一實(shí)施例的示例同質(zhì)T溝道FinFET器件的部分的剖面圖，該圖沿圖4F和4G(以及4F’和4G’)中的3-3’線截??；圖4A-4G示出了形成根據(jù)本發(fā)明的第一實(shí)施例的雙柵極溝道同質(zhì)T-Fin FET器件的工藝中的主要步驟的透視圖，該FET器件包括如圖3所示的組合T形截面溝道，其通過(guò)在T-Fin FET器件的源島和漏島(二者都是單晶體)之間的垂直硅鰭片上覆蓋平面硅鰭片形成；圖4F’-4G’是示出對(duì)圖4A-4G中的最后制造步驟的可選步驟的透視圖；圖5A示出了一種同質(zhì)T-Fin FET器件的部分的切開(kāi)透視圖，其中三個(gè)垂直鰭片在襯底上的源/漏島之間平行排列，為了便于示出三個(gè)垂直鰭片的排列，除去了圖5B的柵極和T鰭片的三個(gè)相應(yīng)的平面鰭片；圖5B示出了圖5A的同質(zhì)T-Fin FET器件的透視圖，其中完整地設(shè)置了三組平行排列的同質(zhì)T鰭片，并且柵極在適當(dāng)位置跨過(guò)三組T鰭片；
圖5A’-5B’示出了對(duì)圖5A-5B所示的結(jié)構(gòu)的可選替換，其中平面鰭片到達(dá)源/漏島的側(cè)壁，并且由于平面鰭片的厚度使垂直鰭片凹入；圖6A-6I示出了圖5B所示的同質(zhì)T-Fin FET器件的優(yōu)選制造方法的剖面圖；圖7示出了通過(guò)使用標(biāo)準(zhǔn)底切工藝的直接推廣形成的假想T-Fin FET器件，所述工藝具有蝕刻可控性和尺寸控制方面的一些固有問(wèn)題，其中由具有不同深度D1和D2的平面硅鰭片覆蓋BOX層；當(dāng)通過(guò)蝕刻對(duì)BOX層進(jìn)行底切，以在半導(dǎo)體襯底上形成的垂直BOX鰭片上形成包括平面硅鰭片的構(gòu)圖T鰭片時(shí)，平面硅膜用作掩膜；圖8示出了通過(guò)結(jié)合使用SiN/Si/SiGe/BOX疊層進(jìn)行蝕刻底切而形成的異質(zhì)T-Fin FET器件，其形成如圖9B所示的結(jié)構(gòu)，其中底切受到材料變化的限制而并不依賴于蝕刻速度的可控性；圖9A示出了異質(zhì)T-Fin FET器件的部分的切開(kāi)透視圖，其中三個(gè)垂直鰭片由絕緣材料形成并在襯底上的源/漏島之間平行排列，為了便于示出三個(gè)垂直鰭片的排列，除去了柵極和三個(gè)相應(yīng)的平面鰭片；圖9B示出了圖9A中的異質(zhì)T-Fin FET器件的透視圖，其中完全設(shè)置了三組平行排列的T鰭片，并且柵極在適當(dāng)位置跨過(guò)三組異質(zhì)T鰭片；圖9A’-9B’示出了對(duì)在圖9A-9B中示出的結(jié)構(gòu)的可選替換，其中平面鰭片到達(dá)源/漏島的側(cè)壁，并且由于平面鰭片的厚度使垂直鰭片凹入；圖10A-10H示出了圖9B所示的異質(zhì)T-Fin FET器件80的優(yōu)選制造方法的剖面圖。
具體實(shí)施例方式
FinFET器件的器件寬度的量化問(wèn)題圖1A-1D是具有垂直方向的溝道鰭片14A-14D的常規(guī)FinFTE晶體管10的透視圖，其中示出了當(dāng)設(shè)計(jì)具有希望寬度W的垂直方向的溝道鰭片的FinFET器件時(shí)遇到的問(wèn)題。圖1A-1D示出了包括多種垂直鰭片高度H、2/3H以及1/2H的四種情況。其中的問(wèn)題是，F(xiàn)inFET器件的寬度依賴于所述鰭片的高度，但是希望，所述寬度具有更大的靈活性，以獲得匹配將要制造的MOSFET器件的設(shè)計(jì)標(biāo)準(zhǔn)的大范圍的寬度尺寸，而不依賴于所述鰭片的厚度，所述鰭片的厚度由于制造約束不具有很大的靈活性。
在圖1A-1D中，通過(guò)多種寬度的示例示出了FinFET器件的器件寬度的量化問(wèn)題，例如在圖1A中，W＝2H；在圖1B中，W＝4H；在圖1C中，W＝2*2/3H＝4/3H；以及在圖1D中，W＝2*1/2H＝H。
每個(gè)上述寬度與所述鰭片14A-14D的固定厚度有關(guān)。為了滿足上述方程，在所述鰭片頂部的柵極和所述鰭片之間將存在厚的硬掩膜。
在圖1A中，在由如絕緣體或埋層氧化物(BOX)的介質(zhì)材料構(gòu)成的襯底11上制造現(xiàn)有技術(shù)的FinFET器件10。FinFET器件10包括摻雜硅源島22和摻雜硅漏島24，其由具有垂直方向上的截面、很薄的摻雜硅鰭片14A連接。垂直鰭片14A包括溝道和FinFET器件10的延伸。當(dāng)鰭片14A包括FinFET的延伸時(shí)，其在柵極下的部分是FinFET的溝道。薄硅鰭片14A在其相對(duì)的兩端連接到源島22和漏島24上。由摻雜多晶硅形成的雙柵極20跨過(guò)硅鰭片14A，并通過(guò)柵極氧化物薄層(未示出)與硅鰭片14A絕緣。換句話說(shuō)，垂直截面鰭片14A在襯底11上水平延伸，柵極20跨過(guò)鰭片14A，與其每一側(cè)的平面并置。該結(jié)構(gòu)的優(yōu)點(diǎn)是提供了雙柵極以有效地抑制SCE和提高驅(qū)動(dòng)電流。
在圖1A中，示出了在FinFET器件10的源和漏島之間的高度為H的單鰭片，所述FinFET器件10具有雙柵極，即柵極20跨過(guò)所述鰭片14A。在圖1A的雙柵極結(jié)構(gòu)中，所述鰭片14A和柵極20之間的全部邊緣接觸包括2H的尺寸。圖1B是對(duì)圖1A的現(xiàn)有技術(shù)的FinFET器件10的修改，其示出了對(duì)圖1A的雙柵極結(jié)構(gòu)的修改，其中在摻雜硅源島22和摻雜硅漏島24之間形成了兩個(gè)平行鰭片14A/14B。在圖1B中，兩個(gè)平行鰭片14A/14B在鰭片14A/14B與柵極20之間獲得W＝4H的全部邊緣接觸寬度W。
圖1C是對(duì)圖1A的現(xiàn)有技術(shù)的FinFET器件10的修改，其中單鰭片14C的高度只有(2/3)H，其在鰭片14C和柵極20之間獲得W＝(4/3)H的全部邊緣接觸寬度W。
圖1D是對(duì)圖1A的現(xiàn)有技術(shù)的FinFET器件10的修改，其中單鰭片14D的高度只有(1/2)H，其在鰭片14D和柵極20之間獲得W＝(1)H的全部邊緣接觸寬度W。
當(dāng)調(diào)節(jié)FinFET器件以提供雙柵極器件的益處如改進(jìn)的滾降時(shí)，存在如參考圖1A-1D所述的器件寬度的量化問(wèn)題。標(biāo)準(zhǔn)器件的寬度是鰭片高度的兩倍，如圖1A中的鰭片14A所示。具有多個(gè)鰭片，只可以得到2nH的器件寬度，其中“n”是正整數(shù)，如在圖1B中所示，或者對(duì)于使用的鰭片14A-14D的給定高度H為4H、6H等。減小高度提供了限制的接觸寬度范圍，如圖1C和1D的示例，其中示出了通過(guò)形成不同高度的鰭片易于形成電路設(shè)計(jì)者所需的其它器件寬度的結(jié)論。甚至于，然后(由于受限于處理窗口可得性)，通常的方法也是利用例如3/4、2/3或1/2、1/3或1/4高度的量化。結(jié)合多個(gè)不同的高度尤其困難，并且需要利用多厚度工藝主要控制多鰭片的高度。
圖2示出了現(xiàn)有技術(shù)的FinFET溝道鰭片14A沿圖1A中的2-2’線的常規(guī)垂直方向FinFET鰭片14A的剖面圖。常規(guī)垂直方向的FinFET鰭片14A的高度是H，從而對(duì)于圖1A的雙柵極FET器件，所述溝道的寬度W＝2H。
由于刻蝕變化的D而允許W變化的T-Fin FET設(shè)計(jì)圖3示出了根據(jù)本發(fā)明的T-Fin FET器件30的部分沿圖4F和4G(以及圖4F’和4G’)中的3-3’線的剖面圖。T-Fin FET器件30包括介質(zhì)材料構(gòu)成的襯底31，所述介質(zhì)材料包括絕緣層或埋層氧化物(BOX)。襯底31具有支持組合、T形截面鰭片(T鰭片)溝道12E的水平頂部表面，所述溝道12E包括下面的垂直鰭片14E和在垂直鰭片14E上的平面鰭片15E。T鰭片溝道12E的設(shè)計(jì)是FinFET設(shè)計(jì)的修改，因?yàn)門(mén)鰭片溝道12E具有T形截面。
T-Fin溝道12E包括垂直方向的(垂直)鰭片14E和水平方向的(平面)鰭片15E，其中平面鰭片15E在垂直鰭片14E的上端頂部。頂部的平面鰭片15E與垂直鰭片14E直接機(jī)械和電接觸，并且優(yōu)選結(jié)合在一起。
垂直鰭片14E和平面鰭片15E的總高度為H、深度為D，從而對(duì)于圖3的雙柵極FET器件，溝道的寬度是W＝2H+(2D-FW)。對(duì)于該示例，當(dāng)D＝H時(shí)，寬度W＝2H+(2H-FW)＝4H-FW。當(dāng)然，通過(guò)改變平面鰭片15E的深度D而不改變高度H，可以增加或減小寬度W，這對(duì)處理特定值W是有利的。
本發(fā)明的實(shí)質(zhì)是圖3所示的T-Fin FET 30的T-Fin溝道12E的結(jié)構(gòu)，其可以用于形成具有增加的寬度W的雙柵極。通過(guò)圖3、4A-4G、4F’-4G’、5A-5B以及圖6A-6I示出了T-Fin FET的第一實(shí)施例的一些優(yōu)點(diǎn)。本發(fā)明的第一實(shí)施例具有以下優(yōu)點(diǎn)(i)如果T-Fin12E的深度D等于高度H，即D＝H，如圖3所示，則圖3的T-Fin FET結(jié)構(gòu)在芯鰭片上的相同空間中可以提供幾乎是圖1A/2中的垂直FinFET雙柵極結(jié)構(gòu)的寬度的兩倍的寬度。這樣對(duì)于給定的芯鰭片性能顯著減小了芯鰭片的面積；(ii)因?yàn)榭梢詫-Fin溝道12E的平面部分15E的寬度W變?yōu)槿魏涡枰某叽?，從而克服了器件寬度量化的主要?wèn)題；(iii)可以以最小的間隔獲得大寬度W。
關(guān)鍵是避免/消除了器件寬度量化引起的局限(效應(yīng))。
圖4A-4G和4F’-4G’示出了在形成根據(jù)本發(fā)明的第一實(shí)施例的雙柵極溝道T-Fin FET器件30的工藝中的主要步驟的透視圖，其包括如圖3所示的組合T形截面溝道12E，所述組合T形截面溝道12E通過(guò)在T-Fin FET器件30的源島42和漏島44(二者都是單晶體)之間在垂直硅鰭片14E上覆蓋平面硅鰭片15E形成。
圖4A示出了在制造的早期階段的結(jié)合圖3的T-Fin 12E的T-Fin FET器件30。通過(guò)平面SiGe合金層33包圍一對(duì)源漏島42/44，所述合金層33在由介質(zhì)材料即絕緣層或BOX層形成的襯底31的表面上形成。器件30在包括絕緣層或埋層氧化物(BOX)層的襯底31的水平方向的表面上形成。T-Fin FET器件30的單晶體源/漏島42/44在襯底31的水平表面上形成。
形成單晶體源島42和漏島的優(yōu)選方法包括以下步驟初始襯底是具有襯底31的絕緣體上硅層(SOI層)(未示出)；1.在SOI層的頂部表面上生長(zhǎng)初始SiGe外延層(未示出)；2.在SiGe的頂部上形成硬掩膜層和抗蝕掩膜，并構(gòu)圖抗蝕掩膜，即通過(guò)要被除去的構(gòu)圖的區(qū)域暴露和顯影抗蝕掩膜；3.然后蝕刻除去頂部沒(méi)有抗蝕掩膜的區(qū)域的SiGe；這些區(qū)域在整個(gè)過(guò)程結(jié)束之后作為Si源/漏島42/44；4.接著，完全除去硬掩膜；5.然后，通過(guò)退火步驟，從頂部只有SiGe的那些區(qū)域?qū)e擴(kuò)散進(jìn)入初始SOI層，從而形成犧牲硅鍺(SiGe)層33；6.然后，進(jìn)行CMP平面化步驟，使?fàn)奚黃iGe層33與Si島42/44齊平。在步驟4之后可以生長(zhǎng)另一硅外延層，以在退火氣氛中保護(hù)SiGe層。所得的犧牲SiGe層33包括在襯底31上包圍源/漏島42/44的單晶犧牲SiGe覆蓋層。
在Tezuka等人在2002 Symposium On VLSI Technology Digest ofTechnical papers 96-97(2002 IEEE)上發(fā)表的“High Performance StrainedSi-on-Insulator MOSFETs by Novel Fabrication Process UtilizingGe-Condensation Technique”中描述了在BOX層上獲得馳豫SiGe覆蓋層的詳細(xì)過(guò)程。
圖4B示出了在穿過(guò)犧牲SiGe層33到達(dá)源/漏島42/44之間的襯底31的表面蝕刻出開(kāi)口29之后的圖4A的T-Fin FET器件30。在形成犧牲SiGe層33后，沉積第一氮化硅掩膜(未示出，但是類(lèi)似于圖6A中的掩膜113M)，并且在頂部表面28上施加光刻膠層(未示出，但是類(lèi)似于圖6A中的掩膜112M)，并優(yōu)選利用光蝕刻、電子束蝕刻、x射線蝕刻或其它常規(guī)方法構(gòu)圖光刻膠層，以通過(guò)形成穿過(guò)光刻膠層的開(kāi)口112F/112G/112H來(lái)構(gòu)圖第一氮化硅掩膜。
然后，通過(guò)穿過(guò)第一氮化硅掩膜的開(kāi)口112F/112G/112H進(jìn)行蝕刻，以垂直鰭片開(kāi)口29(如圖6B中的開(kāi)口113F/113G/113H)的形式限定在SiGe層33中的圖形。垂直鰭片開(kāi)口29向下延伸穿過(guò)犧牲SiGe層33，以暴露源/漏島42/44之間的襯底31的部分水平表面。垂直鰭片開(kāi)口29用于成形圖3中的組合鰭片14E/15E的垂直部分的垂直鰭片14E。
優(yōu)選通過(guò)RIE形成垂直鰭片開(kāi)口29，從而除去犧牲SiGe層33的未保護(hù)部分。然后，從T-Fin FET器件30剝?nèi)サ谝坏柩谀ぁＴ诒景l(fā)明的目前狀態(tài)下，垂直鰭片開(kāi)口29優(yōu)選具有從大約10nm到大約20nm的寬度。犧牲SiGe層33，優(yōu)選包括大約5原子％到大約30原子％的鍺(Ge)，優(yōu)選厚度為從大約5nm到大約100nm。
圖4C示出了在垂直鰭片開(kāi)口29中填充應(yīng)變的單晶硅14E后圖4B的T-Fin FET器件30，在垂直鰭片開(kāi)口29的底部與襯底31的暴露的水平表面接觸以及在垂直鰭片開(kāi)口29的SiGe側(cè)壁上外延生長(zhǎng)所述單晶硅14E。SiGe層33提供了一致的晶格結(jié)構(gòu)，所述結(jié)構(gòu)使單晶垂直鰭片14E成核生長(zhǎng)，通過(guò)由犧牲SiGe層33中Ge的存在導(dǎo)致的晶格中的失配對(duì)垂直鰭片14E施加應(yīng)變。
此時(shí)，通過(guò)單晶硅的外延沉積部分地形成了T-Fin FET器件30，其中所述單晶硅填充了開(kāi)口29，圖3的薄的垂直硅鰭片14E在硅源/漏島42/44之間提供連接。薄的垂直硅鰭片14E包括本發(fā)明的FET器件30的T-Fin溝道的下面的垂直部分。硅源島42、硅漏島44以及垂直鰭片14E都是單晶體。
在圖4D中，示出了經(jīng)過(guò)如下處理后的圖4C的T-Fin FET器件30，其中在犧牲SiGe層33的表面28上繼續(xù)外延沉積單晶硅，超過(guò)填充開(kāi)口29以在犧牲SiGe層33的暴露表面上形成應(yīng)變的單晶硅覆蓋層41，并在單晶硅覆蓋層41上形成優(yōu)選由氮化硅構(gòu)成的水平鰭片成形掩膜16E。
在圖4E中，示出了經(jīng)過(guò)如下處理后的圖4D的T-Fin FET器件30，其中蝕刻除去單晶硅覆蓋層41的暴露部分，以形成平面鰭片15E，完成形成T-Fin FET器件30的硅溝道的組合T-Fin溝道12E，水平鰭片成形掩膜16E仍保持在平面鰭片15E的上面。經(jīng)過(guò)這些步驟，在除去掩膜之前，還利用RIE工藝水平蝕刻除去SiGe。然后，除去掩膜，并利用對(duì)硅具有選擇性的蝕刻將剩下的SiGe蝕刻除去。
在圖4F中，示出了經(jīng)過(guò)如下處理后的圖4E的T-Fin FET器件30，其中剝?nèi)ニ仅捚尚窝谀?6E，然后蝕刻除去犧牲SiGe層33，暴露源/漏島42/44的側(cè)面和在襯底31的水平表面上支撐的最終的T鰭片溝道12E(由垂直鰭片14E和平面鰭片15E構(gòu)成)。注意，平面鰭片15E覆蓋了源/漏島42/44的頂部表面，并因此長(zhǎng)于垂直鰭片14E。
在圖4G中，示出了經(jīng)過(guò)如下處理后的圖4F的T-Fin FET器件30，其中在T鰭片溝道12E和源/漏島42/44上形成薄柵極氧化物層(為了方便圖示，未示出)。在器件30上沉積薄柵極氧化物層?xùn)艠O后，在襯底31的暴露表面上跨過(guò)組合T鰭片(溝道)14E/15E形成柵極49，以形成雙柵極MOSFET，如在FinFET器件領(lǐng)域的技術(shù)人員所理解的。也就是說(shuō)，柵極49并置在垂直鰭片14E的兩側(cè)以及平面鰭片15E的頂部和底部。
這樣，優(yōu)選由摻雜的多晶硅構(gòu)成的柵極49跨過(guò)硅鰭片14E/15E延伸，并且以常規(guī)的方法，通過(guò)柵極氧化物薄層與其絕緣。垂直截面鰭片14E/15E跨過(guò)襯底31水平延伸，同時(shí)雙柵極49在鰭片14E/15E兩側(cè)的平面中跨過(guò)鰭片14E/15E。從而，在鰭片14E/15E的兩側(cè)上都形成倒置(inversion)層。該結(jié)構(gòu)的優(yōu)點(diǎn)是提供雙柵極，有效地抑制了SCE并增大了驅(qū)動(dòng)電流。因?yàn)樗鰷系谰哂衅叫衅矫?，所以沒(méi)有銳角效應(yīng)的問(wèn)題。
這里，本領(lǐng)域的技術(shù)人員將非常理解，通過(guò)有角度的離子注入對(duì)T鰭片12E摻雜。進(jìn)行離子注入以形成延伸和暈圈(halo)。因?yàn)橐r底31由介質(zhì)材料構(gòu)成，摻雜將不會(huì)導(dǎo)致源/漏島42/44和/或溝道14E/15E的垂直鰭片14E之間的短路。
圖4F’-4G’示出了對(duì)圖4F-4G所示的結(jié)構(gòu)的可選替換，其中平面鰭片15E’到達(dá)源/漏島42/44的側(cè)壁，并且由于平面鰭片15E’的厚度使垂直鰭片14E’凹入。
圖5A示出了T-Fin FET器件50的部分的切開(kāi)透視圖，其中三個(gè)垂直鰭片14F、14G以及14H在BOX襯底51上平行排列在源/漏島52/54之間，并且為了示出這三個(gè)垂直鰭片14F/14G/14H的排列，未示出柵極59和T-Fin 12F/12G/12H的三個(gè)相應(yīng)的平面鰭片15F/15G/15H。
圖5B示出了圖5A的T-Fin FET器件50的透視圖，其中完整地設(shè)置了三組平行排列的T鰭片12F/12G/12H，并且柵極59在適當(dāng)位置跨過(guò)三組T鰭片。
圖5A’-5B’示出了對(duì)圖5A-5B所示的結(jié)構(gòu)的可選替換，其中平面鰭片15F’/15G’/15H’到達(dá)源/漏島52/54的側(cè)壁，并且由于平面鰭片15F’/15G’/15H’的厚度使垂直鰭片14F’/14G’/14H’凹入。
圖6A-6I示出了圖5B所示的T-Fin FET器件50的優(yōu)選制造方法的剖面圖。
圖6A示出了T-Fin FET器件50沿圖5B中的6-6’線的剖面圖，所述器件構(gòu)造在襯底51上，該襯底51優(yōu)選由絕緣體或埋層氧化物(BOX)形成。利用上述工藝在襯底51的頂部平面水平表面上形成SiGe合金的保形覆蓋犧牲層53。犧牲SiGe層53優(yōu)選包括大約5原子％到大約30原子％的鍺(Ge)；并且優(yōu)選地具有大約5nm到大約100nm的厚度。
保形覆蓋第一掩膜113M優(yōu)選包括在覆蓋犧牲SiGe層33上形成的氮化硅層。在第一掩膜113M的頂部表面形成光刻膠掩膜112M，所述掩膜112M被構(gòu)圖具有垂直鰭片/溝道開(kāi)口圖形112F、112G和112H并通過(guò)其延伸，并且通過(guò)第一掩膜113M蝕刻形成寬度通常是10-20nm的垂直鰭片/溝道開(kāi)口圖形113F、113G和113H，以暴露下面的犧牲層53的頂部表面。
圖6B示出了經(jīng)過(guò)如下處理后的圖6A的器件50，其中剝?nèi)ス饪棠z掩膜112M，并使用包括垂直鰭片溝道開(kāi)口圖形112F、112G和112H(先前通過(guò)第一掩膜113M蝕刻所得)的構(gòu)圖的開(kāi)口，蝕刻垂直鰭片/溝道開(kāi)口113F、113G和113H通過(guò)犧牲層53向下到達(dá)襯底51的頂部平面水平表面。
圖6C示出了經(jīng)過(guò)如下處理后的圖6B的器件50，其中使用化學(xué)氣相沉積(CVD)如氣相外延(VPE)的工藝，以類(lèi)似于圖4B所示的方式，在襯底51的暴露的頂部水平表面上、在由SiGe構(gòu)成的犧牲層53中的垂直鰭片/溝道開(kāi)口113F/113G/113H內(nèi)形成薄硅鰭片。硅的外延沉積填充源/漏島42/44(在該剖面圖中未示出)之間的垂直鰭片/溝道開(kāi)口113F/113G/113H直到頂部，形成如圖5A所示的垂直鰭片14F/14G/14H。
圖6D示出了經(jīng)過(guò)如下處理后的圖6C的器件50，其中繼續(xù)外延沉積硅(Si)，以在犧牲層53(以及與其連接的源/漏島52/54，但是未示出)的表面上形成覆蓋薄硅層15。在垂直鰭片14F/14G/14H的情況下，通過(guò)采用在單晶SiGe層上的外延沉積工藝，使硅層15是應(yīng)變的單晶硅層。
圖6E示出了經(jīng)過(guò)如下處理后的圖6D的器件50，其中在單晶硅的薄覆蓋層15上形成三個(gè)平面鰭片成形掩膜16F/16G/16H。平面鰭片成形板16F/16G/16H用于從單晶硅的薄覆蓋層15形成如圖4 B所示的平面鰭片15F/15G/15H。平面鰭片成形板16F/16G/16H優(yōu)選包括由氮化硅構(gòu)成的第二掩膜層，并且至少掩膜16G的深度為D。
圖6F示出了經(jīng)過(guò)如下處理后的圖6E的器件50，其中優(yōu)選通過(guò)反應(yīng)離子蝕刻(RIE)工藝各向異性地蝕刻除去三個(gè)平面鰭片成形板16F/16G/16H之外的硅層15和其下的犧牲層53的暴露部分。犧牲層53由平面鰭片成形板16F/16G/16H保護(hù)的部分在其下保持完好。
圖6G示出了經(jīng)過(guò)如下處理后的圖6F的器件50，其中利用相對(duì)于SiGe對(duì)Si具有選擇性的蝕刻工藝，各項(xiàng)異性地蝕刻剩下的SiGe合金的犧牲層53。優(yōu)選的工藝是采用具有HHA(過(guò)氧化氫(H2O2)、氟化氫(HF)和乙酸(CH3COOH)以從1∶2∶3到2∶1∶3的比例)水溶液的化學(xué)蝕刻。HHA溶液對(duì)硅具有高度選擇性，并且可以比硅快達(dá)300倍地蝕刻SiGe，如Xiang等人的美國(guó)專利6,642,536“Hybrid Silicon on Insulator/Bulk StrainedSilicon Technology”中所述。還可以參考Rim的美國(guó)專利6,249,061“Method to Fabricate Strained Si CMOS Structure Using SelectiveEpitaxial Deposition of Si after Device Isolation Formation”。在Fitzgerald等人的美國(guó)專利6,583,015“Fate Technology for Strained Surface Channeland Strained Buried Channel MOSFET Devices”中描述，“在高壓(＞200mT)和低功率下，CF4干蝕刻化學(xué)反應(yīng)將蝕刻殘留SiGe膜，而對(duì)硅具有高選擇性。氟化氫(HF)、過(guò)氧化氫(H2O2)和乙酸(CH3COOH)的混合物也可以以300∶1或更大的選擇比選擇性地蝕刻硅上的馳豫SiGe層”。
圖6H示出了經(jīng)過(guò)如下處理的圖6G的器件50，其中剝?nèi)チ巳齻€(gè)平面鰭片成形板16F/16G/16H。同質(zhì)T-Fin FET器件50的制造包括用于摻雜溝道12F/12G/12H的T-Fin的標(biāo)準(zhǔn)處理。此時(shí)通過(guò)離子注入摻雜優(yōu)選不摻雜的外延硅。隨后，形成薄膜柵極氧化物層GOX以覆蓋垂直/平面鰭片14F/15F、14G/15G和14H/15H的外表面，用于形成如圖5B所示的跨過(guò)部分T-Fin 12F/12G/12H的將要形成的柵極59。本領(lǐng)域的技術(shù)人員將非常理解，在柵極構(gòu)圖后進(jìn)行延伸摻雜。
如常規(guī)的FET工藝，注入摻雜劑。在形成柵極之前可以進(jìn)行阱注入。應(yīng)該通過(guò)有角度的阱注入對(duì)所述鰭片的垂直部分進(jìn)行摻雜。在形成柵極之后可以進(jìn)行延伸和暈圈注入。同樣需要通過(guò)有角度的注入對(duì)鰭片的垂直部分進(jìn)行摻雜。在圍繞柵極形成隔離層后可以進(jìn)行S/D注入。
圖6I示出了經(jīng)過(guò)如下處理后的圖6H的器件50，其中跨過(guò)T鰭片14F/15F、14G/15G、14H/15H形成柵極59，其中包括器件50的溝道，所述溝道通過(guò)柵極氧化物層GOX與柵極59隔開(kāi)，所述GOX是在柵極和溝道之間提供電隔離的介質(zhì)層。
其它處理如本領(lǐng)域的技術(shù)人員所理解地進(jìn)行。
第二實(shí)施例之前已經(jīng)提到雙柵極，但是之前的方法包括利用Yu在美國(guó)專利6,391,695“Double-Gate Transistor Formed in a Thermal Process”中描述的激光熔融工藝，或利用Kim等人在美國(guó)專利6,352,872“SOI Device withDouble Gate and Method for Fabricating the Same”中描述的多層SOI膜的背(back)柵極以及構(gòu)圖。
在本發(fā)明中，利用SOI系統(tǒng)中的底切的思想得到了提煉，并推廣到薄Si雙柵極器件中。
圖7示出了采用了一種標(biāo)準(zhǔn)底切工藝的直接推廣的假想工藝的結(jié)果，其中存在一些形成T-Fin FET器件70的固有問(wèn)題。在圖7中，示出了具有在半導(dǎo)體襯底70A上形成的兩個(gè)T-Fin 72A/72B的部分完成的T-FinFET器件70。第一T鰭片72A具有深度是D1的窄平面硅鰭片75A和從覆蓋BOX層(未示出)形成的厚度為T(mén)OX1的垂直鰭片74A。第二T鰭片72B具有深度為D2的寬平面硅鰭片75B和同樣從BOX層形成的厚度為T(mén)xOX2的垂直鰭片74B。通過(guò)在平面鰭片75A/75B下底切除去相等的尺寸E的BOX層的未保護(hù)部分形成垂直鰭片71A/71B。
圖7的實(shí)施例示出了利用所述假想工藝的固有問(wèn)題，其關(guān)于蝕刻的可控性和尺寸控制。圖7示出了通過(guò)將平面硅鰭片75A/75B用作掩膜蝕刻覆蓋BOX層而形成的兩個(gè)垂直鰭片71A/71B。該蝕刻工藝在垂直BOX鰭片71A/71B的兩側(cè)形成寬度為E的底切。因?yàn)閷挾葹镋的底切不考慮平面硅鰭片75A/75D的不同深度D1和D2，所以垂直鰭片71A的厚度只是TOX1，而垂直鰭片71B的厚度是大得多的TOX2。從而，構(gòu)圖的T鰭片72A/72B包括在半導(dǎo)體襯底70A上形成的垂直BOX鰭片71A/71B上的平面硅鰭片。
圖7中示出的底切工藝的第一個(gè)問(wèn)題是，將BOX底切方法推廣到雙柵極中具有缺點(diǎn)。尤其是，底切E對(duì)于任何器件尺寸D都是恒定的，因此相比于底切E不是常數(shù)的情況，對(duì)于相同的寬度W則需要更大的“D”底切?？梢赃M(jìn)行過(guò)蝕刻，但是對(duì)于每個(gè)寬度則需要多個(gè)掩膜。否則，D最小的將懸空。再參考圖7，蝕刻距離底切E對(duì)于任何柵極刻蝕尺寸D都是恒定的。例如，如圖7所示，W1＝4E+TOX1＝2D1-TOX1W2＝4E+TOX2＝2D2-TOX2圖7中示出的底切工藝的第二個(gè)問(wèn)題是蝕刻可控性的問(wèn)題，因?yàn)樵撐g刻工藝的不希望的結(jié)果是，通過(guò)蝕刻氧化硅形成的角將被圓化，問(wèn)題是所述圓化將限制最短寬度。
新結(jié)構(gòu)圖8示出了通過(guò)結(jié)合使用SiN/Si/SiGe/BOX(或Si)疊層進(jìn)行蝕刻底切而形成的異質(zhì)T-Fin FET器件80，所述疊層形成這樣的結(jié)構(gòu)，在其中底切受到材料變化的限制而不依賴于蝕刻速度的可控性。在圖8中，示出了具有在BOX襯底81上形成的兩個(gè)T-Fin溝道82A/82B的部分完成的異質(zhì)T-Fin FET器件80。第一T鰭片溝道82A具有深度是D1的窄平面硅鰭片85A和由選自氧化硅和氮化硅的材料構(gòu)成的具有窄厚度TOX的薄垂直鰭片84A。第二T鰭片溝道82B具有深度為D2的寬平面硅鰭片85B和同樣由選自氧化硅和氮化硅的材料構(gòu)成的具有相同窄厚度TOX的窄垂直鰭片84B。通過(guò)在平面鰭片85A/85B下底切除去不同的尺寸的SiGe形成垂直鰭片84A/84B，從而W1＝2D1-TOX和W2＝2D2-TOX。
圖9A示出了異質(zhì)T-Fin FET器件80的部分的切開(kāi)透視圖，其中三個(gè)垂直鰭片84F、84G和84H由例如氧化硅和氮化硅的絕緣材料形成，其在絕緣體或BOX襯底81上的源/漏島52/54之間平行排列，并且為了便于示出三個(gè)垂直鰭片84F/84G/84H的排列，移走了柵極89(如圖9B所示)和T鰭片82F/82G/82H的三個(gè)相應(yīng)的平面鰭片85F/85G/85H(如圖9B所示)。
圖9B示出了圖9A中的異質(zhì)T-Fin FET器件80的透視圖，其中完全設(shè)置了三組平行排列的T鰭片82F/82G/82H，并且其中柵極89在適當(dāng)位置跨過(guò)三組T鰭片82F/82G/82H。
圖9A’-9B’示出了對(duì)圖9A-9B中示出的結(jié)構(gòu)的可選替換，其中平面鰭片85F’/85G’/85H’到達(dá)源/漏島52/54的側(cè)壁，并且由于平面鰭片85F’/85G’/85H’的厚度使垂直鰭片84F’/84G’/84H’凹入。
根據(jù)本發(fā)明的該方面，提供了一種具有易控寬度W的雙柵極器件。
優(yōu)點(diǎn)(i)因?yàn)槲g刻工藝在抵抗所用蝕刻劑的不同材料上停止，所以蝕刻底切的可控性不再是問(wèn)題；(ii)該工藝容易形成可行的最大雙柵極寬度；(iii)這里與常規(guī)FinFET不同的是，Si的厚度得到了良好的控制；(iv)氧化硅和氮化硅的寬度變化得到了最小化；(v)該工藝不限于SOI襯底。可以使用Si/SiGe/Si的體襯底，其還可以具有蝕刻選擇性；
(vi)相比于FinFET的寬度量化問(wèn)題，標(biāo)準(zhǔn)刻蝕工藝便于通過(guò)D1和D2控制的多個(gè)寬度。
處理步驟圖10A-10H示出了圖9B所示的異質(zhì)T-Fin FET器件80的優(yōu)選制造方法的剖面圖。
圖10A示出了異質(zhì)T-Fin FET器件80沿圖9B中的10-10’線的剖面圖，所述器件在襯底81上形成，所述襯底優(yōu)選由絕緣體或埋層氧化物(BOX)層構(gòu)成。通過(guò)上述工藝在襯底81的頂部平面水平表面上形成SiGe合金的薄的覆蓋保形犧牲層83。犧牲SiGe層83優(yōu)選具有從大約5原子％到大約30原子％的鍺(Ge)；并且優(yōu)選具有從大約5nm到大約100nm的厚度。
在覆蓋犧牲SiGe層83上形成優(yōu)選包括氮化硅層的覆蓋保形第一掩膜213M。在第一掩膜213M的頂部表面上形成構(gòu)圖有垂直鰭片開(kāi)口圖形212F、212G和212H并通過(guò)其延伸、通常寬度為10-20nm的光刻膠掩膜212M，并且通過(guò)第一掩膜213M蝕刻垂直鰭片開(kāi)口圖形213F、213G和213H，以暴露下面的犧牲層83的頂部表面。
圖10B示出了經(jīng)過(guò)如下處理后的圖10A的異質(zhì)T-Fin FET器件80，其中剝?nèi)ス饪棠z掩膜212M，并且使用包括垂直鰭片開(kāi)口圖形212F、212G和212H(之前通過(guò)第一掩膜213M蝕刻得到)的構(gòu)圖的開(kāi)口來(lái)蝕刻垂直鰭片開(kāi)口213F、213G和213H，通過(guò)犧牲層83向下到達(dá)襯底81的頂部平面水平表面。
圖10C示出了經(jīng)過(guò)如下處理后的圖10B的異質(zhì)T-Fin FET器件80，其中沉積垂直鰭片絕緣材料84，以通過(guò)填充垂直鰭片開(kāi)口213F、213G和213H形成由例如氧化硅或氮化硅的絕緣體構(gòu)成的薄垂直鰭片84F/84G/84H，然后，通過(guò)化學(xué)機(jī)械平面化(CMP)拋光過(guò)多的絕緣體84到達(dá)犧牲層83的表面。在由SiGe形成的犧牲層83中的開(kāi)口213F/213G/213H內(nèi)的襯底81的暴露頂部水平表平面上形成薄的絕緣垂直鰭片84F/84G/84H，其類(lèi)似于在參考圖4B所述的前述實(shí)施例中的所述鰭片。
圖10D示出了經(jīng)過(guò)如下處理后的圖10C的異質(zhì)T-Fin FET器件80，其中外延沉積硅(Si)，以在犧牲層83(以及與其連接的源/漏島52/54，但是未示出)的表面上形成硅的覆蓋薄層85。在垂直鰭片84F/84G/84H的情況下，通過(guò)在單晶SiGe層上采用外延沉積工藝，使硅層85是應(yīng)變的單晶硅層。如果垂直絕緣體鰭片84F/84G/84H充分窄，則硅85的成長(zhǎng)是連續(xù)的，并且在跨過(guò)穿過(guò)其的間隔時(shí)基本是平面的。
圖10E示出了經(jīng)過(guò)如下處理后的圖10D的異質(zhì)T-Fin FET器件80，其中在單晶硅的薄覆蓋層85上形成三個(gè)平面鰭片成形掩膜86F/86G/86H。該平面鰭片成形板86F/86G/86H用于從單晶硅的薄覆蓋層85形成如圖9B所示的平面鰭片85F/85G/85H。平面鰭片成形板86F/86G/86H優(yōu)選包括第二掩膜層，該第二掩膜層優(yōu)選由氮化硅構(gòu)成，并且至少掩膜86G的深度為D。
圖10F示出了經(jīng)過(guò)如下處理后的圖10E的異質(zhì)T-Fin FET器件80，其中優(yōu)選利用反應(yīng)離子蝕刻(RIE)工藝，各向異性地蝕刻除去硅層85和下面的犧牲層83在三個(gè)平面鰭片成形板86F/86G/86H之外的暴露部分。受到平面鰭片成形板86F/86G/86H保護(hù)的犧牲層83的部分在其下保持完好。此時(shí)，已經(jīng)形成了包括三個(gè)平面硅鰭片85F/85G/85H和由絕緣材料構(gòu)成的三個(gè)垂直鰭片84F/84G/84H的T鰭片82F/82G/82H，此時(shí)在該工藝中仍保留剩下的犧牲層83，并且平面鰭片成形板86F/86G/86H仍保留在三個(gè)平面硅鰭片85F/85G/85H上。
圖10G示出了經(jīng)過(guò)如下處理后的圖10F的異質(zhì)T-Fin FET器件80，其中利用相對(duì)于SiGe對(duì)Si具有選擇性的蝕刻工藝，各向異性地蝕刻除去剩余的SiGe合金的犧牲層83。優(yōu)選的工藝是采用具有HHA(過(guò)氧化氫(H2O2)、氟化氫(HF)和乙酸(CH3COOH)以從1∶2∶3到2∶1∶3的比例)水溶液的化學(xué)蝕刻。HHA溶液對(duì)硅具有高度選擇性，可以以比硅快達(dá)300倍地蝕刻SiGe，如在Xiang等人的美國(guó)專利6,642,536“Hybrid Siliconon Insulator/Bulk Strained Silicon Technology”中所述。
還可以參考Rim的美國(guó)專利6,249,061“Method to Fabricate StrainedSi CMOS Structure Using Selective Epitaxial Deposition of Si after DeviceIsolation Formation”。在Fitzgerald等人的美國(guó)專利6,583,015“FateTechnology for Strained Surface Channel and Strained Buried ChannelMOSFET Devices”中描述，“在高壓(＞200mT)和低功率下，CF4干蝕刻化學(xué)劑將對(duì)硅具有高選擇性地蝕刻殘留SiGe膜。過(guò)氧化氫(H2O2)、氟化氫(HF)和乙酸(CH3COOH)的混合物也可以選擇性地以300∶1或更大的選擇比蝕刻硅上的馳豫SiGe層”。
圖10H示出了經(jīng)過(guò)如下處理后的圖10G的異質(zhì)T-Fin FET器件80，其中剝?nèi)ト齻€(gè)平面鰭片成形掩膜86F/86G/86H。然后，此時(shí)，通過(guò)離子注入摻雜優(yōu)選地未摻雜的外延硅。隨后，形成薄膜柵極氧化物層GOX以覆蓋T-Fin82F/82G/82H的暴露表面的外表面，然后形成如圖9B所示的跨過(guò)部分T-Fin82F/82G/82H形成的柵極89。柵極89跨過(guò)T鰭片82F/82G/82H，包括通過(guò)柵極氧化物層GOX與柵極89隔開(kāi)的器件80的溝道，其中柵極氧化物層GOX是在柵極和溝道之間提供電隔離的介質(zhì)層。
如在常規(guī)FET工藝中進(jìn)行摻雜物注入。在形成柵極之前可以進(jìn)行阱注入。在形成柵極后可以進(jìn)行延伸和暈圈注入。在圍繞柵極形成隔離層后可以進(jìn)行S/D注入。
圖10H的異質(zhì)T-Fin FET器件80的制造包括本領(lǐng)域的技術(shù)人員所理解的其它標(biāo)準(zhǔn)處理步驟。
在鰭片由Si構(gòu)成的情況下，犧牲層的SiGe的可替換材料包括SiC。除了形成硅T-Fin之外，鍺或SiGe可以用作鰭片和S/D材料。在這種情況下，犧牲層優(yōu)選地由Si或SiC構(gòu)成。
盡管參考特定實(shí)施例描述了本發(fā)明，本領(lǐng)域中的技術(shù)人員應(yīng)該了解，在所附權(quán)利要求書(shū)的精神和范圍下可以修改本發(fā)明，即，在不偏離本發(fā)明的精神和范圍下可以進(jìn)行形式和內(nèi)容上的變化。因此，所有這些變化都在本發(fā)明的范圍內(nèi)，并且本發(fā)明包含下面權(quán)利要求書(shū)的主要內(nèi)容。
權(quán)利要求
1.一種制造FET器件的方法，該方法包括以下步驟在包括絕緣材料的襯底的水平表面上形成包括源區(qū)和漏區(qū)的半導(dǎo)體結(jié)構(gòu)；在所述襯底的水平表面上形成連接在所述漏區(qū)和所述源區(qū)之間的溝道結(jié)構(gòu)，所述溝道結(jié)構(gòu)包括在垂直鰭片上的水平半導(dǎo)體溝道鰭片，其中所述平面鰭片和所述垂直鰭片具有T形截面，所述垂直鰭片具有基部邊緣和端部邊緣，其中所述基部邊緣與所述襯底的水平表面接觸，所述平面鰭片與所述垂直鰭片的所述端部邊緣接觸；在所述溝道結(jié)構(gòu)的暴露表面上形成柵極介質(zhì)層；以及形成跨過(guò)所述溝道柵極介質(zhì)和所述溝道結(jié)構(gòu)的柵極。
2.根據(jù)權(quán)利要求1的方法，其中所述溝道結(jié)構(gòu)包括都由半導(dǎo)體材料構(gòu)成的垂直鰭片和平面鰭片。
3.根據(jù)權(quán)利要求1的方法，其中所述溝道結(jié)構(gòu)包括由絕緣材料構(gòu)成的垂直鰭片和由半導(dǎo)體材料構(gòu)成的平面鰭片。
4.根據(jù)權(quán)利要求1的方法，包括以下步驟在形成所述溝道結(jié)構(gòu)之前，在所述襯底的水平表面上形成犧牲層；形成構(gòu)圖的開(kāi)口，延伸通過(guò)所述犧牲層向下到達(dá)所述襯底的水平表面，用于成形所述溝道結(jié)構(gòu)的所述垂直鰭片；沉積半導(dǎo)體層填充所述構(gòu)圖的開(kāi)口以形成所述溝道結(jié)構(gòu)的所述垂直鰭片，并形成覆蓋所述犧牲層的覆蓋半導(dǎo)體層；在所述覆蓋半導(dǎo)體層上形成與所述溝道結(jié)構(gòu)的垂直鰭片對(duì)齊的溝道掩膜；蝕刻除去所述覆蓋半導(dǎo)體層的除了所述溝道掩膜之外的部分，以形成所述平面鰭片；從而所述溝道結(jié)構(gòu)包括垂直鰭片和平面鰭片。
5.根據(jù)權(quán)利要求4的方法，其中所述垂直鰭片和所述平面鰭片都由硅構(gòu)成。
6.根據(jù)權(quán)利要求4的方法，其中所述垂直鰭片和平面鰭片都由選自Ge和SiGe的材料構(gòu)成。
7.根據(jù)權(quán)利要求4的方法，其中，所述半導(dǎo)體材料包括硅(Si)；以及所述犧牲層包括硅鍺(SiGe)。
8.根據(jù)權(quán)利要求4的方法，其中，所述半導(dǎo)體材料包括選自Ge和SiGe的材料；以及所述犧牲層包括選自硅(Si)和SiC的材料。
9.根據(jù)權(quán)利要求1的方法，包括以下步驟在形成所述溝道結(jié)構(gòu)之前，在所述襯底的水平表面上形成犧牲層；形成構(gòu)圖的開(kāi)口，延伸通過(guò)所述犧牲層向下到達(dá)所述襯底的水平表面，用于成形所述溝道結(jié)構(gòu)的所述垂直鰭片；沉積介質(zhì)層填充所述構(gòu)圖的開(kāi)口以形成所述溝道結(jié)構(gòu)的所述垂直鰭片，并形成覆蓋所述犧牲層的覆蓋半導(dǎo)體層；在所述覆蓋半導(dǎo)體層上形成與所述溝道結(jié)構(gòu)的垂直鰭片對(duì)齊的溝道掩膜；蝕刻除去所述覆蓋半導(dǎo)體層的除了所述溝道掩膜之外的部分，以形成所述平面鰭片；從而所述溝道結(jié)構(gòu)包括垂直介質(zhì)鰭片和平面半導(dǎo)體鰭片。
10.根據(jù)權(quán)利要求9的方法，其中所述平面鰭片由選自硅(Si)、鍺(Ge)和SiGe的材料構(gòu)成。
11.根據(jù)權(quán)利要求9的方法，其中所述平面鰭片由硅(Si)構(gòu)成，以及所述犧牲層由SiGe構(gòu)成。
12.根據(jù)權(quán)利要求9的方法，其中所述平面鰭片由SiGe構(gòu)成，以及所述犧牲層由包括選自硅(Si)和SiC中的材料構(gòu)成。
13.根據(jù)權(quán)利要求9的方法，其中所述垂直鰭片由選自二氧化硅和氮化硅的材料構(gòu)成。
14.一種FET器件，包括半導(dǎo)體結(jié)構(gòu)，包括在包括絕緣材料的襯底的水平表面上的源區(qū)和漏區(qū)；溝道結(jié)構(gòu)，在所述襯底的水平表面上，連接在所述漏區(qū)和所述源區(qū)之間，所述溝道結(jié)構(gòu)包括在垂鰭片上的水平半導(dǎo)體溝道鰭片，其中所述平面鰭片和所述垂直鰭片具有T形截面，所述垂直鰭片具有基部邊緣和端部邊緣，所述基部邊緣與所述襯底的水平表面接觸，所述平面鰭片與所述垂直鰭片的所述端部邊緣接觸；柵極介質(zhì)層，在所述溝道結(jié)構(gòu)的暴露表面上；以及柵極，跨過(guò)所述溝道柵極介質(zhì)和所述溝道結(jié)構(gòu)。
15.根據(jù)權(quán)利要求14的FET器件，其中所述溝道結(jié)構(gòu)包括都由半導(dǎo)體材料構(gòu)成的垂直鰭片和平面鰭片。
16.根據(jù)權(quán)利要求14的FET器件，其中所述溝道結(jié)構(gòu)包括由絕緣材料構(gòu)成的垂直鰭片和由半導(dǎo)體材料構(gòu)成的平面鰭片。
17.根據(jù)權(quán)利要求14的FET器件，其中所述垂直鰭片和平面鰭片都由硅構(gòu)成。
18.根據(jù)權(quán)利要求14的FET器件，其中所述垂直鰭片和平面鰭片都由選自Ge和SiGe的材料構(gòu)成。
19.根據(jù)權(quán)利要求14的FET器件，其中所述垂直鰭片由介質(zhì)材料構(gòu)成，所述平面鰭片由選自硅(Si)、鍺(Ge)和SiGe的材料構(gòu)成。
20.根據(jù)權(quán)利要求14的FET器件，其中所述垂直鰭片由介質(zhì)材料構(gòu)成，所述平面鰭片由硅(Si)構(gòu)成，以及所述犧牲層由SiGe構(gòu)成。
全文摘要
一種制造具有T形鰭片的FinFET器件的方法及所制造的器件。FET器件包括一種半導(dǎo)體結(jié)構(gòu)，所述半導(dǎo)體結(jié)構(gòu)包括在襯底的水平表面上的源島和漏島，所述襯底包括絕緣材料。在襯底的水平表面上的溝道結(jié)構(gòu)連接在漏和源之間，所述溝道結(jié)構(gòu)包括在垂直鰭片上的水平半導(dǎo)體溝道鰭片，平面鰭片和垂直鰭片具有T形截面。垂直鰭片與襯底的水平表面接觸，平面鰭片與垂直鰭片的頂部接觸。柵極介質(zhì)層覆蓋溝道結(jié)構(gòu)的暴露表面。柵極跨過(guò)溝道柵極介質(zhì)和溝道結(jié)構(gòu)。然后在形成垂直鰭片之前，在襯底上沉積例如SiGe的犧牲層，所述垂直鰭片可以是半導(dǎo)體或介質(zhì)材料。平面鰭片是半導(dǎo)體材料，例如Si、SiGe或Ge。
文檔編號(hào)H01L21/8242GK1665000SQ200510002028
公開(kāi)日2005年9月7日 申請(qǐng)日期2005年1月12日 優(yōu)先權(quán)日2004年3月1日
發(fā)明者D·奇丹巴爾拉奧, O·多庫(kù)馬奇 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司