專利名稱：半導(dǎo)體存儲(chǔ)器件和半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及到半導(dǎo)體存儲(chǔ)器件，且涉及到能夠有效地應(yīng)用于其中安排有靜態(tài)存儲(chǔ)單元的半導(dǎo)體存儲(chǔ)器的技術(shù)。
背景技術(shù)：
在用作半導(dǎo)體集成電路例子的半導(dǎo)體存儲(chǔ)器件中，用來(lái)儲(chǔ)存和保持?jǐn)?shù)據(jù)的鎖存電路包含n溝道MOS晶體管及其負(fù)載元件。鎖存電路的信號(hào)輸入/輸出端子與其相應(yīng)的位線經(jīng)由存取晶體管之一被連接。存取晶體管通常被構(gòu)造成n溝道MOS晶體管。但當(dāng)n溝道MOS晶體管被用于存取晶體管時(shí)，讀出操作時(shí)的單元電流根據(jù)n溝道MOS晶體管的閾值電壓而變小，其運(yùn)行速度降低，且高電平側(cè)數(shù)據(jù)的寫(xiě)入速度降低。因此，已經(jīng)提出了一種半導(dǎo)體存儲(chǔ)器件，其中的存取晶體管被構(gòu)造成p溝道MOS晶體管(例如專利文獻(xiàn)1和2)。在配備有p溝道MOS晶體管作為存取晶體管的電路中，被相應(yīng)存取晶體管步降即下拉的存儲(chǔ)節(jié)點(diǎn)的電位，增大到比地電位(低電位側(cè)上的電源VSS)高出存取晶體管閾值電壓的電位。當(dāng)這一電位高于鎖存電路的反向閾值電壓時(shí)，就無(wú)法進(jìn)行數(shù)據(jù)寫(xiě)入(或其重新寫(xiě)入)。因此，已知有一種技術(shù)，其中提供了與用來(lái)供應(yīng)低電位側(cè)上正常電源電位GND的端子不同的一種端子，且比字線選擇電平高出預(yù)定電平的電位被饋送到此端子，從而使得即使存儲(chǔ)節(jié)點(diǎn)的電位在寫(xiě)入操作時(shí)被降去存取晶體管的閾值電壓，也有可能利用鎖存電路探測(cè)各個(gè)位線的低電平數(shù)據(jù)，因而能夠可靠地進(jìn)行數(shù)據(jù)寫(xiě)入和重新寫(xiě)入。
日本未經(jīng)審查的專利公開(kāi)No.Hei 9(1997)-231765[專利文獻(xiàn)2]
日本未經(jīng)審查的專利公開(kāi)No.Hei 4(1992)-168694當(dāng)p溝道MOS晶體管被用于存儲(chǔ)單元的各個(gè)存取晶體管時(shí)，節(jié)點(diǎn)電位在邏輯值“0”寫(xiě)入時(shí)保持不變，致使寫(xiě)入操作變得不穩(wěn)定。考慮到這一點(diǎn)，如在專利文獻(xiàn)1所述的技術(shù)中那樣，提供一個(gè)比低電位側(cè)上正常電源電位高出預(yù)定電平的電壓，是有效的。然而，根據(jù)專利文獻(xiàn)1，由于存取晶體管被制作在本體層中，故單元的面積變得比較大。例如，如在專利文獻(xiàn)1的圖1所示的存儲(chǔ)單元1中那樣，可以從由4個(gè)晶體管Q11-Q14和2個(gè)電阻器R11-R12組成的存儲(chǔ)單元中省略負(fù)載電阻器R11-R12。但在這種電路結(jié)構(gòu)中，雖然存儲(chǔ)單元的面積變小，但單元讀出電流和泄漏電流彼此成正比，故存儲(chǔ)器的高速運(yùn)行和低泄漏是矛盾的。亦即，當(dāng)為了高速運(yùn)行而降低閾值電壓和確保充足的柵-源電壓Vgs時(shí)，就出現(xiàn)大的待機(jī)電流。相反，當(dāng)使閾值電壓高且降低漏-源電壓Vds時(shí)，就出現(xiàn)小的讀出電流，從而就出現(xiàn)低速運(yùn)行。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種技術(shù)來(lái)達(dá)致單元面積的減小和邏輯值“0”的恰當(dāng)寫(xiě)入。本發(fā)明的另一目的是提供一種技術(shù)來(lái)達(dá)致待機(jī)電流的減小和運(yùn)行速度的提高。
從本說(shuō)明書(shū)和附圖的描述中，本發(fā)明的上述和其它的目的和新穎特點(diǎn)是顯而易見(jiàn)的。
本申請(qǐng)所公開(kāi)的有代表性的發(fā)明的概述簡(jiǎn)述如下提供了一種半導(dǎo)體存儲(chǔ)器件，它包括用來(lái)傳送數(shù)據(jù)的第一位線；與第一位線有互補(bǔ)電平關(guān)系的第二位線；存儲(chǔ)區(qū)，其中，第一晶體管的漏電極與第二晶體管的柵電極被彼此連接以形成第一節(jié)點(diǎn)，且第二晶體管的漏電極與第一晶體管的柵電極被彼此連接以形成第二節(jié)點(diǎn)；p溝道第三晶體管，它能夠根據(jù)字線的電壓電平而將第一節(jié)點(diǎn)連接到第一位線；p溝道第四晶體管，它能夠根據(jù)字線的電壓電平而將第二節(jié)點(diǎn)連接到第二位線；以及電源電路，它能夠?qū)⒏鶕?jù)施加到各個(gè)第一和第二晶體管的源電位與字線的選擇電平電位之間的差變得大于或等于各個(gè)第三和第四晶體管的閾值電壓的條件而設(shè)定的電壓，饋送到各個(gè)第一和第二晶體管的源電極，其中，第三和第四晶體管被構(gòu)造成垂直結(jié)構(gòu)，第三晶體管被層疊在第一晶體管上，而第四晶體管被層疊在第二晶體管上。
根據(jù)上述方法，第三和第四晶體管被構(gòu)造成垂直結(jié)構(gòu)，第三晶體管被層疊在第一晶體管上，而第四晶體管被層疊在第二晶體管上。這達(dá)致了單元面積的減小。電源電路將根據(jù)施加到各個(gè)第一和第二晶體管的源電位與字線的選擇電平電位之間的差變得大于或等于各個(gè)第三和第四晶體管的閾值電壓的條件而設(shè)定的電壓，饋送到各個(gè)第一和第二晶體管的源電極。因此，進(jìn)行“0”寫(xiě)入補(bǔ)償。這達(dá)致了邏輯值“0”的恰當(dāng)寫(xiě)入。
此時(shí)，字線的選擇電平電位能夠被設(shè)定為地電位。而且，電源電路包括連接到第一和第二晶體管的源電極和地的第五晶體管以及誤差放大器，此誤差放大器用來(lái)確定施加到其上的參考電壓與施加到各個(gè)第一和第二晶體管的源電位之間的差，并用來(lái)根據(jù)此差值而控制第五晶體管的導(dǎo)通電阻。
當(dāng)構(gòu)造包含其中第一存儲(chǔ)單元被設(shè)置成陣列形式的第一存儲(chǔ)單元區(qū)、其中結(jié)構(gòu)不同于第一存儲(chǔ)單元的第二存儲(chǔ)單元被設(shè)置成陣列形式的第二存儲(chǔ)單元區(qū)、以及第一存儲(chǔ)單元區(qū)與第二存儲(chǔ)單元區(qū)之間共用的外圍電路的半導(dǎo)體存儲(chǔ)器件時(shí)，各個(gè)第一存儲(chǔ)單元包含含有彼此連接的n溝道第一MOS晶體管和n溝道第二MOS晶體管的存儲(chǔ)區(qū)、能夠?qū)⒌谝籑OS晶體管的漏電極和第二MOS晶體管的柵電極連接到第一位線的p溝道第三MOS晶體管、以及能夠?qū)⒌诙﨧OS晶體管的漏電極和第一MOS晶體管的柵電極連接到第一位線的p溝道第四MOS晶體管。第三和第四MOS晶體管能夠被構(gòu)造成垂直結(jié)構(gòu)，第三MOS晶體管能夠被層疊在第一MOS晶體管上，且第四MOS晶體管能夠被層疊在第二MOS晶體管上。此時(shí)，各個(gè)第二存儲(chǔ)單元包括存儲(chǔ)區(qū)，其中，包含串聯(lián)連接的p溝道第五MOS晶體管和n溝道第六MOS晶體管的第一倒相器以及包含串聯(lián)連接的p溝道第七M(jìn)OS晶體管和n溝道第八MOS晶體管的第二倒相器，被連接成回路形式。第五和第七M(jìn)OS晶體管被構(gòu)造成垂直結(jié)構(gòu)，第五MOS晶體管被層疊在第六MOS晶體管上，且第七M(jìn)OS晶體管被層疊在第八MOS晶體管上。從而減小了單元面積。
此時(shí)，使第一存儲(chǔ)單元陣列中相鄰位線之間的陣列間距與第二存儲(chǔ)單元陣列中相鄰位線之間的陣列間距彼此相等，從而使得有可能在第一存儲(chǔ)單元陣列與第二存儲(chǔ)單元陣列之間共用位線。
當(dāng)?shù)谝淮鎯?chǔ)單元陣列與第二存儲(chǔ)單元陣列的位線陣列間距彼此不同時(shí)，最好可以將用來(lái)選擇性地連接第一和第二存儲(chǔ)單元陣列中的位線的選擇器，插入在第一存儲(chǔ)單元陣列的位線與第二存儲(chǔ)單元陣列的位線之間。
提供了一種半導(dǎo)體存儲(chǔ)器件，它包括提供在字線與位線交點(diǎn)處的存儲(chǔ)單元、用來(lái)選擇性地將位線連接到數(shù)據(jù)線的列選擇開(kāi)關(guān)、用來(lái)將各個(gè)位線預(yù)充電到預(yù)定電平的位線預(yù)充電電路、以及能夠在高于位線預(yù)充電電路輸出的預(yù)充電電壓的電平電壓下對(duì)列選擇開(kāi)關(guān)選擇的位線進(jìn)行預(yù)充電的高電壓預(yù)充電裝置。
根據(jù)上述裝置，高電壓預(yù)充電裝置在高于位線預(yù)充電電路產(chǎn)生的預(yù)充電電壓的電平電壓下進(jìn)行預(yù)充電。這達(dá)致了待機(jī)電流的減小，并提高了讀出和寫(xiě)入速度。
此時(shí)，半導(dǎo)體存儲(chǔ)器件包括經(jīng)由列選擇開(kāi)關(guān)連接到位線且能夠通過(guò)列選擇開(kāi)關(guān)選擇的位線將數(shù)據(jù)寫(xiě)入到相應(yīng)存儲(chǔ)單元中的寫(xiě)入放大器。高電壓預(yù)充電裝置能夠被包含在寫(xiě)入放大器中。
存儲(chǔ)器件可以包含含有彼此連接的n溝道第一MOS晶體管和n溝道第二MOS晶體管的存儲(chǔ)區(qū)、能夠?qū)⒌谝籑OS晶體管的漏電極和第二MOS晶體管的柵電極連接到第一位線的p溝道第三MOS晶體管、以及能夠?qū)⒌诙﨧OS晶體管的漏電極和第一MOS晶體管的柵電極連接到第一位線的p溝道第四MOS晶體管。第三和第四MOS晶體管被構(gòu)造成垂直結(jié)構(gòu)，第三MOS晶體管被層疊在第一MOS晶體管上，且第四MOS晶體管被層疊在第二MOS晶體管上。從而達(dá)致了單元面積的減小。
半導(dǎo)體存儲(chǔ)器件還可以包括電源電路，此電源電路能夠?qū)⒏鶕?jù)施加到各個(gè)第一和第二MOS晶體管的源電位與字線的選擇電平電位之間的差變得大于或等于各個(gè)第三和第四MOS晶體管的閾值電壓的條件而設(shè)定的電壓，饋送到各個(gè)第一和第二MOS晶體管的源電極。
而且，各個(gè)第三和第四MOS晶體管能夠被設(shè)定，以便在極性與使溝道導(dǎo)通的電位相反的電位被施加在其柵和源之間的狀態(tài)下，將高電平側(cè)上的數(shù)據(jù)保持在存儲(chǔ)區(qū)中。當(dāng)位線被升壓時(shí)，相應(yīng)字線的電位被相對(duì)降低。因此，同一個(gè)位線上所有未被選擇的存儲(chǔ)單元中僅僅某些存儲(chǔ)單元被置于被選擇的狀態(tài)，致使大電流被用盡。然而，若如上所述，在極性與使溝道導(dǎo)通的電位相反的電位被施加在柵和源之間的狀態(tài)下，數(shù)據(jù)被保持，則即使各個(gè)位線的電位上升，也不必增大泄漏電流。
用于半導(dǎo)體集成電路中的各個(gè)MOS晶體管的膜厚度，一般常常被限制為二種類型。為了將內(nèi)部電路的高耐壓MOS晶體管制作在其范圍內(nèi)，類型完全相同于輸入/輸出電路中所用的高耐壓MOS晶體管最好可以被用于使用電平電壓高于預(yù)充電電路輸出的預(yù)充電電壓的地方。


圖1是方框圖，示出了作為根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件例子的混合半導(dǎo)體存儲(chǔ)器件主要部分的結(jié)構(gòu)例子；圖2是電路圖，示出了包括在混合半導(dǎo)體存儲(chǔ)器件中的6T單元的結(jié)構(gòu)例子；圖3是電路圖，示出了包括在混合半導(dǎo)體存儲(chǔ)器件中的4T單元的結(jié)構(gòu)例子；圖4是剖面圖，示出了4T單元的主要部分；圖5是布局平面圖，示出了用來(lái)與4T單元進(jìn)行比較的本體構(gòu)造單元；圖6是解釋圖，示出了4T單元的保持狀態(tài)與此時(shí)主要節(jié)點(diǎn)的電壓之間的關(guān)系；圖7是解釋圖，示出了4T單元的寫(xiě)入狀態(tài)與此時(shí)主要節(jié)點(diǎn)的電壓之間的關(guān)系；圖8是波形圖，示出了4T單元讀出和寫(xiě)入時(shí)的主要操作；圖9描述了用于存儲(chǔ)單元陣列組合件中的各種內(nèi)部電壓之間的關(guān)系；圖10是方框圖，示出了包括根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的半導(dǎo)體集成電路的結(jié)構(gòu)例子；圖11是電路圖，示出了包括在圖10所示半導(dǎo)體集成電路中的SRAM宏的詳細(xì)結(jié)構(gòu)例子；圖12描述了包括在SRAM宏中的主放大器與包括在其中的晶體管的剖面之間的關(guān)系；圖13是特性圖，示出了包括在SRAM宏中的傳送MOS與包括在其中的驅(qū)動(dòng)MOS的泄漏電流；圖14示出了包括在SRAM宏中的n溝道MOS晶體管的導(dǎo)通狀態(tài)電流特性；而圖15是波形圖，示出了SRAM宏主要部分的工作。
具體實(shí)施例方式
圖1示出了作為根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件例子的混合半導(dǎo)體存儲(chǔ)器件。雖然沒(méi)有特別的限制，但圖1所示的混合半導(dǎo)體存儲(chǔ)器件10是用熟知的半導(dǎo)體集成電路制造技術(shù)被制作在諸如單晶硅之類的半導(dǎo)體襯底上的。雖然沒(méi)有特別的限制，但混合半導(dǎo)體存儲(chǔ)器件10包括存儲(chǔ)單元陣列組合件25、字驅(qū)動(dòng)器20和21、Y(列)選擇器24、主放大器11、以及寫(xiě)入放大器12。
存儲(chǔ)單元陣列組合件25包含分別安置成彼此相交的多個(gè)字線和多個(gè)位線、以及分別安置在字線與位線相交處的多個(gè)存儲(chǔ)單元。存儲(chǔ)單元陣列組合件25被制作成具有4T單元區(qū)13、4T單元區(qū)14、4T單元區(qū)15、6T單元區(qū)16、6T單元區(qū)17、6T單元區(qū)18、以及DRAM單元區(qū)19。借助于組合4個(gè)晶體管而組成的多個(gè)存儲(chǔ)單元，以陣列的形式被分別提供在4T單元區(qū)13、14、15中。分別借助于組合6個(gè)晶體管而組成的多個(gè)存儲(chǔ)單元，以陣列的形式被分別提供在6T單元區(qū)16、17、18中。多個(gè)動(dòng)態(tài)存儲(chǔ)單元以陣列的形式被提供在DRAM單元區(qū)19中。
電源布線26被提供在4T單元區(qū)13和14與6T單元區(qū)17和18之間。電源布線27被提供在4T單元區(qū)15與6T單元區(qū)16之間。作為與借助于組合4個(gè)晶體管而組成的存儲(chǔ)單元(稱為“4T單元”)的區(qū)別，借助于組合6個(gè)晶體管而組成的存儲(chǔ)單元(稱為“6T單元”)在高電位側(cè)上需要饋以電源VDD。經(jīng)由電源布線26和27來(lái)對(duì)6T單元執(zhí)行高電位側(cè)上電源VDD的饋送。
由于芯片占據(jù)區(qū)中的4T存儲(chǔ)單元能夠被制作得比6T存儲(chǔ)單元更小，故相鄰位線之間的陣列間距也能夠相應(yīng)縮窄。4T單元區(qū)14中的位線陣列間距被設(shè)定為6T單元區(qū)18中的位線陣列間距的1/2。因此，讀出放大器和1/2選擇器22被設(shè)置在4T單元區(qū)14與6T單元區(qū)18之間。4T單元區(qū)14中的位線和6T單元區(qū)18中的位線被分別連接成2∶1的形式。亦即，6T單元區(qū)18中的一個(gè)位線經(jīng)由1/2選擇器被連接到4T單元區(qū)14中的二個(gè)位線。根據(jù)列地址信號(hào)能夠控制1/2選擇器的工作。讀出放大器和1/2選擇器22中的讀出放大器，將讀自4T單元區(qū)14的信號(hào)放大到可以寫(xiě)入到6T單元區(qū)18中的電平，并將讀自6T單元區(qū)18的信號(hào)放大到可以重新寫(xiě)入到4T單元區(qū)14中的電平。讀出放大器和1/2選擇器22中的讀出放大器，被連接到4T單元區(qū)14側(cè)上的Y選擇器24，其中對(duì)應(yīng)于列地址的位線被選擇。順便說(shuō)一下，為了在4T單元區(qū)14中獲取干擾測(cè)量的目的，在由讀出放大器完成讀出之后，形成了諸如4T單元區(qū)14側(cè)上的位線分隔于讀出放大器、用脈沖驅(qū)動(dòng)方法執(zhí)行4T單元區(qū)14側(cè)中的寫(xiě)入之類的設(shè)計(jì)方案。
4T單元區(qū)13中相鄰位線之間的陣列間距被形成為等于6T單元區(qū)17中的相鄰位線之間的間距，從而使4T單元區(qū)13中的位線和6T單元區(qū)17中的位線被共用。利用Y選擇器24，根據(jù)列地址，能夠?qū)λ鼈冞M(jìn)行選擇。
4T單元區(qū)15與6T單元區(qū)16之間的關(guān)系等于4T單元區(qū)13與6T單元區(qū)17之間的關(guān)系。亦即，4T單元區(qū)15中相鄰位線之間的陣列間距被形成為等于6T單元區(qū)16中的相鄰位線之間的間距，從而使4T單元區(qū)15中的位線和6T單元區(qū)16中的位線被共用。利用Y選擇器24，根據(jù)列地址，能夠?qū)λ鼈冞M(jìn)行選擇。
字驅(qū)動(dòng)器21被4T單元區(qū)13、14、15以及6T單元區(qū)16、17、18共用。
DRAM單元區(qū)19中的各個(gè)字線分別被專用字驅(qū)動(dòng)器20驅(qū)動(dòng)到選擇電平。連接到字線與位線的交點(diǎn)的各個(gè)動(dòng)態(tài)存儲(chǔ)單元，由一個(gè)晶體管和一個(gè)電荷存儲(chǔ)電容器組成。其芯片占據(jù)面積小于4T單元區(qū)15和6T單元區(qū)16中各個(gè)存儲(chǔ)單元的芯片占據(jù)面積。相應(yīng)地說(shuō)，DRAM單元區(qū)19中相鄰位線之間的陣列間距被形成為小于4T單元區(qū)15和6T單元區(qū)16中的位線陣列間距。因此，讀出放大器和1/2選擇器23以相似于設(shè)置在4T單元區(qū)14與6T單元區(qū)18之間的方式，被設(shè)置在DRAM單元區(qū)19與6T單元區(qū)16之間，DRAM單元區(qū)19和6T單元區(qū)16中的位線從而被連接成2∶1的形式。根據(jù)列地址信號(hào)，能夠控制讀出放大器和1/2選擇器23中的1/2選擇器的工作。
圖2示出了應(yīng)用于各個(gè)6T單元區(qū)16、17、18的6T單元200的結(jié)構(gòu)例子。
包含彼此串聯(lián)連接的p溝道MOS晶體管201和n溝道MOS晶體管205的第一倒相器INV1，以及包含彼此串聯(lián)連接的p溝道MOS晶體管202和n溝道MOS晶體管206的第二倒相器INV2，被連接成回路以形成存儲(chǔ)區(qū)。p溝道MOS晶體管201和202的源電極被連接到高電位側(cè)上的電源VDD，而n溝道MOS晶體管205和206的源電極被連接到低電位側(cè)上的電源VSS。雖然沒(méi)有特別的限制，但在本半導(dǎo)體存儲(chǔ)器件中，低電位側(cè)上的電源VSS等于接地線GND。其電位被設(shè)定為0V。
p溝道MOS晶體管201與n溝道MOS晶體管205被串聯(lián)連接處，被構(gòu)造成存儲(chǔ)區(qū)的第一節(jié)點(diǎn)N1。第一節(jié)點(diǎn)N1經(jīng)由n溝道MOS晶體管203被連接到位線BLT。p溝道MOS晶體管202與n溝道MOS晶體管206被串聯(lián)連接處，被構(gòu)造成存儲(chǔ)區(qū)的第二節(jié)點(diǎn)N2。第二節(jié)點(diǎn)N2經(jīng)由n溝道MOS晶體管204被連接到位線BLB。位線BLT和BLB被提供成互補(bǔ)位線對(duì)，用來(lái)傳輸互補(bǔ)電平的信號(hào)。
n溝道MOS晶體管203和204的工作由字線WL的電位來(lái)控制。在本例子中，當(dāng)字線WL被驅(qū)動(dòng)到高電平時(shí)，n溝道MOS晶體管203和204開(kāi)始導(dǎo)電，致使存儲(chǔ)區(qū)的第一節(jié)點(diǎn)N1和第二節(jié)點(diǎn)N2分別被連接到位線BLT和BLB，從而有可能將數(shù)據(jù)寫(xiě)入到存儲(chǔ)區(qū)中，以及從存儲(chǔ)區(qū)讀出數(shù)據(jù)。
p溝道MOS晶體管201和202被構(gòu)造成垂直結(jié)構(gòu)。如稍后要描述的那樣，p溝道MOS晶體管201被層疊在n溝道MOS晶體管205上，且p溝道MOS晶體管202被層疊在n溝道MOS晶體管206上，從而達(dá)致了存儲(chǔ)單元面積的減小。
雖然圖2所示的6T單元200具有在完全靜態(tài)工作中被高速激活且待機(jī)電流消耗低的優(yōu)點(diǎn)，但組成元件數(shù)目增大，各個(gè)節(jié)點(diǎn)之間連接的數(shù)目也增大。因此，單位單元的尺寸變得比較大。
圖3示出了應(yīng)用于各個(gè)4T單元區(qū)13、14、15的4T單元300的結(jié)構(gòu)例子。
n溝道MOS晶體管305和306還被稱為驅(qū)動(dòng)MOS，且被彼此連接以構(gòu)成存儲(chǔ)區(qū)。n溝道MOS晶體管305和306的源電極被連接到低電位側(cè)上的電源VSS。n溝道MOS晶體管305的漏電極與n溝道MOS晶體管306的柵電極被彼此連接處，被構(gòu)造成存儲(chǔ)區(qū)的第一節(jié)點(diǎn)N3。第一節(jié)點(diǎn)N3經(jīng)由p溝道MOS晶體管301被連接到位線BLT。n溝道MOS晶體管306的漏電極與n溝道MOS晶體管305的柵電極被彼此連接處，被構(gòu)造成存儲(chǔ)區(qū)的第二節(jié)點(diǎn)N4。第二節(jié)點(diǎn)N4經(jīng)由p溝道MOS晶體管302被連接到位線BLB。
p溝道MOS晶體管301和302還被稱為傳送MOS，且其工作由字線WL的電位來(lái)控制。在本例子中，當(dāng)字線WL被驅(qū)動(dòng)到低電平時(shí)，p溝道MOS晶體管301和302開(kāi)始導(dǎo)電，致使存儲(chǔ)區(qū)的第一節(jié)點(diǎn)N3和第二節(jié)點(diǎn)N4被連接到其相應(yīng)的位線BLT和BLB，從而有可能將數(shù)據(jù)寫(xiě)入到存儲(chǔ)區(qū)中，以及從存儲(chǔ)區(qū)讀出數(shù)據(jù)。
p溝道MOS晶體管301和302被構(gòu)造成垂直結(jié)構(gòu)。如稍后要描述的那樣，p溝道MOS晶體管301被層疊在n溝道MOS晶體管305上，且p溝道MOS晶體管302被層疊在n溝道MOS晶體管306上，從而能夠達(dá)致存儲(chǔ)單元面積的減小。
圖3所示的4T單元300保持高電平，可歸因于p溝道MOS晶體管301和302的泄漏。與圖2所示結(jié)構(gòu)相比，由于組成元件的數(shù)目小，且節(jié)點(diǎn)的數(shù)目也小，故單位單元的尺寸比較小，但折中關(guān)系被建立在4T單元的待機(jī)電流與運(yùn)行速度之間。例如，當(dāng)使待機(jī)電流減小時(shí)，運(yùn)行速度就相應(yīng)地降低。
圖5示出了用來(lái)與4T單元300進(jìn)行比較的本體4T單元的布局平面。由于4個(gè)晶體管由本體構(gòu)成，故本體4T單元需要提供對(duì)應(yīng)于4個(gè)MOS晶體管的空間作為它們的底座或基底。由于存在p溝道MOS晶體管和n溝道MOS晶體管，故要求良好的分隔。為了在p溝道區(qū)與n溝道區(qū)之間進(jìn)行布線，都必須通過(guò)上層。此時(shí)，需要接觸孔(LCONT和LCONT2)，用來(lái)連接各個(gè)擴(kuò)散層和各個(gè)布線層。
圖4示出了4T單元300主要部分的剖面。順便說(shuō)一下，圖3和4中①、②、③所指處被提供來(lái)確定主晶體管的電極。
由于以層疊在n溝道MOS晶體管305和306上的方式制作了垂直結(jié)構(gòu)型p溝道MOS晶體管301和302，故相當(dāng)于二個(gè)MOS晶體管的空間足以成為基座。由于p溝道MOS晶體管301和302是SOI型的，故無(wú)需小心地隔離。由于垂直結(jié)構(gòu)本身共用各個(gè)接觸，故無(wú)須提供對(duì)本體構(gòu)造至關(guān)重要的接觸孔。
由于p溝道MOS晶體管被用于4T單元300中中的傳送MOS(301和302)，故單元中的高電平在數(shù)據(jù)寫(xiě)入時(shí)被提升到各個(gè)位線的電位。但低電平僅僅使寫(xiě)入達(dá)到VSS-Vth。此處，Vth被定義為各個(gè)傳送MOS(301和302)的閾值電壓。因此，以下列方式來(lái)執(zhí)行“0”寫(xiě)入補(bǔ)償。
圖6示出了此時(shí)4T單元300的保持狀態(tài)與主節(jié)點(diǎn)電壓之間的關(guān)系。
p溝道MOS晶體管301或302的泄漏補(bǔ)償了由n溝道MOS晶體管關(guān)斷時(shí)在成為高電平(邏輯值“1”)的節(jié)點(diǎn)N3或N4處的泄漏造成的電壓降。因此，p溝道MOS晶體管301或302被控制到非常淺的導(dǎo)通狀態(tài)(Vgs＝α)。于是，如上所述的相同電流均勻流入到成為低電平(邏輯值“0”)的節(jié)點(diǎn)N3或N4。但此時(shí)它經(jīng)由處于導(dǎo)通狀態(tài)的n溝道MOS晶體管305或306流入到低電位電源VSS側(cè)。用上述電流產(chǎn)生了處于保持狀態(tài)的節(jié)點(diǎn)Vssm電位(+β)，并被用作“0”寫(xiě)入補(bǔ)償電位。
圖7示出了此時(shí)4T單元300的寫(xiě)入狀態(tài)與主節(jié)點(diǎn)電壓之間的關(guān)系。
在寫(xiě)入時(shí)，字線WL為低電平(＝VSS)，致使p溝道MOS晶體管301和302被連接。由于位線BLT處于高電平(＝VDD)，故以高電位側(cè)上的電源VDD電平作為參考電平，以共源構(gòu)造而工作。但由于采取上述晶體管對(duì)n溝道MOS晶體管305的電位比率，故當(dāng)保持原封不動(dòng)時(shí)，節(jié)點(diǎn)N3簡(jiǎn)單地上升到大約1/3。由于n溝道MOS晶體管305的驅(qū)動(dòng)隨著節(jié)點(diǎn)N4側(cè)電位的降低而變?nèi)?，故N3逐漸上升并最終達(dá)到高電位側(cè)上的電源VDD。相反，由于節(jié)點(diǎn)N4側(cè)一開(kāi)始為電源VDD電平，故采取共源構(gòu)造。而且，節(jié)點(diǎn)N4的電位由于沒(méi)有負(fù)載MOS晶體管而急劇降低。然而，隨著節(jié)點(diǎn)N4側(cè)的電位逐漸接近Vssm電平，柵-源電壓Vgs降低，故采取源輸出器工作。最后達(dá)到Vgs＝Vssm-Vss。此處，Vssm的電平被確定，致使Vgs達(dá)到大于或等于各個(gè)p溝道MOS晶體管301和302的閾值電壓。結(jié)果就進(jìn)行“0”寫(xiě)入補(bǔ)償。順便說(shuō)一下，即使某些情況下在各個(gè)節(jié)點(diǎn)處保留少許電壓，各節(jié)點(diǎn)會(huì)由于p溝道MOS晶體管301或302的泄漏而變成Vssm電平。
圖8示出了在4T單元300讀出和寫(xiě)入時(shí)的主要工作波形。
在被選擇的單元的情況下，字線WL被驅(qū)動(dòng)到低電平。在讀出周期中，字線WL被降低到低電位側(cè)上的電源VSS電平，致使節(jié)點(diǎn)N3和N4處的信號(hào)被讀入到位線BLT/BLB中。在寫(xiě)入周期中，字線WL被降低到電源VSS電平，致使寫(xiě)入數(shù)據(jù)被傳送到各個(gè)節(jié)點(diǎn)N3和N4。此時(shí)，使各個(gè)位線的低電平成為比字線WL的選擇電平(低電位側(cè)上的電源VSS電平)高出各個(gè)傳送MOS的閾值電壓，從而執(zhí)行“0”寫(xiě)入補(bǔ)償。
圖9示出了用于存儲(chǔ)單元陣列組合件25的各種內(nèi)部電壓。
各個(gè)位線的高電平被設(shè)定為1.7V，而各個(gè)位線的低電平被設(shè)定為0V(＝VSS)。字線的高電平(非選擇電平)被設(shè)定為1.2V，而字線的低電平(選擇電平)被設(shè)定為0V(＝VSS)?？紤]到“0”寫(xiě)入補(bǔ)償，4T單元300的Vssm電平(單元VSS)被設(shè)定為0.3V。這是當(dāng)Vgs＝Vssm-Vss時(shí)，以Vgs變得大于或等于各個(gè)p溝道MOS晶體管301和302的閾值電壓的方式確定的。這些各種各樣的電壓是借助于以下列方式對(duì)來(lái)自外部的電壓進(jìn)行步降而得到的。
亦即，饋?zhàn)酝獠康碾娫措妷?.5V(VDD)被步降電路91步降，從而產(chǎn)生被饋送到各個(gè)外圍電路的1.2V的內(nèi)部電壓。饋?zhàn)酝獠康碾娫措妷?.5V(VDD)被步降電路92步降，從而產(chǎn)生對(duì)應(yīng)于字線WL的高電平的1.2V。由于產(chǎn)生的1.2V穩(wěn)定了保持特性，故形成了調(diào)整和溫度補(bǔ)償。此電壓被非選擇字線處的寄生電容器C1穩(wěn)定。單元VDD＝0.3V被恒壓電路93和存儲(chǔ)單元陣列中的寄生電容器C2穩(wěn)定。恒壓電路93被連接到4T單元300中的n溝道MOS晶體管305和306的源電極以及低電位側(cè)上的電源VSS，并用作單元電流的可變阻抗裝置。雖然沒(méi)有特別的限制，但恒壓電路93包含連接到4T單元300中n溝道MOS晶體管305和306的源電極以及低電位側(cè)上電源VSS的n溝道MOS晶體管933、用來(lái)根據(jù)饋?zhàn)酝獠康碾娫措妷?.5V(VDD)產(chǎn)生參考電壓Vref的參考電壓發(fā)生器931、以及用來(lái)確定參考電壓發(fā)生器931產(chǎn)生的參考電壓Vref與單元VSS之間的差值并根據(jù)此差值控制n溝道MOS晶體管933的導(dǎo)通電阻的誤差放大器932。參考電壓發(fā)生器931根據(jù)調(diào)整和溫度補(bǔ)償而穩(wěn)定參考電壓Vref。亦即，參考電壓發(fā)生器931配備有諸如帶隙參考之類的穩(wěn)定的參考電壓源、能夠在測(cè)試時(shí)調(diào)整的熔絲電路、以及贗調(diào)整電路即模擬調(diào)整電路。利用調(diào)整功能來(lái)修正各個(gè)p溝道MOS晶體管之間的變化，從而也可能達(dá)致成品率的改善。由于模擬調(diào)整功能，電壓電平根據(jù)測(cè)試命令被改變而不引起熔絲熔斷，從而設(shè)法便利寫(xiě)入裕度測(cè)試。
根據(jù)上述例子，能夠獲得下列工作和效果。
(1)通常，存儲(chǔ)單元的密度按DRAM單元區(qū)、4T單元區(qū)、6T單元區(qū)的順序下降。隨機(jī)存取的速度按6T單元區(qū)、4T單元區(qū)、DRAM單元區(qū)的順序降低。于是，量大且其中不怎么強(qiáng)調(diào)存取速度的數(shù)據(jù)，最好被存儲(chǔ)在DRAM區(qū)19中，而使用頻率高且需要高速存取的數(shù)據(jù)，最好被存儲(chǔ)在各個(gè)6T單元區(qū)16、17、18以及4T單元區(qū)13、14、15中。根據(jù)存取速度、使用頻率等的要求而恰當(dāng)?shù)厥褂眠@些單元區(qū)，從而以這種方式獲得最佳的性能。由于位線在不同單元區(qū)之間導(dǎo)電，故能夠經(jīng)由位線而高速進(jìn)行各個(gè)存儲(chǔ)數(shù)據(jù)的復(fù)制。例如，當(dāng)存儲(chǔ)在6T單元區(qū)16、17、18中的數(shù)據(jù)分別被傳送到4T單元區(qū)13、14、15時(shí)，用導(dǎo)電的位線能夠得到高速數(shù)據(jù)傳送。
(2)由于單元VDD＝0.3V被用來(lái)執(zhí)行“0”寫(xiě)入補(bǔ)償，故在寫(xiě)入低電平時(shí)能夠得到超過(guò)VSS-Vth限度的寫(xiě)入。單元VDD＝0.3V也由恒壓電路93和存儲(chǔ)單元陣列中的寄生電容器C2來(lái)穩(wěn)定。恒壓電路93被連接到4T單元300中的n溝道MOS晶體管305和306的源電極以及低電位側(cè)上的電源VSS，并用作單元電流的可變阻抗裝置。恒壓電路93包含連接到4T單元300中n溝道MOS晶體管305和306的源電極以及低電位側(cè)上電源VSS的n溝道MOS晶體管933、用來(lái)根據(jù)饋?zhàn)酝獠康碾娫措妷?.5V(VDD)產(chǎn)生參考電壓Vref的參考電壓發(fā)生器931、以及用來(lái)確定參考電壓發(fā)生器931產(chǎn)生的參考電壓Vref與單元VSS之間的差值并根據(jù)此差值控制n溝道MOS晶體管933的導(dǎo)通電阻的誤差放大器932，從而達(dá)致單元VDD＝0.3V的穩(wěn)定。
(3)由于垂直結(jié)構(gòu)的p溝道MOS晶體管301和302被應(yīng)用于傳送MOS，且垂直結(jié)構(gòu)的p溝道MOS晶體管301和302以堆積在n溝道MOS晶體管305和306上的形式被制作，故對(duì)應(yīng)于二個(gè)MOS晶體管的空間足以作為基座。由于p溝道MOS晶體管301和302是SOI型的，故無(wú)須小心的隔離。由于它們本身因?yàn)榇怪苯Y(jié)構(gòu)而共用各個(gè)接觸，故無(wú)須提供對(duì)本體構(gòu)造至關(guān)重要的接觸孔。從這一觀點(diǎn)看，能夠達(dá)致存儲(chǔ)單元的按比例縮小。
圖10示出了包括根據(jù)本發(fā)明的半導(dǎo)體存儲(chǔ)器件的半導(dǎo)體集成電路的結(jié)構(gòu)例子。
雖然沒(méi)有特別的限制，但圖10所示的半導(dǎo)體集成電路100包括輸入電路101、電平移位器102、內(nèi)部邏輯103、電平移位器104、輸出電路105、步降電源電路106、以及SRAM宏107，并用熟知的半導(dǎo)體集成電路制造技術(shù)被制作在諸如單晶硅襯底之類的半導(dǎo)體襯底上。輸入電路101具有取得經(jīng)由輸入端子輸入的信號(hào)的功能。電平移位器102具有將經(jīng)由輸入電路101輸入的高電位側(cè)上電源VDD系統(tǒng)的信號(hào)(高電壓)移位到Vperi系統(tǒng)(低電壓)的功能。內(nèi)部邏輯103是Vperi系統(tǒng)的，且包括用來(lái)對(duì)輸入信號(hào)實(shí)現(xiàn)預(yù)定邏輯操作處理的中央處理器及其外圍電路。在內(nèi)部邏輯103的邏輯操作時(shí)，SRAM宏107被存取，且其中存儲(chǔ)的信息按需要被使用。電平移位器104具有降從內(nèi)部邏輯103輸出的信號(hào)(Vperi系統(tǒng))移位到高電位側(cè)上電源VDD系統(tǒng)的功能。輸出電路105具有將從電平移位器104輸出的信號(hào)從輸出端子輸出的功能。
步降電源電路106對(duì)施加在高電位側(cè)上的電源VDD進(jìn)行步降，從而產(chǎn)生低于VDD電平的電壓Vperi。產(chǎn)生的電壓Vperi被饋送到電平移位器102、內(nèi)部邏輯103、電平移位器104、以及SRAM宏107。
雖然沒(méi)有特別的限制，但SRAM宏107包括Y(列)譯碼器108、主放大器和寫(xiě)入放大器109、列選擇電路110、SRAM矩陣111、VSSM發(fā)生器112、VWL發(fā)生器113、以及字線驅(qū)動(dòng)器114。
圖11示出了SRAM宏107主要部分的結(jié)構(gòu)例子。
SRAM矩陣111包括多個(gè)字線、提供成與字線相交的多個(gè)位線、以及分別提供在字線與位線分別相交處的多個(gè)4T單元。結(jié)構(gòu)各與圖3所示相同的單元基本上被應(yīng)用于4T單元。亦即，n溝道MOS晶體管305和306被連接以構(gòu)成存儲(chǔ)區(qū)。n溝道MOS晶體管305和306的源電極被連接到低電位側(cè)上的電源Vssm。n溝道MOS晶體管305的漏電極與n溝道MOS晶體管306的柵電極被彼此連接處，被構(gòu)造成存儲(chǔ)區(qū)的第一節(jié)點(diǎn)N3。第一節(jié)點(diǎn)N3經(jīng)由p溝道MOS晶體管301被連接到位線BLT。n溝道MOS晶體管306的漏電極與n溝道MOS晶體管305的柵電極被彼此連接處，被構(gòu)造成存儲(chǔ)區(qū)的第二節(jié)點(diǎn)N4。第二節(jié)點(diǎn)N4經(jīng)由p溝道MOS晶體管302被連接到位線BLB。
p溝道MOS晶體管301和302的工作受字線WL的電位控制。在本例子中，當(dāng)字線WL被驅(qū)動(dòng)到低電平時(shí)，p溝道MOS晶體管301和302導(dǎo)電，致使存儲(chǔ)區(qū)的第一節(jié)點(diǎn)N3和第二節(jié)點(diǎn)N4分別被連接到位線BLT和BLB，于是使之可能將數(shù)據(jù)寫(xiě)入到存儲(chǔ)區(qū)中以及從存儲(chǔ)區(qū)讀出數(shù)據(jù)。
p溝道MOS晶體管301和302被構(gòu)造成圖4所示的垂直結(jié)構(gòu)。p溝道MOS晶體管301被層疊在n溝道MOS晶體管305上，且p溝道MOS晶體管302被層疊在n溝道MOS晶體管306上，從而能夠達(dá)致存儲(chǔ)單元面積的減小。
VSSM發(fā)生器112以例如相似于圖9所示恒壓電路93的方式被構(gòu)成，且執(zhí)行“0”寫(xiě)入補(bǔ)償。
多個(gè)字線WL被字線驅(qū)動(dòng)器(WLD)120選擇性地驅(qū)動(dòng)。字線驅(qū)動(dòng)器120對(duì)輸入的X(行)地址信號(hào)進(jìn)行譯碼，并根據(jù)譯碼結(jié)果，將多個(gè)字線WL中對(duì)應(yīng)于X地址的字線驅(qū)動(dòng)到選擇電平。在本例子中，由于p溝道MOS晶體管301和302被用作4T單元300的傳送MOS，故字線WL的選擇電平是低電平，等于低電位側(cè)上的電源VSS電平。
VWL發(fā)生器121根據(jù)p溝道MOS晶體管和n溝道MOS晶體管泄漏電流之間的比率來(lái)控制各個(gè)字線的驅(qū)動(dòng)電位電平。
互補(bǔ)的位線BLT和BLB經(jīng)由列選擇電路110被選擇性地連接到主放大器和寫(xiě)入放大器109。主放大器和寫(xiě)入放大器109包括用來(lái)放大通過(guò)列選擇電路110傳輸?shù)男盘?hào)的主放大器MA以及用來(lái)將寫(xiě)入信號(hào)通過(guò)列選擇電路110饋送到位線BLT和BLB的寫(xiě)入放大器WA。
列選擇電路110被如下構(gòu)成p溝道MOS晶體管135和n溝道MOS晶體管136被并聯(lián)連接，以構(gòu)成列開(kāi)關(guān)。位線BLT通過(guò)列開(kāi)關(guān)被連接到主放大器MA和寫(xiě)入放大器WA。p溝道MOS晶體管137和n溝道MOS晶體管138被并聯(lián)連接，以構(gòu)成列開(kāi)關(guān)。位線BLB通過(guò)列開(kāi)關(guān)被連接到主放大器MA和寫(xiě)入放大器WA。還提供了預(yù)充電電路，用來(lái)將各個(gè)位線BLT和BLB預(yù)充電到預(yù)定的電壓電平。此預(yù)充電電路包含連接到位線BLT的p溝道MOS晶體管132以及連接到位線BLB的p溝道MOS晶體管133，二者被串聯(lián)連接。p溝道MOS晶體管132和133被串聯(lián)連接處的節(jié)點(diǎn)，被饋以預(yù)定電平的預(yù)充電電壓VbHold。列選擇信號(hào)Ys被傳送到p溝道MOS晶體管132和133的柵電極。當(dāng)列選擇信號(hào)Ys的電平被要求低時(shí)，使p溝道MOS晶體管132和133導(dǎo)電，致使位線BLT和BLB被預(yù)充電電壓VbHold預(yù)充電。提供了用于均衡的p溝道MOS晶體管131，以便使位線BLT和BLB短路。當(dāng)列選擇信號(hào)Ys的電平被要求低，致使位線BLT和BLB被饋以預(yù)充電電壓VbHold時(shí)，用于均衡的p溝道MOS晶體管31導(dǎo)電，致使位線BLT和BLB的預(yù)充電電平彼此相等。
主放大器MA包含都彼此連接的p溝道MOS晶體管139和140以及n溝道MOS晶體管141、142、143、144、145。MOS晶體管139、140、143的串聯(lián)連接的電路以及MOS晶體管140、142、144的串聯(lián)連接的電路，被連接成回路形式，以便構(gòu)成鎖存電路。p溝道MOS晶體管139和140的源電極被饋以電壓Vperi。n溝道MOS晶體管143和144的源電極通過(guò)n溝道MOS晶體管145被連接到低電位側(cè)上的電源VSS。主放大器使信號(hào)MAE能夠被傳送到n溝道MOS晶體管145的柵電極。當(dāng)主放大器使信號(hào)MAE的電平能夠被要求高，致使n溝道MOS晶體管145導(dǎo)電時(shí)，主放大器MA變成啟動(dòng)即可工作狀態(tài)。
寫(xiě)入放大器WA包含彼此連接的p溝道MOS晶體管146、148、150以及n溝道MOS晶體管147、149。p溝道MOS晶體管146和n溝道MOS晶體管147被串聯(lián)連接。它們的串聯(lián)連接點(diǎn)被構(gòu)造成節(jié)點(diǎn)IT，經(jīng)由列選擇電路110的MOS晶體管135和136被連接到位線BLT。p溝道MOS晶體管148和n溝道MOS晶體管149被串聯(lián)連接。它們的串聯(lián)連接點(diǎn)被構(gòu)造成節(jié)點(diǎn)IB，經(jīng)由列選擇電路110的MOS晶體管137和138被連接到位線BLB。p溝道MOS晶體管146的柵電極被饋以節(jié)點(diǎn)IT的升壓控制信號(hào)ITUB。當(dāng)要求升壓信號(hào)ITUB的電平低時(shí)，使p溝道MOS晶體管146導(dǎo)電，以便將基于高電位側(cè)上的電源VDD的高電壓饋送到節(jié)點(diǎn)IT。p溝道MOS晶體管148的柵電極被饋以節(jié)點(diǎn)IB的升壓控制信號(hào)IBUB。當(dāng)要求升壓控制信號(hào)IBUB的電平低時(shí)，使p溝道MOS晶體管148導(dǎo)電，以便將基于高電位側(cè)上的電源VDD的高電壓饋送到節(jié)點(diǎn)IB。
n溝道MOS晶體管147和149的源電極被連接到低電位側(cè)上的電源VDSS。n溝道MOS晶體管147和149的柵電極被饋以寫(xiě)入數(shù)據(jù)ITD和IBD。根據(jù)寫(xiě)入數(shù)據(jù)ITD和IBD來(lái)控制n溝道MOS晶體管147和149的的工作，以便能夠進(jìn)行數(shù)據(jù)寫(xiě)入。
而且，提供了p溝道MOS晶體管150，以便對(duì)節(jié)點(diǎn)IT和IB進(jìn)行短路。根據(jù)傳送到p溝道MOS晶體管150柵電極的均衡控制信號(hào)IEQB，節(jié)點(diǎn)IT和IB被均衡。
此處，4T單元300中的單元讀出電流和泄漏電流彼此成正比。這意味著高速運(yùn)行和低泄漏不能兼顧。亦即，當(dāng)為了高速運(yùn)行而降低閾值電壓以便確保足夠的柵-源電壓Vgs時(shí)，大的待機(jī)電流就流動(dòng)。相反，當(dāng)使閾值電壓高以便降低漏-源電壓Vds時(shí)，小的讀出電流就流動(dòng)，致使得到低速運(yùn)行。
雖然在待機(jī)模式中提高了單元VSS以便達(dá)致泄漏電流的降低，但需要設(shè)定各個(gè)模式，無(wú)法執(zhí)行頻繁的待機(jī)。
于是，圖10所示的SRAM宏107利用了閾值電壓高的MOS晶體管(厚膜元件)。這樣，在讀出之外的周期內(nèi)，降低Vb1，以便形成低泄漏狀態(tài)，并在讀出時(shí)，對(duì)被列選擇系統(tǒng)(Ys)選擇的位線進(jìn)行升壓，從而能夠得到電流消耗的降低和數(shù)據(jù)的高速讀出。
亦即，厚膜元件(高耐壓MOS晶體管)被應(yīng)用于構(gòu)成4T單元300的所有MOS晶體管、構(gòu)成列選擇電路110的所有MOS晶體管、構(gòu)成寫(xiě)入放大器WA的所有MOS晶體管、以及主放大器MA中的MOS晶體管141和142，它們的閾值電壓從而被設(shè)定為高，此外，位線預(yù)充電電壓Vb1Hold被設(shè)定為低。
圖12典型地示出了主放大器MA主要部分的剖面結(jié)構(gòu)。
主放大器MA被構(gòu)造成VDD系統(tǒng)被轉(zhuǎn)換成Vperi系統(tǒng)的部分。僅僅n溝道MOS晶體管141和142被構(gòu)造成厚膜元件，而其他的MOS晶體管被構(gòu)造成薄膜元件。各個(gè)厚膜元件的柵的氧化物膜厚度被形成為厚于其它MOS晶體管例如薄膜MOS晶體管143的氧化物膜厚度。
利用這種厚膜元件，能夠降低待機(jī)電流。但由于若保持原封不動(dòng)，則在數(shù)據(jù)從4T單元300讀出時(shí)，僅僅得到小的讀出電流，故讀出數(shù)據(jù)費(fèi)時(shí)間。因此，在本例子中，高的電壓(高電位側(cè)上的電源VDD)被饋送到各根據(jù)列選擇信號(hào)Ys通過(guò)節(jié)點(diǎn)IT和IB選擇的位線BLT和BLB，從而提升了位線的預(yù)充電電平。結(jié)果，能夠從4T單元300高速讀出數(shù)據(jù)。即使在將數(shù)據(jù)寫(xiě)入到4T單元300中時(shí)，高的電壓(高電位側(cè)上的電源VDD)也以上述相同的方式經(jīng)由節(jié)點(diǎn)IT和IB被饋送到位線BLT和BLB，從而提升了位線的預(yù)充電電平，達(dá)致了寫(xiě)入的提速。
在本例子中，如上所述，經(jīng)由節(jié)點(diǎn)IT和IB饋送了高的電壓(高電位側(cè)上的電源VDD)來(lái)提升位線的預(yù)充電電平，從而能夠從4T單元300高速讀出數(shù)據(jù)。這樣，高耐壓MOS晶體管被用于所饋電壓高于預(yù)充電電壓的地方。舉例來(lái)說(shuō)，在圖11所示的結(jié)構(gòu)例子中，構(gòu)成4T單元300的所有MOS晶體管、構(gòu)成列選擇電路110的所有MOS晶體管、構(gòu)成寫(xiě)入放大器WA的所有MOS晶體管、以及主放大器MA的MOS晶體管141和142，被構(gòu)造成為高耐壓MOS晶體管。此時(shí)，類型完全相同于圖10所示輸入電路101和輸出電路105中所用的高耐壓MOS晶體管的那些晶體管，被用作內(nèi)部電路所用的高耐壓MOS晶體管。這是因?yàn)橛糜诎雽?dǎo)體內(nèi)部電路的各個(gè)MOS晶體管的膜厚度一般常常被限制為二類，且內(nèi)部電路的高耐壓MOS晶體管能夠被制作在其范圍內(nèi)。
圖13示出了傳送MOS(p溝道MOS晶體管301和302)以及驅(qū)動(dòng)MOS(n溝道MOS晶體管305和306)的泄漏電流特性。水平軸表示各個(gè)MOS晶體管的柵-源電壓，而垂直軸表示各個(gè)MOS晶體管的漏-源電流。實(shí)線表示的特性曲線對(duì)應(yīng)于各個(gè)位線BL的電位等于1.5V的情況，而虛線表示的特性曲線對(duì)應(yīng)于各個(gè)位線BL的電位等于2.0V的情況。圖14示出了導(dǎo)通電流特性。
極性與使溝道導(dǎo)通的電位相反的電位，被施加在柵與源之間，以便增大泄漏電流。這是所謂的GIDL(柵誘導(dǎo)的漏泄漏電流)特性。在本例子中，這一GIDL特性被用來(lái)保持?jǐn)?shù)據(jù)。順便說(shuō)一下，在例如論文“Ja-Hao Chen，Shyh-Chyi Wong，and Yeong-Her Wang，“An Analytic Three-Terminal Band-to-Band Tunneling Model onGIDL in MOSFET”，IEEE TRANSACTIONS ON ELECTRON，Vol.48，7，July 2001”中，已經(jīng)描述了MOS晶體管的GIDL特性。
參照?qǐng)D13，由于在讀出時(shí)位線BL的電位等于2.0V，故導(dǎo)致各個(gè)傳送MOS的柵-源電壓Vgs為-0.1V。于是，傳送MOS由GIDL特性保持非常微弱的導(dǎo)通，泄漏電流因而比平常增大得更少。利用這種模式，能夠加速各個(gè)非選擇單元的恢復(fù)。
在p溝道MOS晶體管的GIDL區(qū)中進(jìn)行數(shù)據(jù)的保持。亦即，各個(gè)晶體管被設(shè)定成在極性與使溝道導(dǎo)通的電位相反的電位被施加在柵與源之間的狀態(tài)下將數(shù)據(jù)保持在存儲(chǔ)區(qū)中的高電平側(cè)上。這是由于下列理由。
亦即，當(dāng)位線被升壓時(shí)，相應(yīng)字線的電位被相對(duì)降低。同一個(gè)位線上所有非選擇存儲(chǔ)單元中僅僅某些存儲(chǔ)單元被置于選擇狀態(tài)，致使大電流被用盡。但若用p溝道MOS晶體管的GIDL區(qū)來(lái)保持?jǐn)?shù)據(jù)的高電平，則即使各個(gè)位線的電位上升，也不需要提高泄漏電流。
于是，在本例子中，位線的電位BL是+0.4V(1.5V+0.4V＝1.9V)，且柵-源電壓Vgs在待機(jī)時(shí)被給定為0.4V的反偏壓。因此，利用GIDL區(qū)，字線WL保持高電平。若BL＝1.5V，則各個(gè)驅(qū)動(dòng)MOS(相當(dāng)于各個(gè)n溝道MOS晶體管305和306)的關(guān)斷泄漏電流為10-13A。與讀出電壓BL＝2.0V時(shí)的5×10-12相比，此電流為其1/50。
由于待機(jī)電流被設(shè)定到50-100倍于驅(qū)動(dòng)MOS的泄漏電流，故當(dāng)BL＝1.5V時(shí)，待機(jī)電流能夠?yàn)?0-13×100＝10-11，而當(dāng)BL＝2.0V時(shí)，待機(jī)電流能夠?yàn)?×10-12×100＝2×10-10的1/20。當(dāng)設(shè)定BL＝2.0V時(shí)，相對(duì)于BL＝1.5V時(shí)的1.1mA，在讀出時(shí)得到了4.0mA，致使能夠得到3.6倍的提高(提速)。
圖15示出了圖11所示SRAM宏主要部分的工作波形。在本例子中，示出了保持周期、讀出周期、以及寫(xiě)入周期。
在保持周期中，位線被低位線預(yù)充電電壓Vb1Hoid預(yù)充電，從而降低了單元泄漏電流。
在讀出周期中，高電位側(cè)上的電源VDD被施加到主放大器MA和寫(xiě)入放大器WA。因此，被列選擇電路110選擇的位線BLT和BLB的電位上升，且存儲(chǔ)單元相應(yīng)的驅(qū)動(dòng)力增大。在完成讀出之后，分別使位線BLT和BLB為高電位電平，以便進(jìn)行單元恢復(fù)。
在設(shè)定為緊接讀出周期之后的保持周期中，當(dāng)分別使位線BLT和BLB為非選擇狀態(tài)時(shí)，位線BLT/BLB被緩慢地恢復(fù)到原先的電壓電平Vb1Hold。
接著，在寫(xiě)入周期中，以相似于讀出周期的方式，高電位側(cè)上的電源VDD被施加到主放大器MA和寫(xiě)入放大器WA。因此，被列選擇電路110選擇的位線BLT和BLB的電位上升，且存儲(chǔ)單元相應(yīng)的驅(qū)動(dòng)力增大。在完成寫(xiě)入之后，使位線BLT和BLB的電位等于高電位，以便實(shí)現(xiàn)單元恢復(fù)。
根據(jù)上述例子，能夠得到下列工作和效果。
亦即，厚膜元件被應(yīng)用于構(gòu)成4T單元300的所有MOS晶體管、構(gòu)成列選擇電路110的所有MOS晶體管、構(gòu)成寫(xiě)入放大器WA的所有MOS晶體管、以及主放大器MA中的MOS晶體管141和142，它們的閾值電壓從而被設(shè)定為高，此外，位線預(yù)充電電壓Vb1Hold被設(shè)定為低。因而可能達(dá)致待機(jī)電流降低。在讀出時(shí)，高的電壓(高電位側(cè)上的電源VDD)經(jīng)由節(jié)點(diǎn)IT和IB被施加到根據(jù)列選擇信號(hào)Ys選擇的位線BLT和BLB，從而提升位線的預(yù)充電電平，于是有可能從4T單元300高速讀出數(shù)據(jù)。
即使在數(shù)據(jù)寫(xiě)入到4T單元300中時(shí)，高的電壓(高電位側(cè)上的電源VDD)也同樣經(jīng)由節(jié)點(diǎn)IT和IB被施加到位線BLT和BLB，從而提升位線的預(yù)充電電平，于是有可能達(dá)致數(shù)據(jù)寫(xiě)入提速。
雖然用上述各個(gè)實(shí)施方案已經(jīng)具體描述了本發(fā)明人上面提出的本發(fā)明，但本發(fā)明不局限于這些實(shí)施方案。不言自明，能夠在不偏離其本質(zhì)的范圍內(nèi)對(duì)其進(jìn)行各種改變。
例如，提供FRAM(鐵電RAM)區(qū)來(lái)取代圖1所示的DRAM單元區(qū)19。在FRAM區(qū)中可以布局各具有用于數(shù)據(jù)保持電容器中的鐵電膜的非易失存儲(chǔ)單元。
圖11所示的主放大器MA、寫(xiě)入放大器WA、列選擇電路110等，能夠被應(yīng)用于圖1所示的混合半導(dǎo)體存儲(chǔ)器件。
雖然上面的描述主要已經(jīng)由本發(fā)明人提出的本發(fā)明被應(yīng)用于屬于擴(kuò)展本發(fā)明背景應(yīng)用領(lǐng)域的包括SRAM宏的半導(dǎo)體集成電路的情況組成，但本發(fā)明不局限于此，而是能夠被廣泛地應(yīng)用于各種半導(dǎo)體集成電路。
能夠以至少包括位線為條件來(lái)應(yīng)用本發(fā)明。
利用本申請(qǐng)公開(kāi)的本發(fā)明的代表性發(fā)明得到的有利效果將簡(jiǎn)述如下當(dāng)存儲(chǔ)單元包含第一、第二、第三、第四晶體管時(shí)，第三和第四晶體管被構(gòu)造成垂直結(jié)構(gòu)，第三晶體管被層疊在第一晶體管上，而第四晶體管被層疊在第二晶體管上，從而能夠達(dá)致單元面積的減小。根據(jù)施加到各個(gè)第一和第二晶體管的源電位與字線選擇電平之間的差值達(dá)到大于或等于各個(gè)第三和第四晶體管的閾值電壓的條件而設(shè)定的電壓，被施加到第一和第二晶體管的各個(gè)源電極，借以提供“0”寫(xiě)入補(bǔ)償，從而達(dá)致邏輯值“0”的恰當(dāng)寫(xiě)入。高電壓預(yù)充電裝置在高于來(lái)自位線預(yù)充電電路的預(yù)充電電壓的電壓下執(zhí)行預(yù)充電，從而有可能達(dá)致待機(jī)電流的減小以及讀出和寫(xiě)入的加速。
權(quán)利要求
1.一種半導(dǎo)體存儲(chǔ)器件，它包含用來(lái)傳送數(shù)據(jù)的第一位線；與第一位線有互補(bǔ)電平關(guān)系的第二位線；存儲(chǔ)區(qū)，其中，第一晶體管的漏電極與第二晶體管的柵電極被彼此連接以形成第一節(jié)點(diǎn)，且第二晶體管的漏電極與第一晶體管的柵電極被彼此連接以形成第二節(jié)點(diǎn)；p溝道第三晶體管，它能夠根據(jù)字線的電壓電平而將第一節(jié)點(diǎn)連接到第一位線；p溝道第四晶體管，它能夠根據(jù)字線的電壓電平而將第二節(jié)點(diǎn)連接到第二位線；以及電源電路，它能夠?qū)⒏鶕?jù)施加到各個(gè)第一和第二晶體管的源電位與字線選擇電平電位之間的差變得大于或等于各個(gè)第三和第四晶體管的閾值電壓的條件而設(shè)定的電壓，饋送到各個(gè)第一和第二晶體管的源電極，其中，第三和第四晶體管被構(gòu)造成垂直結(jié)構(gòu)，第三晶體管被層疊在第一晶體管上，而第四晶體管被層疊在第二晶體管上。
2.根據(jù)權(quán)利要求1的半導(dǎo)體存儲(chǔ)器件，其中，字線選擇電平的電位被設(shè)定為地電平。
3.根據(jù)權(quán)利要求2的半導(dǎo)體存儲(chǔ)器件，其中，電源電路包括連接到第一和第二晶體管的源電極和地的第五晶體管；以及誤差放大器，用來(lái)確定施加到其上的參考電壓與施加到各個(gè)第一和第二晶體管的源電位之間的差值，并用來(lái)根據(jù)此差值而控制第五晶體管的導(dǎo)通電阻。
4.一種半導(dǎo)體存儲(chǔ)器件，它包含第一存儲(chǔ)單元區(qū)，其中，第一存儲(chǔ)單元被設(shè)置成陣列形式；第二存儲(chǔ)單元區(qū)，其中，結(jié)構(gòu)不同于第一存儲(chǔ)單元的第二存儲(chǔ)單元被設(shè)置成陣列形式；以及第一存儲(chǔ)單元區(qū)與第二存儲(chǔ)單元區(qū)之間共用的外圍電路，其中，所述各個(gè)第一存儲(chǔ)單元包括包含彼此連接的n溝道第一MOS晶體管和n溝道第二MOS晶體管的存儲(chǔ)區(qū)；能夠?qū)⒌谝籑OS晶體管的漏電極和第二MOS晶體管的柵電極連接到第一位線的p溝道第三MOS晶體管；以及能夠?qū)⒌诙﨧OS晶體管的漏電極和第一MOS晶體管的柵電極連接到第一位線的p溝道第四MOS晶體管，其中，第三和第四MOS晶體管被構(gòu)造成垂直結(jié)構(gòu)，第三MOS晶體管被層疊在第一MOS晶體管上，且第四MOS晶體管被層疊在第二MOS晶體管上，其中，所述各個(gè)第二存儲(chǔ)單元包括存儲(chǔ)區(qū)，其中，包含串聯(lián)連接的p溝道第五MOS晶體管和n溝道第六MOS晶體管的第一倒相器以及包含串聯(lián)連接的p溝道第七M(jìn)OS晶體管和n溝道第八MOS晶體管的第二倒相器，被串聯(lián)連接成回路形式，且其中，第五和第七M(jìn)OS晶體管被構(gòu)造成垂直結(jié)構(gòu)，第五MOS晶體管被層疊在第六MOS晶體管上，而第七M(jìn)OS晶體管被層疊在第八MOS晶體管上。
5.根據(jù)權(quán)利要求4的半導(dǎo)體存儲(chǔ)器件，其中，使第一存儲(chǔ)單元陣列中相鄰位線之間的陣列間距與第二存儲(chǔ)單元陣列中相鄰位線之間的陣列間距彼此相等，以便在第一存儲(chǔ)單元陣列與第二存儲(chǔ)單元陣列之間共用位線。
6.根據(jù)權(quán)利要求4的半導(dǎo)體存儲(chǔ)器件，其中，當(dāng)?shù)谝淮鎯?chǔ)單元陣列與第二存儲(chǔ)單元陣列的位線陣列間距彼此不同時(shí)，將用來(lái)選擇性地連接位線的選擇器，插入在第一存儲(chǔ)單元陣列的位線與第二存儲(chǔ)單元陣列的位線之間。
7.根據(jù)權(quán)利要求1-6中任何一個(gè)的半導(dǎo)體存儲(chǔ)器件，其中，各個(gè)第三和第四MOS晶體管被設(shè)定成在極性與用來(lái)使溝道導(dǎo)通的電位相反的電位被施加在柵與源之間的狀態(tài)下將數(shù)據(jù)保持在存儲(chǔ)區(qū)中的高電平側(cè)上。
8.一種半導(dǎo)體存儲(chǔ)器件，它包含提供在字線與位線交點(diǎn)處的存儲(chǔ)單元；用來(lái)選擇性地將位線連接到數(shù)據(jù)線的列選擇開(kāi)關(guān)；用來(lái)將各個(gè)位線預(yù)充電到預(yù)定電平的位線預(yù)充電電路；以及能夠在高于位線預(yù)充電電路輸出的預(yù)充電電壓的電平電壓下對(duì)列選擇開(kāi)關(guān)選擇的位線進(jìn)行預(yù)充電的高電壓預(yù)充電裝置。
9.根據(jù)權(quán)利要求8的半導(dǎo)體存儲(chǔ)器件，還包括經(jīng)由列選擇開(kāi)關(guān)連接到位線且能夠通過(guò)列選擇開(kāi)關(guān)選擇的位線將數(shù)據(jù)寫(xiě)入到相應(yīng)存儲(chǔ)單元中的寫(xiě)入放大器，所述寫(xiě)入放大器包括高電壓預(yù)充電裝置。
10.根據(jù)權(quán)利要求8或9的半導(dǎo)體存儲(chǔ)器件，其中的存儲(chǔ)單元包括包含彼此連接的n溝道第一MOS晶體管和n溝道第二MOS晶體管的存儲(chǔ)區(qū)；能夠?qū)⒌谝籑OS晶體管的漏電極和第二MOS晶體管的柵電極連接到第一位線的p溝道第三MOS晶體管；以及能夠?qū)⒌诙﨧OS晶體管的漏電極和第一MOS晶體管的柵電極連接到第一位線的p溝道第四MOS晶體管，且其中，第三和第四MOS晶體管被構(gòu)造成垂直結(jié)構(gòu)，第三MOS晶體管被層疊在第一MOS晶體管上，且第四MOS晶體管被層疊在第二MOS晶體管上。
11.根據(jù)權(quán)利要求10的半導(dǎo)體存儲(chǔ)器件，還包括電源電路，它能夠?qū)⒏鶕?jù)施加到各個(gè)第一和第二MOS晶體管的源電位與字線選擇電平電位之間的差值變得大于或等于各個(gè)第三和第四MOS晶體管的閾值電壓的條件而設(shè)定的電壓，饋送到各個(gè)第一和第二MOS晶體管的源電極。
12.根據(jù)權(quán)利要求11的半導(dǎo)體存儲(chǔ)器件，其中，各個(gè)第三和第四MOS晶體管被設(shè)定成在極性與用來(lái)使溝道導(dǎo)通的電位相反的電位被施加在柵與源之間的狀態(tài)下，將數(shù)據(jù)保持在存儲(chǔ)區(qū)中的高電平側(cè)上。
13.一種半導(dǎo)體集成電路，它包含用來(lái)提取數(shù)據(jù)的輸入電路；內(nèi)部邏輯，用來(lái)對(duì)經(jīng)由輸入電路提取的數(shù)據(jù)進(jìn)行邏輯運(yùn)算；以及有關(guān)內(nèi)部邏輯的邏輯運(yùn)算的存儲(chǔ)區(qū)，其中，存儲(chǔ)區(qū)包括權(quán)利要求8-12中任何一個(gè)所述的半導(dǎo)體存儲(chǔ)器件，且其中，在使用了比預(yù)充電電路輸出的預(yù)充電電壓高的電平電壓處，使用和在輸入電路或輸出電路中使用的高耐壓MOS晶體管相同類型的MOS晶體管。
全文摘要
本發(fā)明提供了一種半導(dǎo)體存儲(chǔ)器件，在此半導(dǎo)體器件中，第三和第四晶體管被構(gòu)造成垂直結(jié)構(gòu)。第三晶體管被層疊在第一晶體管上，而第四晶體管被層疊在第二晶體管上，從而達(dá)致了單元面積的減小。根據(jù)施加到各個(gè)第一和第二晶體管的源電位與字線選擇電平電位之間的差值變得大于或等于各個(gè)第三和第四晶體管的閾值電壓的條件而設(shè)定的電壓，被饋送到各個(gè)第一和第二晶體管的源電極，從而執(zhí)行“0”寫(xiě)入補(bǔ)償。
文檔編號(hào)H01L27/12GK1505045SQ20031011868
公開(kāi)日2004年6月16日 申請(qǐng)日期2003年11月28日 優(yōu)先權(quán)日2002年11月29日
發(fā)明者高橋保 , 高橋保彥, 征, 田中孝征 申請(qǐng)人:株式會(huì)社瑞薩科技