專利名稱：半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及半導體存儲器件，具體地說，涉及在能寫入多值信息的與非型閃速存儲器的寫入動作中，外加高電壓的部分和外加低電壓的部分相鄰的行解碼器。
背景技術：
作為非易失性半導體存儲器件的一種，眾所周知的有與非(NAND)型閃速存儲器EEPROM(Electrically ErasableProgrammable Read Only Memory)。圖18是概略表示與非型閃速存儲器EEPROM(半導體存儲器件)一般構造的功能框圖。如圖18所示，設置有存儲單元陣列MCA、行解碼器RD。行解碼器RD具有用于向存儲單元MC外加電壓的傳輸門部TG和傳輸門控制部TCa、TCb。
圖19概略地表示圖18的存儲單元陣列MCA。如圖19所示，存儲單元陣列MCA的第一單元塊CB1具有m條與非列。各與非列入圖20所示，具有串聯(lián)的存儲晶體管MT1～MT2n、選擇晶體管ST1、ST2。各存儲晶體管使用閃速存儲器中應用的公開的晶體管構造、MONOS(Metal Oxide Nitride Oxide Semiconductor)晶體管等。在寫入時，電荷注入電荷存儲膜(浮柵電極)中。屬于各與非列內的相同行的晶體管的柵極通過控制柵CGa1～CGa2n、SGa1、SGa2相互連接。第二單元塊CB2也是同樣的結構。各與非列的各選擇晶體管的一方與位線BL1～BLm彼此連接，另一方與源線SL連接。
圖21概略表示圖18的傳輸門部TG。如圖21所示，傳輸門晶體管TRa1～TRa2n、傳輸門晶體管TRb1～TRb2n各自的第一端由連接部N1～N2n連接。傳輸門晶體管TRa1～TRa2n、傳輸門晶體管TRb1～TRb2n各自的第二端由控制柵CGa1～CGa2n、CGb1～CGb2n分別連接。a1～a2n、b1～b2n與行地址對應。
在所述結構的半導體存儲器件中，當向控制柵CGa4和位線BL2交叉的位置的存儲單元MC1寫入信息時，首先在位線BL2上外加低電平，對其他位線外加高電平。
在記錄雙值信息時通常使用的SB(Self Boost)方式中，在控制柵CG4a上外加程序電壓Vpg(例如，約18V)，在其他控制柵上外加通過電壓Vps(例如約10V)。其結果，信息被寫入存儲單元MC1中。
為了向各控制柵上外加所述電壓，在連接部N4上外加編程電壓Vpg，在其他連接部外加通過電壓Vps。接著，在柵布線TCa上外加導通電壓Vpgh(＝Vpg+晶體管的閾值電壓)。結果，傳輸門晶體管TRa1～TRa2n導通，各連接部N1～Nn的電壓傳輸給控制柵CGa1～CGan。此時，在柵布線TCb上外加0V，連接部N1～Nn的電壓不傳輸給控制柵CGb1～CGbn。
通過在各連接部和字布線上外加電壓，在傳輸門晶體管TRa4～TRa3(或TRa5)之間，形成在源極、漏極、柵極之間分別外加通過電壓Vps、編程電壓Vpg、導通電壓Vpgh的寄生晶體管。但是，在這樣的電壓組合中，由于所謂的反饋偏壓效應，抑制流過寄生晶體管內的泄漏電流。
近來，向存儲單元中記錄多值信息。此時，使用LSB(LocalSelf Boost)方式進行寫入。在LSB方式下，在控制柵CGa4上外加編程電壓Vpg，在CGa3和CGa5上外加0V，在其他控制柵上外加通過電壓Vps。外加這樣的電壓時，在傳輸門晶體管TRa4和TRa3(或TRa5)之間，形成在源極上外加0V，在漏極上外加編程電壓Vpg，在柵極上外加導通電壓Vpgh的寄生晶體管。這樣，在傳輸門部中，適當決定了各傳輸門晶體管的排列方式。
另外，代替LSB方式，也使用EASB(Erased Area SelfBoost)方式。在EASB方式中，在靠近控制柵CG4的源線一側相鄰的控制柵CG5上外加0V，在其他控制柵上外加通過電壓Vps。
如上所述，當LSB方式或EASB方式時，通過調整配置，能避免分別外加0V和編程電壓Vpg的傳輸門晶體管相鄰。但是，此時無法避免外加0V和通過電壓Vps的傳輸門晶體管相鄰。因此，在這些晶體管之間形成在源極上外加0V，在漏極上外加通過電壓Vps，在柵極上外加導通電壓Vpgh的寄生晶體管。其結果，該部分的元件分離絕緣膜的導電性反向，產生大的泄漏電流。
為了抑制流過寄生晶體管的泄漏電流(為了提高反向耐壓)，考慮提高傳輸門晶體管彼此間的元件分離絕緣膜下的區(qū)域的雜質濃度。但是，如果提高該區(qū)域的雜質濃度，則傳輸門晶體管的結耐壓降低。
另一方面，通過增大晶體管彼此間的元件分離絕緣膜，能使泄漏電流減小。但是，增大元件分離絕緣膜的結果是傳輸門部的面積增大，阻礙了使用LSB方式或EASB方式的半導體存儲器件的微細化。

發(fā)明內容
本發(fā)明第一視點的半導體存儲器件包括分別能對信息進行電改寫，并且行方向地址連續(xù)的第一、第二、第三存儲單元晶體管；電流通路的一端與所述第一存儲單元晶體管的控制電極連接，并且在另一端上外加寫入電壓的第一傳輸晶體管；電流通路的一端與所述第二存儲單元晶體管的控制電極連接，并且在另一端外加比所述寫入電壓低的通過電壓的第二傳輸晶體管；電流通路的一端與所述第三存儲單元晶體管的控制電極連接，并且在另一端上外加比通過電壓低的第一電壓的第三傳輸晶體管；在所述第一、第二傳輸晶體管的柵極上外加用于使第一、第二傳輸晶體管導通的第一導通電壓的第一控制部；在所述第三傳輸晶體管的柵極上外加用于使所述第三傳輸晶體管導通的第二導通電壓的第二控制部；所述第二導通電壓與所述第一導通電壓不同。


下面簡要說明附圖。
圖1是概略表示本發(fā)明實施例1的半導體存儲器件的圖。
圖2是概略表示圖1的傳輸門部TG1的圖。
圖3是表示傳輸門晶體管和外加電壓的圖。
圖4A、圖4B是表示傳輸門晶體管的劃分方法的例子的圖。
圖5A、圖5B是表示圖4A、圖4B的具體例的圖。
圖6A、圖6B是表示圖4A、圖4B的具體例的圖。
圖7是概略表示本發(fā)明實施例2的半導體存儲器件的圖。
圖8是概略表示圖7的傳輸門部TG1的圖。
圖9是概略表示圖7的傳輸門部TG2的圖。
圖10是概略表示本發(fā)明實施例2的半導體存儲器件的圖。
圖11是概略表示圖10的傳輸門部TG1的圖。
圖12是概略表示圖10的傳輸門部TG2的圖。
圖13是概略表示本發(fā)明實施例3的半導體存儲器件的圖。
圖14是概略表示本發(fā)明實施例4的半導體存儲器件的圖。
圖15是概略表示實施例4的變形例的半導體存儲器件的圖。
圖16是概略表示本發(fā)明實施例5的半導體存儲器件的圖。
圖17是概略表示本發(fā)明實施例5的半導體存儲器件的圖。
圖18是概略表示半導體存儲器件的一般構造的圖。
圖19是概略表示圖18的存儲單元陣列MCA的圖。
圖20是概略表示與非列的電路圖。
圖21是概略表示圖18的傳輸門部TG的圖。
具體實施例方式
下面，參照附圖來說明本發(fā)明的實施例。須指出的是，在以下的說明中，關于具有大致同一的功能和結構的構成要素，付與同一符號，只在必要時進行重復說明。
(實施例1)圖1是概略表示本發(fā)明實施例1的半導體存儲器件的功能框圖。如圖1所示，半導體存儲器件M包含形成多個記錄信息的存儲單元MC的存儲單元陣列MCA。存儲單元陣列MCA與行解碼器RD以及列解碼器CD連接。行解碼器RD以及列解碼器CD與控制部C連接?？刂撇緾按照供給的地址信號控制行解碼器RD和列解碼器CD，向給定地址的存儲單元MC寫入信息，或從存儲單元MC讀出信息。
行解碼器RD包括用于在存儲單元MC上外加給定電壓的傳輸門部TG1、控制傳輸門部TG1的傳輸門控制部TCa1、Tca2、TCb1、TCb2。
存儲單元陣列MCA的構造與圖19所示構造相同。圖2概略表示圖1的傳輸門部TG1。如圖2所示，傳輸門部TG1具有第一群GP1和第二群GP2。第一群GP1具有傳輸門晶體管TRa1和TRb1。傳輸門晶體管TRa1和TRb1各自的電流通路的第一端(晶體管的第一端)彼此由連接部N1連接。在連接部N上，通過未圖示的接點外加電壓。以下，把這樣的結構的兩個晶體管稱作第一晶體管組。第一群GP1具有與第一晶體管組同樣結構的第三、第五、…、第2n-3、第2n-1晶體管組。
傳輸門晶體管TRa1～TRa2n-1、TRb1～TRb2n-1的各自的電流通路的第二端(晶體管的第二端)與圖19的各控制柵連接。即晶體管TRa1和控制柵CGa1、晶體管TRa3和控制柵CGa3、…晶體管TRa2n-1和控制柵CGa2n-1連接。同樣，晶體管TRb1和控制柵CGb1、晶體管TRb3和控制柵CGb3、…晶體管TRb2n-1和控制柵CGb2n-1連接。
晶體管TRa1～TRa2n-1的各柵極與柵布線Ga1連接，晶體管TRb1～TRb2n-1的各柵極與柵布線Gb1連接。柵布線Ga1、Gb1與各圖1的傳輸門控制部TCa1、TCb1連接。
第二群GP2具有第二、第四、第六、第八、…、第2n-2、第2n晶體管組。傳輸門晶體管TRa2～TRa2n、TRb2～TRb2n的各電流通路的第二端與圖19的各控制柵，與第一群GP1同樣連接。
晶體管TRa2～TRa2n的各柵極與柵布線Ga2連接，晶體管TRb2～TRb2n的各柵極與柵布線Gb2連接。柵布線Ga2、Gb2與各圖1的傳輸門控制部TCa2、TCb2連接。
晶體管SGa1、SGb1、晶體管SGa2、SGb2的各自的電流通路的第一端彼此連接，各第二端與圖19的對應的選擇晶體管連接。須指出的是，這些晶體管SGA1、SGA2、SGB1、SGB2可以設置在第一群、第二群的任意一個中。
下面，以LSB方式為例說明所述結構的半導體存儲器件的動作。例如，考慮向控制柵CGa4和位線BL2交叉的位置的存儲單元MC1寫入信息的情形。首先，在位線BL2外加低電平，在另外的位線上外加高電平。
接著，向對應的傳輸門晶體管的第一端(連接部)和柵極提供給定的電壓，以便在控制柵CGa4上外加編程電壓Vpg，在控制柵CGa3、CGa5上外加0V，在另外的控制柵上外加通過電壓Vps。即在第一群中，在晶體管TRa3、TRa5上外加0V，在其他晶體管上外加Vps。接著，在柵布線TCa1上外加第二導通電壓Vpsh(＝Vps+晶體管的閾值電壓)，在柵布線TCb1上外加0V。
而在第二群中，在晶體管TRa4上外加編程電壓Vpg，在另外的晶體上外加Vps。接著，在柵布線TCa2外加第一導通電壓Vpgh，在柵布線TCb2上外加0V。通過以上的動作，信息寫入存儲單元MC1中。
接著，說明所述結構的半導體存儲器件的效果。首先，觀察在傳輸門部的第二群GP2中形成的寄生晶體管。當由晶體管TRa4、與它相鄰的晶體管TRa6或TRa8形成寄生晶體管時，在源極、漏極、柵極上分別外加通過電壓Vps、編程電壓Vpg、導通電壓Vpgh。該組合與SB方式的組合相同，因此，通過反饋偏壓效應，把泄漏電流抑制到很低。
而在用第一群GP1形成的寄生晶體管中，產生分別在源極、漏極、柵極外加Vps、0V(或0V、Vps)的組合。但是，為了傳輸通過電壓Vps而必要的柵電壓如上所述，可以是第二導通電壓Vpsh。第二導通電壓Vpsh比第一導通電壓Vpgh小，所以與在柵極上外加第一導通電壓Vpgh時相比，必要的耐壓小。因此，沒必要提高該區(qū)域的元件分離絕緣膜下的襯底的雜質濃度。當EASB方式時，外加0V的傳輸門晶體管比LSB方式時至少少一個，所以取得同樣的效果。
下面，說明把傳輸門晶體管劃分為第一群和第二群的方法一般化的例子。圖3表示傳輸門晶體管、外加在傳輸門晶體管上的電壓。圖3中的各數(shù)字表示傳輸門TRa1～TRa2n中從TRa1開始數(shù)是第幾個傳輸門晶體管。另外，m表示從外加編程電壓Vpg的傳輸門晶體管開始數(shù)是在第幾個傳輸門晶體管上外加0V。這是因為根據(jù)存儲單元的特性，在從外加編程電壓Vpg的傳輸門隔開給定給數(shù)的晶體管上外加0V比在相鄰的晶體管上外加更好。須指出的是，在LSB方式、EASB方式下，一般m＝1。另外，在圖示編號以外的傳輸門晶體管上外加通過電壓Vs。
如果以第一行為例，則表示當在傳輸門晶體管TRa1上外加編程電壓Vpg時，在傳輸門晶體管TRa1+m上外加0V。
參照圖3，把傳輸門晶體管TRa1～Tran劃分為第一群GP1、第二群GP2，以便不形成在相鄰的兩個傳輸門晶體管的各自的連接部上外加通過電壓Vps、0V，在柵極上外加第一導通電壓Vpgh的組合。圖4A表示m為奇數(shù)時的傳輸門晶體管的劃分方法，圖4B表示m為偶數(shù)時的傳輸門晶體管的劃分方法。
圖5A表示m為奇數(shù)時的具體例，各與非列的存儲單元的數(shù)為32即2n＝32，并且m＝5時。圖5B使用圖5A，表示把傳輸門晶體管劃分為第一群GP1、第二群GP2的例子。同樣，圖6A、圖6B表示m為偶數(shù)時的具體例，2n＝32，m＝2。
根據(jù)本發(fā)明實施例1，把行解碼器具有的多個傳輸門晶體管劃分為2群的與行地址連續(xù)的存儲單元晶體管連接的傳輸門晶體管劃分到彼此不同的群。因此，能避免在由相鄰的傳輸門晶體管形成的寄生晶體管的源極上外加0V，在漏極上外加通過電壓Vps，在柵極上外加第一導通電壓Vpgh。因此，沒必要為了減少流過寄生晶體管的泄漏電流而提高形成寄生晶體管的區(qū)域的元件分離絕緣膜下的襯底的雜質濃度。因此，能防止傳輸門的結耐壓下降。
另外，沒必要為了減少泄漏電流而增大傳輸門晶體管相互間的距離。因此，使用LSB方式和EASB方式時，半導體存儲器件的小型化成為可能。
須指出的是，各群GP1、GP2的各傳輸門晶體管的排列順序并不局限于所述例子。
(實施例2)在實施例1中，行解碼器RD設置在存儲單元陣列MCA的左右的任意一方。而在實施例2中，行解碼器RD設置在存儲單元陣列MCA的左右兩方，傳輸門晶體管交替配置在左右。
圖7是概略表示本發(fā)明實施例2的半導體存儲器件的框圖，表示m為奇數(shù)時的情形。須指出的是，如圖7所示，在存儲單元陣列MCA的例如左側設置行解碼器RD1，例如在右側設置行解碼器RD2。當然，行解碼器RD1、RD2的位置并不局限于圖8所示的結構，也可以是左右顛倒的結構。行解碼器RD1具有傳輸門部TG1、傳輸門控制部TCa1、TCa2。行解碼器RD2具有傳輸門部TG2、傳輸門控制部TCa2、TCb2。
圖8、圖9分別概略表示圖7的傳輸門部TG1、TG2。如圖8所示，傳輸門部TG1具有排列序號為奇數(shù)的傳輸門組，是與圖2所示的傳輸門的第一群GP1相同的結構。而如圖9所示，傳輸門部TG2具有排列序號為偶數(shù)的傳輸門組，是與圖2所示的傳輸門的第二群GP2相同的結構。關于這樣的結構的半導體存儲器件的動作，與實施例1同樣，所以省略。
下面，表示m為偶數(shù)時。圖10是概略表示本發(fā)明實施例2的半導體存儲器件M的框圖，表示m為偶數(shù)時。與圖7的不同之處在于行解碼器RD1、RD2具有傳輸門控制部TCa1、TCa2、TCb1、TCb2。
圖11、12分別概略表示圖10的傳輸門部TG1、TG2。如圖11、圖12所示，排列序號為奇數(shù)傳輸門晶體管組配置到傳輸門部TG1，排列序號為偶數(shù)傳輸門晶體管組配置到傳輸門部TG2。但是，m為偶數(shù)時，參照圖4B，把傳輸門部TG1、TG2再分類為第一群GP1、第二群GP2，以便不形成在寄生晶體管的源極外加0V，在漏極外加通過電壓Vps，在柵極外加導通電壓Vpgh的組合。
具體地說，如圖11所示，傳輸門部TG1的第一群GP1具有第1、5、…、2n-1晶體管組。傳輸門晶體管TRa1、TRa5、…、TRa2n-1的柵極通過柵布線Ga1連接。另外，傳輸門晶體管TRb1、TRb5、…、TRb2n-1的各柵極通過柵布線Gb1連接。柵布線TCa1、TCb1分別連接在傳輸門控制部TCa1、TCb1上。
而第二群GP2具有第3、7、…、2n-3晶體管組。傳輸門晶體管TRa3、TRa7、…、TRa2n-3的柵極通過柵布線Ga2連接。另外，傳輸門晶體管TRb3、TRb7、…、TRb2n-3的各柵極通過柵布線Gb2連接。柵布線Ga2、Gb2分別連接在傳輸門控制部TCa2、TCb2上。
同樣，如圖12所示，傳輸門部TG2的第一群GP1具有第4、8、…、2n-2晶體管組。傳輸門晶體管TRa4、TRa8、…、TRa2n-2的柵極通過柵布線Ga1連接。另外，傳輸門晶體管TRb4、TRb8、…、TRb2n-2的各柵極通過柵布線Gb1連接。柵布線Gb1、Gb2分別連接在傳輸門控制部TCa1、TCb1上。
而第二群GP2具有第2、6、…、2n晶體管組。傳輸門晶體管TRa2、TRa6、…、TRa2n的柵極通過柵布線Ga2連接。另外，傳輸門晶體管TRb2、TRb6、…、TRb2n的柵極通過柵布線Gb2連接。柵布線Ga2、Gb2分別連接在傳輸門控制部TCa2、TCb2上。
m為偶數(shù)時的動作與m為奇數(shù)時相同。即不形成在由相鄰的傳輸門晶體管形成的寄生晶體管的源極上外加0V，在漏極上外加通過電壓Vps，在柵極上外加第一導通電壓Vpgh的組合。
根據(jù)本發(fā)明實施例2，在實施例1的結構的基礎上，在存儲單元陣列MCA的左右設置行解碼器RD1、RD2，傳輸門的組按順序分配給行解碼器RD1、RD2。根據(jù)實施例2，能取得與實施例1同樣的效果。
須指出的是，當m為偶數(shù)時，能采用在一個行解碼器內設置傳輸門晶體管TG1、TG2的各自的第一群GP1，在另一行解碼器內設置第二群GP2的結構。據(jù)此，能在排列序號為奇數(shù)傳輸門晶體管組和排列序號為偶數(shù)傳輸門晶體管組之間共有傳輸門控制部。因此，能減少傳輸門控制部的個數(shù)。
(實施例3)圖13是概略表示本發(fā)明實施例3的半導體存儲器件的圖。全體的功能框圖與圖18相同。在圖13中，傳輸門晶體管的組與實施例1同樣劃分為第一群GP1和第二群GP2。不同之處在于柵布線Ga1、Gb2與公共的傳輸門控制部TCb連接；柵布線Gb1、Ga2與公共的傳輸門控制部TCa連接。
在所述結構的半導體存儲器件中，考慮例如把信息寫入與實施例1相同位置的存儲單元MC1中，而且，雖然下面對LSB方式進行說明，但如同在實施例1中說明的那樣，在EASB方式的情況下也能用幾乎相同的動作取得相同的效果。
在第一群中，在連接部N3、N5上外加0V，在另外的連接部外加通過電壓Vps。而在第二群中，在連接部N4上外加編程電壓Vpg，在另外的連接部上外加通過電壓Vps。在該狀態(tài)下，通過傳輸門控制部TCa，在字布線Ga1和Ga2上外加第一導通電壓Vpgh，通過傳輸門控制部TCb，在字布線Ga1和Gb2上外加第二導通電壓Vpsh。
在第二群GP2中，在字布線Ga2上外加第一導通電壓Vpgh，所以傳輸門晶體管TRa4導通，輸送編程電壓Vpg。另外，用傳輸門晶體管TRa4以外的晶體管轉送Vps。而在字布線Gb2上外加導通電壓Vpgh，但是在該電壓下，傳輸門晶體管TRa4不導通，不傳輸編程電壓Vpg。即對半導體存儲器件的動作不產生障礙。另外，在傳輸門晶體管TRa4以外的晶體管轉送Vpsh左右的電壓，據(jù)此，不發(fā)生信息的錯誤寫入。
在第一群GP1中，在布線Ga1、Gb1上分別外加通過電壓Vps、第一導通電壓Vpgh。因此，傳輸各連接部N1、N3、…、N2n-1的電壓。
根據(jù)本發(fā)明實施例3，把傳輸門劃分為兩群，使外加0V、通過電壓Vps的傳輸門不相鄰。因此，取得與實施例1同樣的效果。
另外，分別外加在柵布線Ga1、Gb1(或Ga2、Gb2)上的電壓為第一導通電壓Vpgh、第二導通電壓Vpsh等兩個。因此，與把傳輸門劃分為兩個群，在柵布線上外加第一導通電壓Vpgh、第二導通電壓Vpsh、0V的結構相比，能減少傳輸門控制部的數(shù)量。
(實施例4)實施例4不是對全部的存儲單元MC使用LSB方式或EASB方式，而同時使用LSB方式或EASB方式和SB(Self Boost)方式。下面，以LSB方式為例進行說明，只記載LSA方式，但是此時為也包含EASB方式。
當SB方式時，在由相鄰的傳輸門晶體管形成的寄生晶體管的源極、漏極、柵極上分別外加通過電壓Vps、編程電壓Vpg、第一導通電壓Vpgh。當為這樣的組合時，通過上述的反饋偏壓效應，把泄漏電流抑制在很低。因此，在實施例4中，與LSB方式的存儲單元連接的傳輸門晶體管相互間的元件分離絕緣膜比SB方式的它大。
圖14概略地表示本發(fā)明實施例4的半導體存儲器件。全體的功能框圖與圖18相同。如圖14所示，第一群GP1例如具有第1～第n-3的傳輸門組。這些傳輸門組相互間的距離是與SB方式的它相同的W1。把該W1設定為能把電壓Vps、編程電壓Vpg、第一導通電壓Vpgh分別外加在源極、漏極、柵極上的寄生晶體管的泄漏電流抑制得足夠低的寬度。
第二群GP2例如具有第n-2、第n-1…第n的傳輸門晶體管組。這些傳輸門組晶體管相互間的距離是比W1大的W2。該W2設定為把分別在源極、漏極、柵極上外加0V、通過電壓Vps、第一導通電壓Vpgh的寄生晶體管的泄漏電流抑制得充分低的寬度。
在所述結構的半導體存儲器件中，第一群GP1的傳輸門晶體管與SB方式的存儲單元晶體管的柵極連接。而第二群GP2的傳輸門晶體管與LSB方式的存儲單元晶體管的柵極連接。在圖14中，第n-3的傳輸門晶體管組成為第一群GP1、第二群GP2的邊界，但是并不局限于此。
圖15概略表示本發(fā)明實施例4的變形例。如圖15所示，傳輸門晶體管TRa1～TRa2n例如劃分為具有傳輸門晶體管TRa1～TRan-1的列、具有傳輸門晶體管TRan～TRa2n的列。同樣，傳輸門晶體管TRb1～TRb2n例如劃分為具有傳輸門晶體管TRb1～TRbn-1的列、具有傳輸門晶體管TRbn～Trb2n的列。而且，例如TRa1～TRan-1分別與TRb1～TRbn-1連接。
傳輸門晶體管TRa1～TRan-1設置在與傳輸門晶體管TRa2n～Tran分別在上下方向對應的位置。傳輸門晶體管TRb1～TRb2n也是同樣。
這樣，把形成縱向4列的晶體管列在適當?shù)奈恢脛澐譃榈谝蝗篏P1、第二群GP2。在圖15中，例如在傳輸門晶體管TRan-2、TRbn-2的位置形成邊界。另外，當然縱向的列能為5列以上。
根據(jù)本發(fā)明的實施例4，把多個傳輸門晶體管劃分為第一群GP1和第二群GP2，傳輸門晶體管相互間的距離在第一群GP1、第二群GP2中不同。因此，減小一群的傳輸門晶體管相互間的距離，增大另一群的該距離，各群的傳輸門晶體管連接在寫入方式不同的存儲單元晶體管上使用。結果，能把應該增大傳輸門晶體管相互間的距離的區(qū)域抑制在最小限度。因此，使用LSB方式或EASB方式時，能使面積增大的比率最小，能實現(xiàn)取得充分的反向耐壓的半導體存儲器件。
(實施例5)近來，非易失性半導體存儲器件在例如存儲卡等IC卡的主存儲部中使用。在典型的存儲卡中，包含主存儲部和控制該主存儲部的控制部。實施例5是把本發(fā)明應用于此種IC卡中的例子。
圖16、圖17是概略表示本發(fā)明實施例5的半導體存儲器件的功能框圖。如圖16所示，IC芯片1包括主存儲部即存儲部2；控制該存儲部2，并且控制存儲部2和IC芯片外部之間的信息收發(fā)的控制部3。作為存儲部2起作用的存儲器4使用所述實施例1～4中的半導體存儲器件M。在本圖中，只說明控制部3中包含的幾個電路塊中與主存儲部有關的電路塊。
作為與主存儲部有關的電路塊，IC芯片1包括例如串行/并行和并行/串行接口5、頁緩存器6、存儲器接口7。
串行/并行和并行/串行接口5在向存儲器4寫入數(shù)據(jù)時，例如把串行的輸入數(shù)據(jù)DATA變換為并行的內部數(shù)據(jù)。變換的內部數(shù)據(jù)輸入到頁緩存器6中，存儲在在此。存儲的內部數(shù)據(jù)通過存儲器接口7寫入存儲器4中。
另外，從IC芯片1讀出數(shù)據(jù)時，從存儲器4讀出的數(shù)據(jù)通過存儲器接口7輸入到頁緩存器6中，存儲在在此。存儲的內部數(shù)據(jù)輸入到串行/并行和并行/串行接口5中，在在此變換為串行的輸出數(shù)據(jù)，變換的輸出數(shù)據(jù)DATA輸出到芯片之外。
這樣的IC芯片1如圖17所示，通過與卡型封裝8一體形成，例如作為存儲卡等IC卡起作用。具體地說，通過在卡型封裝8中收藏或搭載或粘貼IC芯片1，把這些一體化。
根據(jù)本發(fā)明的實施例5，例如在把控制部和存儲器一芯片化的IC芯片1中，使用實施例1～4中的半導體存儲器件M作為存儲器4。因此，在近來使用的IC芯片、IC卡等中也能取得與實施例1～4所示的效果同樣的效果。
另外，在實施例1～5中，雖然說明了與多值信息的寫入對應的半導體存儲器件，但也能把這些實施例應用于與2值信息對應的半導體存儲器件中。此時也能取得同樣的效果。
對本領域技術人員來說，對本發(fā)明進行修改，通過本發(fā)明獲得附加利益是很容易的。因此，本發(fā)明并不局限于在此所表示和描述的特殊細節(jié)及代表性實施例。凡是在不脫離本發(fā)明主旨的前提下進行的各種修改都應視為包含在本發(fā)明之中。
本申請根據(jù)2002年11月29日提出的日本專利申請No.2002-347800并要求其優(yōu)先權，通過參照該申請而并入了它的全部內容。
權利要求
1.一種半導體存儲器件，其特征在于包括分別能對信息進行電改寫，并且行方向的地址連續(xù)的第一、第二、第三存儲單元晶體管；電流通路的一端與所述第一存儲單元晶體管的控制電極連接，并且在另一端上外加寫入電壓的第一傳輸晶體管；電流通路的一端與所述第二存儲單元晶體管的控制電極連接，并且在另一端上外加比所述寫入電壓低的通過電壓的第二傳輸晶體管；電流通路的一端與所述第三存儲單元晶體管的控制電極連接，并且在另一端上外加比所述通過電壓低的第一電壓的第三傳輸晶體管；在所述第一、第二傳輸晶體管的柵極上外加用于使第一、第二傳輸晶體管導通的第一導通電壓的第一控制部；在所述第三傳輸晶體管的柵極上外加用于使所述第三傳輸晶體管導通的第二導通電壓的第二控制部；所述第二導通電壓與所述第一導通電壓不同。
2.根據(jù)權利要求1所述的半導體存儲器件，其特征在于所述第一、第二、第三存儲單元晶體管包括電流通路；隔著絕緣膜配置在所述電流通路上方的電荷存儲膜；和隔著絕緣膜配置在所述電荷存儲膜上方的所述控制電極。
3.根據(jù)權利要求2所述的半導體存儲器件，其特征在于所述寫入電壓是用于使電荷注入所述電荷存儲膜中的電壓；所述通過電壓是用于使所述第一、第二、第三存儲單元晶體管導通的電壓；所述第一電壓實質上是0V。
4.根據(jù)權利要求1所述的半導體存儲器件，其特征在于所述半導體存儲器件包括具有包含所述第一、第二傳輸晶體管的多個傳輸晶體管的第一群；和具有包含所述所述第三傳輸晶體管的多個傳輸晶體管的第二群。
5.根據(jù)權利要求4所述的半導體存儲器件，其特征在于所述半導體存儲器件包括具有包含所述第一、第二、第三存儲單元晶體管的多個存儲單元晶體管的存儲單元陣列部；所述第一群和所述第二群面向所述存儲單元陣列部的同一邊。
6.根據(jù)權利要求4所述的半導體存儲器件，其特征在于所述第一群和所述第二群隔著所述存儲單元陣列部相對。
7.根據(jù)權利要求1所述的半導體存儲器件，其特征在于還包括電流通路的一端與所述第四存儲單元晶體管的控制電極連接，并且另一端與所述第一存儲單元晶體管的所述另一端連接的第四傳輸晶體管；電流通路的一端與所述第五存儲單元晶體管的控制電極連接，并且另一端與所述第五存儲單元晶體管的所述另一端連接的第五傳輸晶體管；和電流通路的一端與所述第六存儲單元晶體管的控制電極連接，并且另一端與所述第六存儲單元晶體管的所述另一端連接的第六傳輸晶體管；所述第一控制部向所述第一、第二、第四、第五傳輸晶體管的柵極上外加所述第一導通電壓；所述第二控制部向所述第三、第六傳輸晶體管的柵極上外加所述第二導通電壓。
8.根據(jù)權利要求1所述的半導體存儲器件，其特征在于所述第一導通電壓比所述第二導通電壓大。
9.根據(jù)權利要求1所述的半導體存儲器件，其特征在于包括支撐構件；與所述支撐構件一體化形成的、權利要求1所述的半導體存儲器件；與所述半導體存儲器件連接，并且在所述半導體存儲器件和所述支撐構件外部之間控制信息收發(fā)的控制部。
10.一種半導體存儲器件，具有用于在分別能對信息進行電改寫的多個存儲單元晶體管的一個控制電極上外加電壓的多個傳輸晶體管，其特征在于包括電流通路的一端與所述多個存儲單元晶體管的一個控制電極連接，并且與相鄰的傳輸晶體管隔開第一寬度而配置的第一傳輸晶體管；電流通路的一端與所述多個存儲單元晶體管的一個控制電極連接，并且與相鄰的傳輸晶體管隔開第二寬度而配置的第二傳輸晶體管；所述第二寬度與所述第一寬度不同；把用于使所述第一、第二傳輸晶體管導通的導通電壓外加到所述第一、第二傳輸晶體管的柵極上的控制部。
11.根據(jù)權利要求10所述的半導體存儲器件，其特征在于所述第二寬度比所述第一寬度大。
12.根據(jù)權利要求10所述的半導體存儲器件，其特征在于與所述第一傳輸晶體管連接的所述存儲單元晶體管，與實質上使用兩個不同的電壓把信息寫入該存儲單元晶體管的第一寫入方式對應；與所述第二傳輸晶體管連接的所述存儲單元晶體管，與實質上使用三個不同的電壓把信息寫入該存儲單元晶體管的第二寫入方式對應。
13.根據(jù)權利要求12所述的半導體存儲器件，其特征在于所述第一寫入方式是SB方式；所述第二寫入方式是從由LSB方式和EASB方式構成的群中選擇的方式。
14.根據(jù)權利要求8所述的半導體存儲器件，其特征在于所述第一導通電壓比所述第二導通電壓大。
15.根據(jù)權利要求8所述的半導體存儲器件，其特征在于包括支撐構件；與所述支撐構件一體形成的、權利要求8所述的半導體存儲器件；和與所述半導體存儲器件連接，并且在所述半導體存儲器件和所述支撐構件外部之間控制信息收發(fā)的控制部。
全文摘要
本發(fā)明公開了一種半導體存儲器件，包含分別能對信息進行電改寫，并且行方向地址連續(xù)的第一、第二、第三存儲單元晶體管。第一、第二、第三傳輸晶體管的電流通路的一端分別與第一、第二、第三存儲單元晶體管的控制電極連接。在第一、第二、第三傳輸晶體管的電流通路的另一端上分別外加寫入電壓、通過電壓、第一電壓。通過電壓比寫入電壓低，第一電壓比通過電壓低。第一控制部在第一、第二傳輸晶體管的柵極上外加用于使第一、第二傳輸晶體管導通的第一導通電壓。第二控制部在第三傳輸晶體管的柵極上外加用于使第三傳輸晶體管導通的、與第一導通電壓不同的第二導通電壓。
文檔編號H01L21/8247GK1505154SQ200310118680
公開日2004年6月16日 申請日期2003年11月28日 優(yōu)先權日2002年11月29日
發(fā)明者清水曉, 白田理一郎, 荒井史隆, 一郎, 隆 申請人:株式會社東芝