專利名稱：非易失半導體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于非易失半導體存儲裝置，特別是關(guān)于具備具有氧化膜、氮化膜及氧化膜的層疊膜(以下記為“ONO膜)的存儲單元之非易失半導體存儲裝置。
背景技術(shù)：
如

圖13所示，作為非易失半導體存儲裝置之一形態(tài)的MONOS(Metal OxyNitride Oxide Semiconductor金屬氮氧化合物氧化物半導體)型非易失半導體存儲裝置包含能夠憑借一個存儲單元110處理2位信息的被稱之為NROM(Nitrided Read Only Memory氮化物只讀存儲器)120的元件。
例如如圖14所示，在每個存儲單元中，在半導體襯底101上形成由硅氧化膜105a、105c及氮化硅膜105b構(gòu)成的ONO膜105。該ONO膜105具有浮動柵結(jié)構(gòu)，并且構(gòu)成ONO膜105的3層膜中的氮化硅膜105b作為浮動柵。
在夾持該ONO膜105的半導體襯底101的一個區(qū)域和其他區(qū)域形成作為源/漏區(qū)域的1對雜質(zhì)區(qū)域103a、103b。在ONO膜105上形成例如多晶硅膜或多晶硅金屬硅化物結(jié)構(gòu)的控制柵極107。
信息是通過將溝道熱電子(以下簡記為“電子”)分別注入位于氮化硅膜105b的1對雜質(zhì)區(qū)域103a、103b之一的雜質(zhì)區(qū)域103a一側(cè)的部分和位于其他雜質(zhì)區(qū)域103b一側(cè)的部分共2個部位來寫入。這樣，即可實現(xiàn)以1個存儲單元處理2位信息。
其次，說明該非易失半導體存儲裝置的信息寫入動作。首先，如圖14所示，在初始狀態(tài)，存儲單元上并未寫入信息，而是處于在存儲單元的控制柵極107、1對雜質(zhì)區(qū)域103a、103b及半導體襯底101上分別施加0V電壓的狀態(tài)。
再有，如圖13所示，通過行譯碼器115選擇字線WL1，存儲單元110的控制柵極107與字線電壓發(fā)生電路111連接。通過列譯碼器117選擇位線BL2和BL3。
據(jù)此，如圖15所示，在控制柵極107上施加規(guī)定的9V電壓。在雜質(zhì)區(qū)域103a上施加0V電壓，并且在雜質(zhì)區(qū)域103b上施加5V電壓。
此時，電子從雜質(zhì)區(qū)域103a流向雜質(zhì)區(qū)域103b，在雜質(zhì)區(qū)域103b附近形成溝道熱電子的電子121注入到ONO膜105中的氮化硅膜105b。
其后，如圖16所示，在控制柵極107、1對雜質(zhì)區(qū)域103a、103b及半導體襯底101上分別施加0V電壓。
在圖16所示狀態(tài)中，注入到位于氮化硅膜105b中雜質(zhì)區(qū)域103b一側(cè)的部分的電子121不會從其位置向雜質(zhì)區(qū)域103a一側(cè)移動。這樣即完成在1個存儲單元110中寫入1位信息。
其次，說明在該1個存儲單元110中再寫入1位信息的動作。首先，從圖17所示的寫入1位信息的狀態(tài)(與圖16所示狀態(tài)相同)同上述動作一樣，通過列譯碼器117來選擇存儲單元110的位線BL2和位線BL3。然后，控制柵極107通過行譯碼器115與字線電壓發(fā)生電路111連接。
由此，如圖18所示，在控制柵極107上施加規(guī)定的9V電壓。在雜質(zhì)區(qū)域103a上施加5V電壓，在雜質(zhì)區(qū)域103b上施加0V電壓。
這時，電子從雜質(zhì)區(qū)域103b向雜質(zhì)區(qū)域103a流動，在雜質(zhì)區(qū)域103a附近形成溝道熱電子的電子121注入到ONO膜105中的硅氮化105b。之后，如圖19所示，在存儲單元的控制柵極107、1對雜質(zhì)區(qū)域103a、103b及半導體襯底101上分別施加0V電壓。
在圖19所示的狀態(tài)中，注入到位于氮化硅膜105b中雜質(zhì)區(qū)域103a一側(cè)的部分之電子121不會從其位置向雜質(zhì)區(qū)域103b一側(cè)移動。這樣即完成在非易失半導體存儲裝置的1個存儲單元110中寫入2位信息。
盡管如此，上述現(xiàn)有的非易失存儲裝置存在以下問題。一般在半導體裝置各制造工序中伴隨著制造偏差。在形成上述非易失半導體存儲裝置的ONO膜105時，通常，從上方和下方夾持氮化硅膜105b的硅氧化膜105a、105c分別形成相同的膜厚。
但是，在形成硅氧化膜的工序中，如果膜厚產(chǎn)生偏差，則例如如圖20所示，有時下層硅氧化膜105a的膜厚比上層硅氧化膜105c的膜厚還薄?；蛘呦喾?，如圖21所示，上層硅氧化膜105c的膜厚比下層硅氧化膜105a的膜厚還薄。
當對具有下層硅氧化膜105a的膜厚比上層硅氧化膜105c的膜厚還薄的ONO膜105的非易失半導體存儲裝置進行寫入動作時，如圖22所示，在雜質(zhì)區(qū)域103b附近形成溝道熱電子的電子121注入到位于氮化硅膜105b中上層硅氧化膜105c附近的部分或注入到硅氧化膜105c的部分。
這樣，如圖23所示，電子121處于被保留(收集)在該部分的狀態(tài)。
另一方面，當具有上層硅氧化膜105c的膜厚比下層硅氧化膜105a的膜厚還薄的ONO膜105的非易失半導體存儲裝置進行寫入動作時，如圖24所示，在雜質(zhì)區(qū)域103b附近形成溝道熱電子的電子121注入到位于氮化硅膜105b中下層硅氧化膜105a附近的部分或注入到硅氧化膜105a的部分。
這樣，如圖25所示，電子121處于被保留(收集)在該部分的狀態(tài)。
在該狀態(tài)中，電子121不能穩(wěn)定地保留在氮化硅膜105b中，例如當長時間放置時，電子121經(jīng)常從硅氧化膜105a、105c附近的部分泄放掉。再者，注入到氮化硅膜105b一側(cè)的電子121經(jīng)常移動到另一側(cè)。
其結(jié)果是，造成存儲特性降低且非易失半導體存儲裝置的可靠性受損。

發(fā)明內(nèi)容
本發(fā)明即為解決上述問題點而制作的，其目的是提供能夠穩(wěn)定保留作為信息的電荷的一種非易失半導體存儲裝置。
本發(fā)明所涉及的半導體存儲裝置具有存儲單元和電壓施加電路。存儲單元包含在半導體襯底主表面間隔地形成的1對雜質(zhì)區(qū)域、在被該1對雜質(zhì)區(qū)域夾持的半導體襯底區(qū)域上形成的第1絕緣膜、形成于第1絕緣膜上且存儲作為信息的電荷的第2絕緣膜、形成于該第2絕緣膜上的第3絕緣膜及形成于第3絕緣膜上且用于控制電荷相對于第2絕緣膜移動的電極部。電壓施加電路將規(guī)定電壓提供給電極部，該規(guī)定電壓用于當寫入信息時，在第2絕緣膜的膜厚方向大致中央部分存儲電荷。該電壓施加電路具有按照第1絕緣膜膜厚和第3絕緣膜膜厚的關(guān)系來預先選擇規(guī)定電壓的電壓選擇電路。
根據(jù)該結(jié)構(gòu)，當?shù)?絕緣膜膜厚和第3絕緣膜膜厚產(chǎn)生偏差及想要積極地改變第1絕緣膜膜厚和第3絕緣膜膜厚的場合，由電壓選擇電路依據(jù)其膜厚的關(guān)系從多種不同電壓中預先選擇應(yīng)施加于電極部的規(guī)定電壓，該電極部用于在第2絕緣膜膜厚方向大致中央附近收集并保留進行寫入動作時作為信息的電荷。這樣，可以實現(xiàn)由寫入動作所存儲信息的保留特性之穩(wěn)定性，并提高非易失性半導體存儲裝置的可靠性。
附圖的簡單說明圖1是本發(fā)明的實施形態(tài)所涉及非易失半導體存儲裝置的方框圖。
圖2是在相同實施形態(tài)中，表示于圖1的字線電壓發(fā)生電路結(jié)構(gòu)的示意圖。
圖3是在相同實施形態(tài)中，表示于圖1的電壓選擇電路結(jié)構(gòu)的示意圖。
圖4是在相同實施形態(tài)中，表示于圖1的存儲單元結(jié)構(gòu)的截面圖。
圖5是在相同實施形態(tài)中，表示存儲單元結(jié)構(gòu)之一形態(tài)的截面圖。
圖6是在相同實施形態(tài)中，用于說明表示于圖5的存儲單元的寫入動作之第1截面圖。
圖7是在相同實施形態(tài)中，用于說明表示于圖5的存儲單元的寫入動作之第2截面圖。
圖8是在相同實施形態(tài)中，表示存儲單元結(jié)構(gòu)之其他形態(tài)的截面圖。
圖9是在相同實施形態(tài)中，用于說明表示于圖8的存儲單元的寫入動作之第1截面圖。
圖10是在相同實施形態(tài)中，用于說明表示于圖8的存儲單元的寫入動作之第2截面圖。
圖11是本發(fā)明實施形態(tài)2所涉及的非易失半導體存儲裝置的方框圖。
圖12是在相同實施形態(tài)中，表示于圖11的電阻電路結(jié)構(gòu)的示意圖。
圖13是現(xiàn)有的非易失半導體存儲裝置的方框圖。
圖14是用于說明表示于圖13的存儲單元寫入動作的第1截面圖。
圖15是用于說明表示于圖13的存儲單元寫入動作的第2截面圖。
圖16是用于說明表示于圖13的存儲單元寫入動作的第3截面圖。
圖17是用于說明表示于圖13的存儲單元寫入動作的第4截面圖。
圖18是用于說明表示于圖13的存儲單元寫入動作的第5截面圖。
圖19是用于說明表示于圖13的存儲單元寫入動作的第6截面圖。
圖20是表示用于說明現(xiàn)有的非易失半導體存儲裝置問題點的存儲單元之一個結(jié)構(gòu)的截面圖。
圖21是表示用于說明現(xiàn)有的非易失半導體存儲裝置問題點的存儲單元之其他結(jié)構(gòu)的截面圖。
圖22是用于說明表示于圖20的情形之寫入動作的第1截面圖。
圖23是用于說明表示于圖20的情形之寫入動作的第2截面圖。
圖24是用于說明表示于圖21的情形之寫入動作的第1截面圖。
圖25是用于說明表示于圖21的情形之寫入動作的第2截面圖。
發(fā)明的
具體實施例方式
下面說明本實施形態(tài)1所涉及非易失半導體存儲裝置。如圖1所示，在該非易失半導體存儲裝置中，設(shè)置有保留作為信息的電子之存儲單元、用于選擇向特定存儲單元10輸入輸出信息的行譯碼器15及列譯碼器17、將信息的輸入輸出進行放大的讀出放大器19及用于產(chǎn)生施加于字線上的電壓之字線電壓發(fā)生電路11a～11c。
特別是，在該非易失半導體存儲裝置中，作為字線電壓發(fā)生電路分別設(shè)置產(chǎn)生不同電壓的3種字線電壓發(fā)生電路A、B、C(11a～11c)。再有，設(shè)置有電壓選擇電路13，該電壓選擇電路用于從這3種不同電壓中，按照形成存儲單元10的ONO膜的2層硅氧化膜膜厚來選擇適當?shù)囊环N電壓。
其各字線電壓發(fā)生電路11a～11c如圖2所示。由具有例如脈沖發(fā)生電路12及二極管等的規(guī)定升壓電路構(gòu)成。通過改變脈沖發(fā)生電路12的頻率或二極管的尺寸來改變所產(chǎn)生的電壓。
在該非易失半導體存儲裝置中，具體地提供7V、9V及11V3種不同的電壓。通常，為使形成ONO膜的2層硅氧化膜的膜厚形成實質(zhì)上相同的膜厚，此時，選擇9V電壓。
但是，當硅氧化膜的膜厚產(chǎn)生偏差時，根據(jù)該硅氧化膜的膜厚來選擇11V或7V的電壓。各字線電壓發(fā)生電路11a～11c由電壓選擇電路13預先選擇。該電壓選擇電路13是可編程電路，并且如圖3所示由規(guī)定熔絲元件14構(gòu)成。
利用切斷規(guī)定的熔絲元件14中特定的熔絲元件即可從3種字線電壓發(fā)生電路11a～11c中選擇一種適當?shù)淖志€電壓發(fā)生電路11a～11c。
其次，說明一種存儲單元10的具體結(jié)構(gòu)。如圖4所示，在半導體襯底1上形成由硅氧化膜5a、5c及氮化硅膜5b構(gòu)成的ONO膜5。ONO膜5具有浮動柵結(jié)構(gòu)，并且氮化硅膜5b作為浮動柵。
在夾持該ONO膜105的半導體襯底1的一個區(qū)域和其他區(qū)域形成作為源/漏區(qū)域的1對雜質(zhì)區(qū)域3a、3b。在ONO膜5上形成例如多晶硅膜或多晶硅金屬硅化物結(jié)構(gòu)的控制柵極7。
如上所述，通常，形成ONO膜5的硅氧化膜5a、5c實質(zhì)上分別形成相同的膜厚。但在形成硅氧化膜的工序中有時會產(chǎn)生制造上的偏差。
因此，下面說明硅氧化膜的膜厚產(chǎn)生偏差的情形和該情形時的寫入動作。再有，ONO膜5的硅氧化膜5a、5c的膜厚可以參照例如用于生產(chǎn)管理的成批成膜的監(jiān)視晶片(monitor wafer)的膜厚數(shù)據(jù)。另外，亦可以通過測試實際成膜的晶片(成品晶片)的膜厚來把握。
首先，如圖5所示，設(shè)想具有下層硅氧化膜5a的膜厚比上層硅氧化膜5c的膜厚還薄的ONO膜5的非易失半導體存儲裝置。
在這種情形，在與該存儲單元10連接的字線上施加的電壓最好采用低于通常9V的7V電壓，并由此來選擇字線電壓發(fā)生電路A(11a)。字線電壓發(fā)生電路A(11a)的選擇通過切斷構(gòu)成電壓選擇電路13的熔絲元件14中的2個熔絲來實現(xiàn)。
對于上述預先選擇規(guī)定字線電壓發(fā)生電路A(11a)的非易失半導體存儲裝置，如圖1所示借助于行譯碼器15來選擇字線WL1，并且存儲單元10的控制柵極7與字線電壓發(fā)生電路A(11a)連接。此外，利用列譯碼器17來選擇位線BL2、BL3。
這樣，如圖6所示，在控制柵極7上施加7V的電壓。在雜質(zhì)區(qū)域3a上施加0V電壓，在雜質(zhì)區(qū)域3b上施加5V電壓。
此時，電子自雜質(zhì)區(qū)域3a流向雜質(zhì)區(qū)域3b，在雜質(zhì)區(qū)域3b附近形成溝道熱電子的電子21注入到ONO膜5中的氮化硅膜5b。
在這種情形，由于在控制柵極7上施加比常規(guī)電壓(9V)還低的電壓(7V)，致使電子21被吸引至控制柵極7的力量減弱。
因此，與在控制柵極7上施加常規(guī)電壓9V相比，電子21在氮化硅膜5b中被吸引至控制柵極7一側(cè)的趨勢受到抑制的結(jié)果是，如圖7所示，電子21被收集在氮化硅膜5b的膜厚方向(高度方向)的大致中央附近。
這樣，即便是ONO膜5的下層硅氧化膜5a膜厚比上層硅氧化膜5c膜厚還薄的情形，作為信息的電子21依然被收集并保留在氮化硅膜5b膜厚方向的大致中央附近。
其次，如圖8所示，設(shè)想具有上層硅氧化膜5c的膜厚度比下層硅氧化膜5a的膜厚還薄的ONO膜5的非易失半導體存儲裝置。
在這種情形，最好在與該存儲單元10連接的字線上施加比通常9V還高的11V電壓，并由此來選擇字線電壓發(fā)生電路C(11c)。字線電壓發(fā)生電路C(11c)的選擇通過切斷構(gòu)成電壓選擇電路13的熔絲元件14中的2個熔絲來實現(xiàn)。
這樣，對于預先選擇規(guī)定字線電壓發(fā)生電路c(11c)的非易失半導體存儲裝置，如圖9所示在控制柵極7上施加11V電壓。在雜質(zhì)區(qū)域3a上施加0V電壓，在雜質(zhì)區(qū)域3b上施加5V電壓。
此時，電子自雜質(zhì)區(qū)域3a流向雜質(zhì)區(qū)域3b，在雜質(zhì)區(qū)域3b附近形成溝道熱電子的電子21注入到ONO膜5中的氮化硅膜5b中。
在這種情形，由于在控制柵極7上施加比常規(guī)電壓(9V)還高的電壓(11V)，致使電子21被吸引至控制柵極7的力量增強。
因此，與在控制柵極7上施加常規(guī)電壓9V相比，電子21在氮化硅膜5b中被積極地吸引至控制柵極7一側(cè)的結(jié)果是，如圖10所示，電子21被收集在氮化硅膜5b的膜厚方向的大致中央附近。
這樣，即便是ONO膜5的上層硅氧化膜5c膜厚比下層硅氧化膜5a膜厚還薄的情形，作為信息的電子21依然被收集并保留在氮化硅膜5b膜厚方向的大致中央附近。
這樣，即便ONO膜5的硅氧化膜5a、5c膜厚產(chǎn)生偏差，通過按照硅氧化膜的膜厚關(guān)系來預先選擇施加在控制柵極7的電壓就能夠?qū)⑦M行寫入動作時作為信息的電子收集并保留在氮化硅膜5b膜厚方向的大致中央附近。
其結(jié)果是，電子可以穩(wěn)定保留在氮化硅膜5b中并實現(xiàn)了存儲特性的穩(wěn)定，提高了非易失半導體存儲裝置的可靠性。
實施形態(tài)2在此，說明能夠進一步精密控制字線上應(yīng)施加電壓的非易失半導體存儲裝置。
如圖11所示，在該非易失半導體存儲裝置中，特別設(shè)置一個字線電壓發(fā)生電路11和分壓電路22作為用于在字線施加規(guī)定電壓的電路。分壓電路22由規(guī)定電阻16構(gòu)成，字線電壓發(fā)生電路11所產(chǎn)生的電壓通過分割該電阻16來分壓。
另外，除此之外的其他結(jié)構(gòu)與上述非易失半導體存儲裝置相同，相同部件用相同符號表示，故省略其說明。
如圖11所示，該分壓電路22連接在字線發(fā)生電路11和行譯碼器15之間。字線發(fā)生電路11以產(chǎn)生施加在控制柵極7上的電壓之中的最高電壓的方式構(gòu)成。字線電壓發(fā)生電路11所產(chǎn)生的電壓通過分壓電路22將電壓降至規(guī)定的電壓以內(nèi)，并經(jīng)由行譯碼器15施加于規(guī)定的存儲單元控制柵極上。
如圖12所示，在該分壓電路22中，例如1KΩ、2KΩ.......10KΩ10個各種規(guī)格的電阻16a、16b......并聯(lián)連接。借助于電壓選擇電路13從上述并聯(lián)連接的電阻16a、16b......中按照應(yīng)施加在控制柵極7上的電壓來選擇最適當?shù)碾娮杞M合。再者，其他電阻通過切斷對應(yīng)的熔絲18a、18b......使其不再分擔電壓降。
例如，當在ONO膜5中下層硅氧化膜5a比上層硅氧化膜5c還薄時(參照圖5)，在上述非易失半導體存儲裝置中，通過選擇字線電壓發(fā)生電路A來實現(xiàn)在控制柵極上一律施加7V電壓。
但是，盡管存在下層硅氧化膜5a比上層硅氧化膜5c還薄的情形，但有時下層硅氧化膜5a和上層硅氧化膜5c的膜厚差比較小。
在該非易失半導體存儲裝置中，當膜厚差比較小時，預先選擇分壓電路22的電阻16a、16b.......以便能夠施加高于7V低于常規(guī)電壓9V的規(guī)定電壓。
同樣，當上層硅氧化膜5c比下層硅氧化膜5a還薄時，在下層硅氧化膜5a和上層硅氧化膜5c的膜厚差較小的情形，預先選擇分壓電路22的電阻16a、16b......以便能夠施加低于11V高于9V的規(guī)定電壓。
如上所述，根據(jù)ONO膜5的硅氧化膜5a、5c的膜厚狀況來選擇電阻電路16的電阻16a、16b......，這樣，即能夠預先精密地設(shè)定用于當進行寫入動作時將電子可靠地收集在氮化硅膜5b的膜厚中央附近的最適當?shù)碾妷骸?br> 進行寫入動作時，將上述設(shè)定的電壓施加在控制柵極7上，這樣，作為信息的電子即被可靠地收集并保留在氮化硅膜5b的膜厚中央附近。其結(jié)果是，能夠進一步提高存儲保留特性和非易失半導體存儲裝置的可靠性。
再有，在上述各實施形態(tài)中，列舉了形成ONO膜5的硅氧化膜5a、5c的膜厚產(chǎn)生偏差的例子并進行了說明。本發(fā)明并不限定在這種情形。
例如，通過將ONO膜中上層硅氧化膜膜厚主動地設(shè)定得比下層硅氧化膜膜厚還薄，即可利用低于常規(guī)電壓(9V)的電壓(7V)來進行寫入動作，并且能夠?qū)崿F(xiàn)在控制柵極上應(yīng)施加電壓的低壓化。
再者，將具有不同功能的半導體裝置搭載在一個芯片上的系統(tǒng)LSI中，使用不同的多種電源電壓。當在上述系統(tǒng)LSI上搭載本非易失半導體存儲裝置時，通過積極改變上層硅氧化膜和下層硅氧化膜膜厚之間的關(guān)系，就能夠?qū)⑦@些電源電壓作為控制柵極上所施加的電壓加以利用。
本次公開的實施形態(tài)列舉了各個方面的例子，應(yīng)該認為并不局于此。本發(fā)明并不是上述說明，其目的在于涵蓋權(quán)利要求范圍所表示的、等同于權(quán)利要求范圍的以及范圍內(nèi)的所有變更。
權(quán)利要求
1.一種非易失半導體存儲裝置，其特征在于，該半導體存儲裝置具有存儲單元和電壓施加電路，所述存儲單元包含在半導體襯底主表面間隔地形成的1對雜質(zhì)區(qū)域、在被上述1對雜質(zhì)區(qū)域夾持的上述半導體襯底區(qū)域上形成的第1絕緣膜、形成于上述第1絕緣膜上且存儲作為信息的電荷的第2絕緣膜、形成于上述第2絕緣膜上的第3絕緣膜及形成于上述第3絕緣膜上且用于控制電荷相對于上述第2絕緣膜移動的電極部，所述電壓施加電路將規(guī)定電壓提供給電極部，該規(guī)定電壓用于當寫入信息時在上述第2絕緣膜的膜厚方向大致中央部分存儲電荷，該電壓施加電路具有按照上述第1絕緣膜膜厚和上述第3絕緣膜膜厚的關(guān)系來預先選擇上述規(guī)定電壓的電壓選擇電路。
2.根據(jù)權(quán)利要求1所述非易失半導體存儲裝置，其特征在于，上述電壓施加電路包含第1電壓發(fā)生電路，用于在上述第1絕緣膜膜厚和上述第3絕緣膜膜厚實質(zhì)上相同的情形產(chǎn)生所選擇的第1電壓；第2電壓發(fā)生電路，用于產(chǎn)生低于上述第1電壓的第2電壓；第3電壓發(fā)生電路，用于產(chǎn)生高于上述第1電壓的第3電壓，在上述電壓選擇電路中，選擇上述第1電壓、上述第2電壓及上述第3電壓之中的任意電壓。
3.根據(jù)權(quán)利要求2所述的非易失半導體存儲裝置，其特征在于，當上述第1絕緣膜的膜厚比上述第3絕緣膜膜厚還薄時設(shè)定上述第2電壓。
4.根據(jù)權(quán)利要求2所述的非易失半導體存儲裝置，其特征在于，當上述第3絕緣膜的膜厚比上述第1絕緣膜膜厚還薄時設(shè)定上述第3電壓。
5.根據(jù)權(quán)利要求1所述非易失半導體存儲裝置，其特征在于，上述電壓施加電路包含產(chǎn)生一種電壓的第1電壓發(fā)生電路；和將上述一種電壓通過電阻分壓來產(chǎn)生上述規(guī)定電壓的分壓電路，在上述分壓選擇電路中調(diào)整上述分壓電路的分壓，并且選擇當上述第1絕緣膜的膜厚和上述第3絕緣膜膜厚實質(zhì)上相同時應(yīng)施加于上述電極部的第1電壓、低于上述第1電壓的第2電壓及高于上述第1電壓的第3電壓之中的任意電壓。
全文摘要
在非易失半導體存儲裝置中，設(shè)置有分別產(chǎn)生不同電壓的3種字線電壓發(fā)生電路(11a～11c)。設(shè)置有用于從3種不同電壓中預先選擇1種電壓的電壓選擇電路13。在下層硅氧化膜5a的膜厚比上層硅氧化膜5c膜厚還薄的ONO5膜中，預先選擇字線電壓發(fā)生電路11a，進行寫入動作時施加低于常規(guī)電壓(9V)的7V電壓，在上層硅氧化膜5c的膜厚比下層硅氧化膜5a膜厚還薄的ONO5膜中，預先選擇字線電壓發(fā)生電路11b并施加高于通常9V的11V電壓。這樣，便能夠獲得可以穩(wěn)定保留作為信息的電荷的非易失半導體存儲裝置。
文檔編號H01L27/115GK1474457SQ0310841
公開日2004年2月11日 申請日期2003年3月31日 優(yōu)先權(quán)日2002年8月8日
發(fā)明者大谷順 申請人:三菱電機株式會社