專(zhuān)利名稱(chēng)：集成電路芯片設(shè)計(jì)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路(IC)芯片的設(shè)計(jì)，更特別地，涉及具有10,000,000數(shù)量級(jí)個(gè)門(mén)的IC芯片的設(shè)計(jì)。
背景技術(shù)：
數(shù)百萬(wàn)個(gè)門(mén)的芯片設(shè)計(jì)要求能夠以易于管理和可預(yù)知的工藝過(guò)程來(lái)實(shí)現(xiàn)分層結(jié)構(gòu)。確保定時(shí)收斂于一個(gè)選定目標(biāo)需要早期定時(shí)預(yù)算、簡(jiǎn)化的塊布線和定時(shí)模型的抽象以及沿一些軸的適當(dāng)余量。
對(duì)于數(shù)百萬(wàn)個(gè)門(mén)的芯片按工藝過(guò)程的物理實(shí)現(xiàn)的挑戰(zhàn)開(kāi)始于早期的平面規(guī)劃和分塊，且持續(xù)于整個(gè)設(shè)計(jì)流程，該整個(gè)設(shè)計(jì)流程通過(guò)適當(dāng)?shù)某橄蠛徒茝乃冻龅乃袆趧?dòng)中得到最大的好處。特別地，為了達(dá)到定時(shí)閉合，該過(guò)程的每個(gè)階段必須包括充足的余量，以及總體項(xiàng)目必須著眼于向前移進(jìn)以避免由于花費(fèi)太多的時(shí)間在過(guò)早的最優(yōu)化上而被卡住。由于設(shè)計(jì)以投片(tapeout)而告終，一些不同的問(wèn)題必須同時(shí)會(huì)聚，以及一個(gè)有用的概念是漸增地向所希望的目標(biāo)放松增加的余量。

發(fā)明內(nèi)容
真正的層次結(jié)構(gòu)CAD工具平面能力的改進(jìn)仍然不能排除對(duì)用于頂端設(shè)計(jì)的層次化流程的需要?！罢嬲膶哟位绷鞒讨С謴?fù)制塊的實(shí)例，這些實(shí)例共享塊的每一個(gè)邏輯、定時(shí)、布線、以及端口位置模型的單一抽象。如果不同的實(shí)例不論怎樣都必須不再具有單獨(dú)的模型，則層次結(jié)構(gòu)的大多數(shù)優(yōu)點(diǎn)會(huì)喪失。要點(diǎn)是被復(fù)制的塊實(shí)例被用于真正相同的對(duì)象以便在塊層次上完成的各種設(shè)計(jì)和分析任務(wù)不必重復(fù)于每個(gè)實(shí)例。
真正層次化設(shè)計(jì)流程的另一個(gè)重要特點(diǎn)是通過(guò)選擇一種方案和算法以便使工具除了最終物理的DRC/LVS(設(shè)計(jì)規(guī)則檢查/版圖與電路一致性檢查)掩模版檢查之外不必了解所有展開(kāi)的數(shù)據(jù)來(lái)遏制復(fù)雜性。
特別地，物理布線、寄生提取、以及靜態(tài)定時(shí)分析步驟需要是分開(kāi)的以便最高層次的操作(run)只使用實(shí)例化塊的抽象，而無(wú)須了解在每個(gè)塊內(nèi)的全部晶體管、門(mén)、或多邊形(polygon)數(shù)據(jù)庫(kù)。分治法是真正約束被任何一個(gè)操作了解的數(shù)據(jù)的數(shù)量以及確保虛擬存儲(chǔ)器的使用和作業(yè)運(yùn)行時(shí)間保持合理所必需的。
平面規(guī)劃與分塊(partitioning)設(shè)計(jì)的分塊用于將設(shè)計(jì)分為易于管理的塊，其可得益于一個(gè)小組內(nèi)各個(gè)人的并行工作。目的在于允許對(duì)于各個(gè)塊的以及同時(shí)發(fā)生于最高層次的工作的分開(kāi)進(jìn)行。平面印板方法不能提供定時(shí)收斂的另一個(gè)原因是因?yàn)槿绻詈蟮亩〞r(shí)或布線阻塞于單個(gè)大操作，則沒(méi)有好的途徑從并行工作中受益。替代地，分塊允許有效地采用多個(gè)人和多份許可。一個(gè)有益的目的在于在層次化設(shè)計(jì)中的塊和其父塊之間尋求“相等的困難(equalized pain)”，以使塊大小足夠小從而在塊層次上的布線和定時(shí)閉合的努力與對(duì)其父塊所需的努力幾乎相同。
如果一些塊太大以致于它們比其父塊難的多，則通過(guò)將這些塊分割為更小的塊以及將這些塊的連接復(fù)雜性的一部分“推”給其父塊來(lái)幫助總體項(xiàng)目的閉合。相反地，如果用于布線、提取、或定時(shí)的父塊作業(yè)量太大，則通過(guò)組合塊或引入層次結(jié)構(gòu)的另一層次來(lái)壓縮和向下層推出一部分復(fù)雜性是值得的。一個(gè)用于層次結(jié)構(gòu)的好的度量是“層次化重用因子”，該因子是塊實(shí)例的數(shù)量與塊類(lèi)型的數(shù)量的比率。雖然非常依賴(lài)于設(shè)計(jì)，但好的分塊應(yīng)該尋求大約3到4的重用，該重用達(dá)到平均值以便一些塊被復(fù)制許多次而一些唯一的塊只有一個(gè)實(shí)例。
另一個(gè)選擇分塊粒度的有益原則是確保沒(méi)有單獨(dú)的操作花費(fèi)20個(gè)小時(shí)以上。通過(guò)使用層次化的分治法分割和分塊以便根據(jù)設(shè)計(jì)小組可用的計(jì)算機(jī)速度，每個(gè)用于布線、提取、和定時(shí)的各個(gè)人的計(jì)算機(jī)作業(yè)在不到一天中完成，進(jìn)展可得以保證。工作不能變成無(wú)關(guān)的，一直到工作完成。再者，由于很多原因，當(dāng)依賴(lài)將花費(fèi)多天的運(yùn)行時(shí)間才得以完成的任何作業(yè)時(shí)存在極大的項(xiàng)目風(fēng)險(xiǎn)，因?yàn)檫@些作業(yè)可能由于斷電或直到太晚時(shí)才變得明顯的程序錯(cuò)誤而永遠(yuǎn)不會(huì)完成。通過(guò)塊的抽象和分塊以便各個(gè)操作花費(fèi)一天或更少時(shí)間，向前的進(jìn)展和有價(jià)值的重復(fù)以每輪幾天的合理周期進(jìn)行，該周期包括設(shè)計(jì)者分析結(jié)果的時(shí)間。
利用當(dāng)前的工具，發(fā)現(xiàn)對(duì)于塊大小的一個(gè)好的經(jīng)驗(yàn)法則是尋求具有約150K個(gè)可被安置的實(shí)例或400K個(gè)左右的門(mén)(二輸入端與非門(mén)等效標(biāo)準(zhǔn)門(mén))的塊。即使一些工具可以支持若干倍于這個(gè)大小的塊，但對(duì)于總體項(xiàng)目這不是最佳的，因?yàn)榫哂?M個(gè)門(mén)的各個(gè)塊為所有步驟花費(fèi)太長(zhǎng)的運(yùn)行時(shí)間，而且，即使對(duì)于具有大量千兆字節(jié)存儲(chǔ)器的機(jī)器，由于實(shí)或虛擬存儲(chǔ)器的缺乏，都接近于完全的失敗。
端口位置分配是整個(gè)平面規(guī)劃與分塊的一部分。由于早期的判斷是重要的，一個(gè)有力的概念是使用線性“信號(hào)速率”度量，該度量在中繼器的實(shí)際布置之前允許頂層定時(shí)。通過(guò)假設(shè)好的中繼器稍后將被插入，平面規(guī)劃調(diào)整可以進(jìn)行而不受線路電阻電容影響，該影響在沒(méi)有中繼器時(shí)與線路長(zhǎng)度的平方成正比。對(duì)于給定技術(shù)和線路寬度以及到相鄰線路的間隔，存在中繼器之間對(duì)于長(zhǎng)線路的最佳間隔以及相應(yīng)沿具有精確定位中繼器的線路傳輸?shù)男盘?hào)的理想速率。
通過(guò)降低理想速率(例如，通過(guò)將其截半)，設(shè)計(jì)小組可以選擇一個(gè)具有充足余量的速率，所述余量用于非理想化中繼器位置、由于布線擁塞而產(chǎn)生的非理想化實(shí)際線路、以及在沿每個(gè)分支的下一個(gè)中繼器之前的扇出的現(xiàn)實(shí)。然后，頂層定時(shí)分析可以將降低的信號(hào)速率成雙地用在每個(gè)塊驅(qū)動(dòng)的每個(gè)輸出端口和每個(gè)輸入端口之間的曼哈頓(x+y)距離處來(lái)組合具有父塊信號(hào)定時(shí)的每個(gè)塊端口的輸入到達(dá)時(shí)間和離開(kāi)時(shí)間。以此方法，頂層定時(shí)預(yù)算和線路長(zhǎng)度可以被驅(qū)動(dòng)以滿(mǎn)足設(shè)計(jì)目標(biāo)且防止必須跨全部芯片的線路，因?yàn)橐援?dāng)前頻率這要花費(fèi)若干時(shí)鐘周期。
抽象一些設(shè)計(jì)方法即使在完成平面規(guī)劃與分塊的艱苦工作之后還是落入典型的陷阱中，一個(gè)陷阱是隨后選擇不保持層次結(jié)構(gòu)中父塊與子塊之間的隔離的分析方法。例如，詳盡的電容抽象不應(yīng)力圖組合父塊與子塊數(shù)據(jù)以“看到”在上面的或在下面的線路。替代地，較好的是通過(guò)精巧設(shè)計(jì)提取流程以假設(shè)最不利的條件確實(shí)存在來(lái)簡(jiǎn)化。在每個(gè)適當(dāng)金屬層的優(yōu)選方向上，對(duì)于最小電容值，這意味著假設(shè)沒(méi)有線路，以及對(duì)于最大電容值，意味著假設(shè)以布線間距隔開(kāi)的線路的“柵格板”。盡管建造金屬的硬板模型甚至更具保持性，但由于在布線環(huán)境中在最壞情況下的現(xiàn)實(shí)是處于布線間距的線路的全密度柵格，所以它是過(guò)度行為。
另一個(gè)使得層次結(jié)構(gòu)更低效的典型陷阱是對(duì)穿過(guò)層次化邊界的信號(hào)的定時(shí)處理。如果子塊定時(shí)依賴(lài)于父塊定時(shí)加多少負(fù)荷于一個(gè)信號(hào)，或者如果父塊定時(shí)依賴(lài)于在它到達(dá)輸出端口之前多少內(nèi)部布線被置于線路，則分離的質(zhì)量喪失。
我們發(fā)現(xiàn)通過(guò)在每個(gè)塊的每個(gè)輸入和輸出端口增加一個(gè)緩沖器，并將該緩沖器安置于物理上非常接近該端口位置，則層次化的抽象可以被加強(qiáng)。即使緩沖器對(duì)于其他原因是不需要的，但父與子網(wǎng)之間的隔離相對(duì)于微不足道的面積成本來(lái)說(shuō)是值得的，以通過(guò)能夠分離父和子塊定時(shí)而幫助定時(shí)收斂。
補(bǔ)充的定時(shí)分析在現(xiàn)代0.18微米或更小的技術(shù)中，最小間隔的線路高于其寬度，這意味著對(duì)臨近信號(hào)的交叉耦合通常超過(guò)線路總電容的50％。同時(shí)開(kāi)關(guān)的影響不能被忽視，但尋求每個(gè)耦合組合什么時(shí)候可在工藝擴(kuò)散的范圍內(nèi)發(fā)生的精確確定也是不現(xiàn)實(shí)的。因此，安全和成功的定時(shí)收斂需要通過(guò)最小和最大值限定延時(shí)計(jì)算的邊界的保守選擇而不是無(wú)用地去尋找單個(gè)的“確切”值。
甚至在作出用于處理交叉耦合的保守選擇后，增加另外的余量以考慮到許多其他因素在定時(shí)上的影響仍然是重要的，這些其他因素諸如工藝擴(kuò)散、電介質(zhì)厚度或介電常數(shù)的變化、片上工藝斜度(process tilt)、片上電源電壓降的變化、以及提取和晶體管特征化中的錯(cuò)誤。繼續(xù)有界的最小和最大電容值的主題，對(duì)于額定值可以增加乘法的余量，產(chǎn)生對(duì)于Ceff.min和Ceff.max的如下有效方程Ceff.min＝(1-x)*(Cvss.vdd+0*Ccoupling) (1)Ceff.max＝(1+x)*(Cvss.vdd+2*Ccoupling) (2)值x可以根據(jù)需要被選擇，一般在0.05到0.10的范圍內(nèi)，其中所引入的余量實(shí)際上是2x。記住，由于許多否則難以明確計(jì)算的因素各自是10％的影響，所以此余量是非常必要的。類(lèi)似乘法的余量也可適于應(yīng)用于線路寄生電阻以考慮到線路厚度和寬度中的工藝變化以及考慮到由于自熱引起的片上局部化溫度變化。
用于每個(gè)網(wǎng)絡(luò)的最小和最大電阻和電容允許我們?yōu)槊總€(gè)網(wǎng)絡(luò)計(jì)算最小和最大延時(shí)，所述延時(shí)可以使用.sdf文件回注于定時(shí)分析中。在基于寄存器(邊沿觸發(fā)器)的設(shè)計(jì)中，把每個(gè)建立和保持檢查看作在接收寄存器確定行程(race)結(jié)束的結(jié)果。兩端都應(yīng)該被看作對(duì)方的互補(bǔ)，其中每一建立檢查基于使用經(jīng)由發(fā)射寄存器和組合邏輯直到接收寄存器的最大延時(shí)，以及具有最小延時(shí)的完全相同的路徑被用于保持檢查。
此外，被用于這些檢查的路徑需要包括時(shí)鐘樹(shù)，所述時(shí)鐘樹(shù)回到時(shí)鐘分配樹(shù)的各部分之間的再收斂點(diǎn)，所述時(shí)鐘分配樹(shù)饋給發(fā)射和接收寄存器。這樣，普通的建立和保持檢查也可以驗(yàn)證時(shí)鐘分配樹(shù)的質(zhì)量而著重于局部偏移(skew)而不是全局偏移，并且考慮到使用“有用偏移”以及不惡化不利偏移的可能性，其中無(wú)論如何對(duì)受影響的建立或保持檢查都沒(méi)有什么不同。
這種對(duì)時(shí)鐘樹(shù)分析的嚴(yán)格和安全的方案允許使用具有受限的平均扇出的高時(shí)鐘樹(shù)的更低得多的功率時(shí)鐘分配方案，而不是有時(shí)僅在分配核心時(shí)鐘上花費(fèi)三分之一芯片開(kāi)關(guān)電容的更普遍短粗(short-fat)解決方案的過(guò)度的方案。
當(dāng)保持檢查確實(shí)顯示對(duì)于所選被加入的余量數(shù)量的妨礙時(shí)，可以插入延時(shí)部件。有時(shí)，由于最小和最大延時(shí)計(jì)算的保守處理，以恰好正確的方法增加延時(shí)部件以修復(fù)這種保持妨礙而無(wú)需過(guò)分使建立路徑降級(jí)可能是巧妙的平衡行為。一個(gè)有用的概念是對(duì)于具有最大建立余量(在最大延時(shí)計(jì)算下)的上行流點(diǎn)編寫(xiě)搜索由具有保持妨礙的每個(gè)接收寄存器輸入端的扇入錐所選擇的網(wǎng)絡(luò)(使用最小延時(shí)計(jì)算)，并將延時(shí)緩沖器插入此網(wǎng)絡(luò)的腳本。通常這意味著保持修復(fù)的延時(shí)部件必須被插在既不鄰近于發(fā)射寄存器的輸出端也不鄰近于接收寄存器的輸入端的點(diǎn)，發(fā)射寄存器的輸出端或接收寄存器的輸入端是大多數(shù)過(guò)于簡(jiǎn)單化的保持修復(fù)算法通常已將延時(shí)部件安置的位置。
在隨后的定時(shí)閉合階段中，來(lái)自塊層次靜態(tài)定時(shí)分析操作的實(shí)際結(jié)果可被用于建立用作頂層靜態(tài)定時(shí)分析操作中的對(duì)象的塊的模型。當(dāng)然，被復(fù)制的實(shí)例只需要單一的用于該塊類(lèi)型的定時(shí)模型，該定時(shí)模型與該塊的定時(shí)分析不被其父塊中疊置布線的專(zhuān)用于該實(shí)例的線路變復(fù)雜的選擇一致。
此外，由于從輸入端口通向接收寄存器的路徑、以及從最后的發(fā)射寄存器通到輸出端口的路徑將具有最小和最大延時(shí)，所以這兩種延時(shí)弧(arc)的類(lèi)型需要被表示在由其父塊中的使用所構(gòu)造的模型中。即使沒(méi)有商業(yè)的流程來(lái)自動(dòng)完成上述過(guò)程，也可以編寫(xiě)內(nèi)部腳本以將這些弧組合成塊層次模型以便在父層次上的定時(shí)分析可以為所有的建立和保持檢查使用該相同的對(duì)偶性。
閉合早期增加充足的余量允許設(shè)計(jì)對(duì)于每個(gè)塊類(lèi)型及對(duì)于頂層只使用少量重復(fù)就收斂。通過(guò)采用具有每個(gè)建立和保持行程的兩端的全互補(bǔ)檢查的保守設(shè)計(jì)方式，工藝就能成功而不是冒險(xiǎn)受困于只有在硅復(fù)原之后才能被發(fā)現(xiàn)的未考慮到的耦合或噪聲問(wèn)題。在本文中所討論的保守延時(shí)計(jì)算度量還意味著存在可以被預(yù)料的優(yōu)勢(shì)。
通過(guò)選擇將延時(shí)計(jì)算基于最不利的值上，典型的工藝擴(kuò)散實(shí)際上將良好產(chǎn)生在由該最不利模型所預(yù)測(cè)的定時(shí)之上的大部分。并且，由方程(1)和(2)中因數(shù)x所建立的額外乘法定時(shí)余量還是一個(gè)在規(guī)定于投片中的“保證”目標(biāo)與由在環(huán)境條件下對(duì)已完成分組部分的測(cè)試所證實(shí)的實(shí)際達(dá)到的時(shí)鐘頻率之間的附加有利因數(shù)(additional upside factor)。


以下對(duì)本發(fā)明的詳細(xì)說(shuō)明將使本發(fā)明的這些和其他目的、特征和優(yōu)點(diǎn)更加顯而易見(jiàn)，其中圖1是說(shuō)明傳統(tǒng)上遵循集成電路(IC)版圖設(shè)計(jì)的步驟的方框圖；圖2是說(shuō)明遵循根據(jù)本發(fā)明IC版圖設(shè)計(jì)的步驟的方框圖；圖3是進(jìn)一步說(shuō)明根據(jù)本發(fā)明IC版圖設(shè)計(jì)的方框圖；圖4是對(duì)理解本發(fā)明在時(shí)鐘分配中的改進(jìn)有用的方框圖；圖5是對(duì)理解本發(fā)明在估算交叉耦合電容中的改進(jìn)有用的圖；圖6是對(duì)理解本發(fā)明在估算定時(shí)延時(shí)中的改進(jìn)有用的圖；圖7是說(shuō)明用于估算定時(shí)延時(shí)的先有技術(shù)的一對(duì)圖；圖8是表示估算定時(shí)延時(shí)中的一個(gè)示例性問(wèn)題的方框圖；圖9是表示估算定時(shí)延時(shí)的典型先有技術(shù)方案的一對(duì)方框圖；圖10是表示本發(fā)明在估算定時(shí)延時(shí)中的改進(jìn)的一對(duì)方框圖；圖11和12是表示本發(fā)明在估算定時(shí)延時(shí)中的應(yīng)用的方框圖；以及圖13是對(duì)理解本發(fā)明的各種設(shè)計(jì)技術(shù)怎樣集中于產(chǎn)生最后的產(chǎn)品有用的圖。
具體實(shí)施例方式
圖1表示傳統(tǒng)上遵循IC版圖設(shè)計(jì)的步驟。這些步驟包括平面規(guī)劃110、塊合成120、塊的初始布局130、確定門(mén)尺寸和時(shí)鐘樹(shù)建立140、布線150、以及寄生提取和定時(shí)分析160。
定時(shí)分析一般在工藝的最后被執(zhí)行，因?yàn)樗J(rèn)識(shí)到的在進(jìn)行定時(shí)分析之前完成層次化設(shè)計(jì)的父和子部件設(shè)計(jì)的需要。例如，父部件看不到子塊中線路的負(fù)荷(扇出)且父部件和子塊的輸出端之間的連接可以改變子塊的內(nèi)部定時(shí)。
定時(shí)分析經(jīng)常揭示定時(shí)問(wèn)題且對(duì)這些問(wèn)題的解決辦法可能經(jīng)常會(huì)是將緩沖器插入各塊的輸入或輸出端。由于可能會(huì)導(dǎo)致緩沖器插入、重布線和定時(shí)分析的額外重復(fù)的線路擁塞，所以這種緩沖器的插入典型地需要線路的重布線和進(jìn)一步的定時(shí)分析。每次重復(fù)可能會(huì)需要更多緩沖器的插入、線路的額外重布線以及進(jìn)一步的定時(shí)分析。
根據(jù)本發(fā)明，在定時(shí)分析被執(zhí)行之前，緩沖器被插入到每個(gè)塊輸入端和每個(gè)塊輸出端。優(yōu)選地，如圖2的版圖設(shè)計(jì)過(guò)程所示，其中與圖1過(guò)程中相同的部件具有相同的標(biāo)號(hào)，在初始布局步驟130之后、在確定門(mén)尺寸和樹(shù)建立步驟140之前緩沖器被優(yōu)選地插入。
更一般地，如圖3所示，在如發(fā)生于步驟320的將網(wǎng)表分解為層次化塊之后以及在如發(fā)生于步驟360的定時(shí)分析的執(zhí)行之前的版圖設(shè)計(jì)過(guò)程中的某個(gè)點(diǎn)，在步驟333緩沖器被插入在IC芯片設(shè)計(jì)中每個(gè)塊輸入端和每個(gè)塊輸出端。這些緩沖器也許是需要的也許不是。盡管如此這些緩沖器還是被插入。結(jié)果，在所有端口的扇入被約束為1且內(nèi)部反饋路徑被從被父部件安置于輸出端口上的塊隔離。此外，塊定時(shí)分析被迫看到否則只能被父塊定時(shí)分析看到的線路對(duì)端口的定時(shí)影響。
通過(guò)隔離在父部件和子塊中的線路，定時(shí)分析問(wèn)題被更清晰地分開(kāi)且需要更少的定時(shí)重復(fù)。不必要緩沖器的面積成本是微不足道的。
用于集成電路設(shè)計(jì)的改進(jìn)的另一個(gè)領(lǐng)域是在時(shí)鐘分配中，特別是對(duì)所有寄存器的時(shí)鐘信號(hào)的分配。時(shí)鐘偏移是時(shí)鐘在發(fā)射和接收寄存器對(duì)到達(dá)時(shí)間的差。在同步設(shè)計(jì)中，典型的目標(biāo)是使該偏移盡可能小。一般地，偏移被看作是不利的，因?yàn)闀r(shí)鐘周期必須被延長(zhǎng)(降低性能)以考慮到接收寄存器具有比發(fā)射寄存器更早的到達(dá)時(shí)鐘信號(hào)的可能性。然而，眾所周知，在有限的情形下，如果關(guān)鍵路徑的發(fā)射寄存器具有比接收寄存器更早的到達(dá)時(shí)鐘則偏移可以是有利的，因?yàn)槠浣o予該路徑比基本時(shí)鐘周期更多時(shí)間去傳播。
當(dāng)成組的邏輯和寄存器被連接在一起時(shí)，時(shí)鐘偏移的相同原理被應(yīng)用在更高層次化的層次。這種分組可以是在只有幾個(gè)對(duì)象到數(shù)十萬(wàn)的對(duì)象的層次上。圖4顯示兩個(gè)塊(A和B)，其中存在從A傳送到B的某些數(shù)據(jù)信號(hào)C以及從B傳送到A的其他數(shù)據(jù)信號(hào)D。兩個(gè)塊都接收來(lái)自父層的時(shí)鐘，并將它分配給它們的內(nèi)部寄存器。在不喪失一般性的情況下，考慮所顯示的情況，其中時(shí)鐘分配被調(diào)整以給予B一個(gè)比在A接收到的時(shí)鐘遲的時(shí)鐘。在這種情況下，兩個(gè)時(shí)鐘到達(dá)時(shí)間之間的偏移增加給D信號(hào)的有效路徑延時(shí)，從C信號(hào)的有效路徑延時(shí)中減去。如果C和D具有否則相等的路徑長(zhǎng)度，則偏移將是不利的。但在一開(kāi)始的C路徑延時(shí)(對(duì)塊內(nèi)部的延時(shí)和塊之間連接中的延時(shí)求和)長(zhǎng)于D路徑延時(shí)的情況中，則該偏移改進(jìn)性能。
在層次化設(shè)計(jì)中，塊可以被首先建立及定時(shí)分析，且然后其父層時(shí)鐘分配被調(diào)整到傳到最長(zhǎng)路徑的接收塊的延時(shí)時(shí)鐘。被增加于每個(gè)塊對(duì)之間的有用延時(shí)的量是在該塊對(duì)中通向時(shí)鐘延時(shí)的塊的最長(zhǎng)路徑與從時(shí)鐘延時(shí)的塊離開(kāi)通往另一塊的最長(zhǎng)路徑之間的差的一半。這樣，在時(shí)鐘延時(shí)被增加之后，數(shù)據(jù)路徑隨后將具有相等最小周期時(shí)間(最大芯片時(shí)鐘頻率)。
如上所述，另一設(shè)計(jì)技術(shù)是通過(guò)最小和最大值設(shè)定延時(shí)計(jì)算的邊界，而不是無(wú)望地搜尋以找到一個(gè)單一的“確切”值。這種方案的一個(gè)例子是將交叉耦合電容映射為有界的“有效”電容。圖5顯示在與處于分析下的被干擾(victim)信號(hào)相反或相同方向上的擾源(aggressor)開(kāi)關(guān)的可能性。盡管一個(gè)快速反向擾源具有3或更多倍于實(shí)際額定交叉耦合的有效電容是可能的，但只將有效交叉耦合電容設(shè)置為2倍于額定電容也是合理的近似，其仍然比忽略開(kāi)關(guān)的電容乘倍效應(yīng)保守的多。同樣地，盡管一個(gè)快速同向擾源在一個(gè)緩慢被干擾對(duì)象的轉(zhuǎn)變上具有這樣一種幫助效果即有效耦合電容實(shí)際上應(yīng)該是負(fù)數(shù)是可能的，但就將最小有效電容值設(shè)置為0是合理的。注意當(dāng)完全補(bǔ)充定時(shí)檢查使用最大和最小電容時(shí)，其實(shí)際上增加消極的考慮以使得最小電容更小。將這些因素應(yīng)用于所有交叉耦合電容的簡(jiǎn)化和保守抵消了這樣一種現(xiàn)實(shí)即許多實(shí)際上可能不具有同時(shí)進(jìn)行的開(kāi)關(guān)，這就具有一些擾源可能具有略微更壞的有效電容倍數(shù)的可能性，如圖5所示。甚至更多嚴(yán)格的詳盡的噪聲檢查工具可被用作最后的步驟。
其他的設(shè)計(jì)技術(shù)涉及定時(shí)路徑的分析。對(duì)于將要在門(mén)層次上被分析的定時(shí)路徑，嚴(yán)格的分析必須跟蹤穿過(guò)沿時(shí)鐘和數(shù)據(jù)線具有按比例擴(kuò)大和按比例縮小的網(wǎng)絡(luò)延時(shí)注釋的網(wǎng)絡(luò)的路徑，以產(chǎn)生將要與接收寄存器的約束對(duì)比的更不利情形。對(duì)于建立約束，最大延時(shí)用于到接收寄存器的時(shí)鐘路徑。對(duì)于保持約束，最小延時(shí)用于到發(fā)射寄存器的時(shí)鐘路徑以及發(fā)射寄存器與接收寄存器之間的數(shù)據(jù)路徑，且最大延時(shí)用于到接收寄存器的時(shí)鐘路徑(圖6)。這比到處只使用額定的延時(shí)更加嚴(yán)格，盡管它很少在0.25um設(shè)計(jì)之前徹底完成，所述0.25um設(shè)計(jì)中交叉耦合電容更加不嚴(yán)重。但是，單獨(dú)來(lái)說(shuō)，最大值和最小值同時(shí)地使用被眾知周知是正確和嚴(yán)格的方案，且某些工具確實(shí)支持它用于平面設(shè)計(jì)。
模型的抽象對(duì)于層次化的方法是必需的。抽象(見(jiàn)圖7)將一個(gè)整個(gè)區(qū)域的組合邏輯和寄存器(例如，數(shù)十萬(wàn)個(gè)門(mén))封裝到一個(gè)省去該塊內(nèi)部細(xì)節(jié)的塊模型(表示其的一個(gè)商業(yè)化格式叫做“STAMP”模型)，并以定時(shí)弧代替開(kāi)始于每個(gè)輸入端口的路徑，所述定時(shí)弧是從代表它的建立和保持約束的端口到時(shí)鐘端口的。同樣地，以代表時(shí)鐘→輸出(clk→q)約束的弧代替每條通向輸出端口的路徑。在圖7的先有技術(shù)中，這些以弧對(duì)路徑的代替只使用額定的(或典型的)模型來(lái)完成，此模型不允許塊模型被用作力圖完成圖6的更嚴(yán)格的建立和保持檢查的父操作中的實(shí)例。
本發(fā)明解決增強(qiáng)塊抽象方法提供在層次化邊界的嚴(yán)格最大/最小檢查的困難。這是具有重要性的，如先前被商業(yè)化工具所選擇的一些不正確方案所證實(shí)的。這些方案中的一個(gè)難點(diǎn)是這不僅僅是跟蹤穿過(guò)具有單一延時(shí)注釋的各網(wǎng)絡(luò)的最大和最小路徑的問(wèn)題。圖8說(shuō)明一種情況，在其中塊的時(shí)鐘端口和內(nèi)部寄存器之間的路徑需要具有由用于產(chǎn)生輸入和輸出約束的不同延時(shí)所注釋的它的網(wǎng)絡(luò)，甚至當(dāng)所述輸入和輸出約束在父層次上只被用于檢查保持約束。這表明在同時(shí)跟蹤對(duì)于父層的建立/保持檢查所需的路徑的過(guò)程中沒(méi)有單個(gè)網(wǎng)絡(luò)注釋集就足夠。先有技術(shù)的另一個(gè)普遍失誤顯示于圖9中，其中兩個(gè)單獨(dú)路徑跟蹤操作被執(zhí)行，一個(gè)基于用最大延時(shí)注釋網(wǎng)絡(luò)而另一個(gè)使用以最小延時(shí)注釋的網(wǎng)絡(luò)。然而，這種方案還是不足的，因?yàn)樗幌髨D6所需的那樣單獨(dú)在數(shù)據(jù)和時(shí)鐘路徑上組合最大值和最小值。
圖10顯示對(duì)于正確檢查實(shí)際所需的組合。它表明路徑需要被單獨(dú)地分析以產(chǎn)生兩個(gè)不同的模型，其中一個(gè)被用于父層中的建立檢查，另一個(gè)被用于父層中的保持檢查。再者，實(shí)際上存在四個(gè)需要作為對(duì)這些路徑跟蹤操作的輸入的不同網(wǎng)絡(luò)延時(shí)組合。

由于商業(yè)化工具不支持在模型抽象中使用多個(gè)被注釋的值，在本發(fā)明中首先必須做預(yù)處理以產(chǎn)生上面表格中四個(gè)網(wǎng)絡(luò)延時(shí)的不同組合，并將它們注釋到如圖10所示的路徑跟蹤操作中。路徑跟蹤不需要知道網(wǎng)絡(luò)延時(shí)怎樣被預(yù)處理，因此無(wú)需靜態(tài)定時(shí)工具“知道”數(shù)據(jù)被預(yù)處理成不同于額定電容，路徑跟蹤就將正確進(jìn)行。然后，本發(fā)明將來(lái)自四個(gè)單獨(dú)路徑跟蹤操作的弧重新組合為兩個(gè)單獨(dú)的模型在實(shí)現(xiàn)本發(fā)明的過(guò)程中是必要的，一個(gè)單獨(dú)的模型用在父層操作中以確定建立約束(見(jiàn)圖11)以及另一個(gè)單獨(dú)的模型用于父層操作獲得保持約束(見(jiàn)圖12)。盡管兩個(gè)不同模型的使用本身不是唯一的，但將來(lái)自四個(gè)不同路徑跟蹤操作的弧重新組合為兩個(gè)單獨(dú)的模型是本發(fā)明的一個(gè)區(qū)別點(diǎn)。
由于一個(gè)簡(jiǎn)單原因即執(zhí)行一個(gè)晶體管層次的模擬在存儲(chǔ)器和運(yùn)行時(shí)間上都是很耗費(fèi)的，所以模型產(chǎn)生始終是VLSI設(shè)計(jì)中的一個(gè)考慮。即使對(duì)于在各個(gè)門(mén)的層次之上沒(méi)有其他的層次化的層次的平面設(shè)計(jì)，在分析過(guò)程中邏輯門(mén)自己也由定時(shí)模型來(lái)表示。先有技術(shù)根據(jù)特定的工作條件提供模型差異，以便不同的模型被用于在最有利或最不利門(mén)構(gòu)成的情況下模擬操作，例如，但是然后認(rèn)為該模型對(duì)于該條件是適合于所有在該條件下的約束檢查的。本發(fā)明利用將要被檢查的約束的類(lèi)型進(jìn)一步區(qū)別這些模型，并通過(guò)組合這些不同模型的弧產(chǎn)生這些模型以獲得在父層中的特定約束檢查所需的適當(dāng)模型。
由此，本發(fā)明涉及注釋數(shù)據(jù)的預(yù)處理和將來(lái)自不同路徑跟蹤操作的弧后處理組合為兩個(gè)輸出模型。所述預(yù)處理產(chǎn)生注釋的四個(gè)集合，一個(gè)集合具有全部最小注釋、一個(gè)集合具有全部最大注釋、一個(gè)集合具有除了對(duì)于時(shí)鐘網(wǎng)絡(luò)的最大注釋之外的對(duì)于數(shù)據(jù)網(wǎng)絡(luò)的最小注釋、一個(gè)集合具有除了對(duì)于數(shù)據(jù)網(wǎng)絡(luò)的最大注釋之外的對(duì)于時(shí)鐘網(wǎng)絡(luò)的最小注釋。為這四個(gè)注釋集合的每個(gè)產(chǎn)生模型，并為各個(gè)路徑跟蹤操作將模型加載到靜態(tài)定時(shí)分析工具中。隨后，所產(chǎn)生的弧被重組以建立最終模型，該最終模型只適合于一個(gè)類(lèi)型的約束(保持或建立)，但包括了最小/最大注釋的所需目標(biāo)。對(duì)于將被用于父層保持約束檢查的模型，從時(shí)鐘輸入到數(shù)據(jù)輸出的延時(shí)弧取自全部最小模型，但在輸入和時(shí)鐘之間的保持約束取自最小數(shù)據(jù)最大時(shí)鐘模型，如圖12所示。同樣地，對(duì)于將被用于建立約束檢查的模型，從時(shí)鐘到輸出的延時(shí)弧取自全部最大模型，且建立約束弧取自最小時(shí)鐘最大數(shù)據(jù)模型，如圖11所示。這兩個(gè)模型對(duì)于它們的約束類(lèi)型是特定的，但所得到的弧正確組合以產(chǎn)生頂層路徑被抽象部分的準(zhǔn)確表示，并維持分析方法的假設(shè)以便層次化方案產(chǎn)生與同時(shí)考慮適當(dāng)?shù)淖钚?最大數(shù)據(jù)的嚴(yán)格平面操作完全相同的對(duì)于所有寄存器對(duì)組合的報(bào)告。
按約束類(lèi)型所產(chǎn)生的模型的差異允許在定時(shí)分析過(guò)程中對(duì)該模型特性的更好控制，并為將被應(yīng)用于結(jié)果的工程判斷提供更加堅(jiān)固的基礎(chǔ)。嚴(yán)格的最小/最大檢查對(duì)于確保定時(shí)的正確性是很重要的，且在具有對(duì)于相同網(wǎng)絡(luò)導(dǎo)致最小和最大電容值之間更大差值的更高比例交叉耦合電容的更精巧幾何工藝中更加相關(guān)。
嚴(yán)格的最小/最大檢查圍繞著時(shí)鐘樹(shù)和數(shù)據(jù)連接。嚴(yán)格的最小/最大檢查允許普通的建立和保持檢查同樣驗(yàn)證時(shí)鐘分配樹(shù)的質(zhì)量，而著重于局部偏移而不是全局偏移，并考慮到使用“有用偏移”以及不惡化不利偏移的可能性，其中無(wú)論如何對(duì)受影響的建立或保持檢查也沒(méi)有什么區(qū)別。此外，這種對(duì)時(shí)鐘樹(shù)分析的嚴(yán)格和安全的方案允許使用具有受限的平均扇出的高時(shí)鐘樹(shù)的更低得多的功率時(shí)鐘分配方案，而不是有時(shí)僅在分配核心時(shí)鐘上花費(fèi)三分之一芯片開(kāi)關(guān)電容的更普遍的短粗(short-fat)解決方案的過(guò)度的方案。
檢查的完成也意味著較少附加余量需要被加入。在許多先有方案中，因?yàn)樵撨^(guò)程對(duì)于穿過(guò)層次化邊界的信號(hào)不是檢查約束的全部正確集合，所以設(shè)計(jì)者替代地通過(guò)增加余量以考慮到?jīng)]有實(shí)際上考慮正確弧的錯(cuò)誤來(lái)處理該問(wèn)題。本發(fā)明減小所需的余量，籍以增加可能的設(shè)計(jì)的性能。此外，通過(guò)為它們的每個(gè)端口的特性產(chǎn)生具有特定于約束的安全余量的模型，在更高層次的層次的總安全余量可被降低，而無(wú)需為在任何特定端口的約束犧牲安全余量。這導(dǎo)致在更高層次上更少的被誤報(bào)為需要被修復(fù)的問(wèn)題的定時(shí)路徑，并加速定時(shí)閉合。
在早期物理實(shí)現(xiàn)的階段，最好對(duì)內(nèi)部塊定時(shí)和對(duì)頂層定時(shí)設(shè)置高目標(biāo)(如前面所討論的，由線性化信號(hào)速率所判斷的)。隨著設(shè)計(jì)向投片進(jìn)展，及頂層定時(shí)被從被布線和被定時(shí)的塊得來(lái)的實(shí)際定時(shí)模型所代替，該目標(biāo)可向最終投片要求的目標(biāo)放松。由于門(mén)尺寸變化、中繼器插入、以及保持部件插入都是布線設(shè)計(jì)中的“中斷”，所以它們可能對(duì)相鄰對(duì)象(單元實(shí)例)或線路具有定時(shí)影響。
目標(biāo)是通過(guò)利用每次修復(fù)/重新定時(shí)重復(fù)搜索以“接觸”越來(lái)越少的網(wǎng)絡(luò)和對(duì)象來(lái)確保收斂。一個(gè)好的目標(biāo)是看到對(duì)于每次重復(fù)所接觸到網(wǎng)絡(luò)的數(shù)量下降4到8倍。即使在每次重復(fù)時(shí)所搜索到的目標(biāo)中略微的減少都極大地幫助收斂。
圖13顯示該原理，其中y軸被度量為關(guān)于每一量的最終目標(biāo)的因子
標(biāo)準(zhǔn)量建立檢查 時(shí)鐘頻率保持檢查 偏移余量天線檢查 容許滿(mǎn)載荷實(shí)際上，收斂沿這三個(gè)軸同時(shí)進(jìn)行。即使前期過(guò)程通過(guò)根據(jù)更嚴(yán)格的標(biāo)準(zhǔn)搜尋以修復(fù)問(wèn)題而稍微多做些“工作”，當(dāng)項(xiàng)目的鄰近線路或?qū)ο蟊慌鲎矔r(shí)，這種方案減少這些必須被重做項(xiàng)目的數(shù)量。例如，在容許天線滿(mǎn)載荷比(一個(gè)通過(guò)將比率約束在金屬線路面積和這些金屬線路所連接的多晶硅柵級(jí)面積之間來(lái)有助于成品率的規(guī)則)中的侵害很容易修復(fù)，但由于這些修復(fù)觸及布線，所以這些修復(fù)可能中斷緊密的建立和保持路徑。因此，通過(guò)向所需目標(biāo)同時(shí)地和漸增地降低所有目標(biāo)上的阻礙使得收斂被改進(jìn)。
如對(duì)本領(lǐng)域技術(shù)人員顯而易見(jiàn)的，在本發(fā)明中可以作出大量的修改。
權(quán)利要求
1.一種VLSI芯片設(shè)計(jì)的布線方法，包括步驟將網(wǎng)表分解為層次化塊，每個(gè)塊至少具有一個(gè)輸入端和一個(gè)輸出端；在作任何定時(shí)分析之前將緩沖器插入到每個(gè)塊輸入端以隔離該塊輸入；以及在作任何定時(shí)分析之前將緩沖器插入到每個(gè)塊輸出端以隔離該塊輸出。
2.一種VLSI芯片設(shè)計(jì)的布線方法，包括步驟將網(wǎng)表分解為層次化塊；分析在每一塊對(duì)之間傳送的信號(hào)的定時(shí)；以及將時(shí)鐘分配調(diào)整到被提供給在塊對(duì)之間具有最長(zhǎng)路徑的那些塊對(duì)中的接收塊的延時(shí)時(shí)鐘信號(hào)。
3.一種VLSI芯片設(shè)計(jì)的布線方法，包括步驟平面規(guī)劃；塊的合成；塊的初始布局；確定門(mén)尺寸和時(shí)鐘樹(shù)建立；布線；以及寄生提取和定時(shí)分析；將緩沖器插入到每個(gè)塊輸入端以隔離該塊輸入的步驟，該步驟在確定門(mén)尺寸和時(shí)鐘樹(shù)建立步驟之前執(zhí)行。
4.權(quán)利要求3的方法，進(jìn)一步包括在執(zhí)行確定門(mén)尺寸和時(shí)鐘樹(shù)建立的步驟之前將緩沖器插入到每個(gè)塊輸出端的步驟。
5.一種調(diào)整被分配給第一塊和第二塊的時(shí)鐘信號(hào)定時(shí)的方法，其中數(shù)據(jù)信號(hào)通過(guò)從所述第一塊到所述第二塊的第一路徑傳送，且數(shù)據(jù)信號(hào)通過(guò)從所述第二塊到所述第一塊的第二路徑傳送，以及通過(guò)所述第一路徑的時(shí)間長(zhǎng)于通過(guò)所述第二路徑的時(shí)間，該方法包括步驟將被提供給所述第二塊的時(shí)鐘信號(hào)相對(duì)于被提供給所述第一塊的時(shí)鐘信號(hào)延遲一個(gè)量，所述量是所述第一路徑和所述第二路徑之間差的函數(shù)。
6.權(quán)利要求5的方法，其中所述時(shí)鐘信號(hào)被延遲一個(gè)量，所述量是所述第一路徑和所述第二路徑之間差的一半的函數(shù)。
7.權(quán)利要求5的方法，其中所述時(shí)鐘被延遲一個(gè)量，所述量是通過(guò)所述第一路徑的時(shí)間和通過(guò)所述第二路徑的時(shí)間之間差的函數(shù)。
8.權(quán)利要求5的方法，其中所述時(shí)鐘被延遲一個(gè)量，所述量是通過(guò)所述第一路徑的時(shí)間和通過(guò)所述第二路徑的時(shí)間之間差的一半的函數(shù)。
9.一種形成用于定時(shí)檢查的模型的方法，包括步驟產(chǎn)生四個(gè)注釋的集合，第一集合具有全部最小注釋?zhuān)诙暇哂腥孔畲笞⑨專(zhuān)谌暇哂谐藢?duì)于時(shí)鐘網(wǎng)絡(luò)的最大注釋之外對(duì)于數(shù)據(jù)網(wǎng)絡(luò)的最小注釋?zhuān)谒募暇哂谐藢?duì)于時(shí)鐘網(wǎng)絡(luò)的最小注釋之外對(duì)于數(shù)據(jù)網(wǎng)絡(luò)的最大注釋?zhuān)粚?duì)于將被用于父塊保持約束檢查的模型，從所述第一集合中采用從時(shí)鐘輸入到數(shù)據(jù)輸出的延時(shí)弧，以及從所述第三集合中采用輸入和時(shí)鐘輸入之間的保持約束；以及對(duì)于將被用于建立約束檢查的模型，從所述第二集合中采用從時(shí)鐘輸入到數(shù)據(jù)輸出的延時(shí)弧，以及從所述第四集合中采用建立約束弧。
全文摘要
本發(fā)明提供用于改進(jìn)集成電路設(shè)計(jì)的方法，其通過(guò)使用版面設(shè)計(jì)工具、合成、以及定時(shí)序分析以避免由于在過(guò)早的最優(yōu)化上花費(fèi)太多時(shí)間而被卡住(圖2－13)。由于設(shè)計(jì)圍繞于投片，一些問(wèn)題必須同時(shí)收斂，以及一個(gè)有用的概念是向所需目標(biāo)漸增地放松增加的余量。
文檔編號(hào)H01L21/82GK1633658SQ02816762
公開(kāi)日2005年6月29日 申請(qǐng)日期2002年8月29日 優(yōu)先權(quán)日2001年8月29日
發(fā)明者T·E·威廉斯, J·費(fèi)羅, D·托維, L·曾 申請(qǐng)人:英芬能技術(shù)公司