三維集成電路芯片及其電源網(wǎng)絡布局方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路領(lǐng)域，尤其涉及一種三維集成電路芯片及其電源網(wǎng)絡布局方法。
【背景技術(shù)】
[0002]隨著SoC(系統(tǒng)集成芯片)的規(guī)模越來越大，3DIC(三維集成電路)芯片正在成為主流。超大規(guī)模的3DIC芯片在電源供應網(wǎng)絡設(shè)計上面臨著巨大的挑戰(zhàn)，電源供應能力不足會導致整個3DIC芯片無法正常工作。因此如何在傳統(tǒng)SoC的二維電源供應網(wǎng)絡的基礎(chǔ)上將其擴展到三維，并保證電源供應能力，是一項重要技術(shù)。
[0003]圖1為現(xiàn)有的3DIC芯片電源供應方案示意圖。如圖所示，至少兩層(在此示出為三層)芯片10通過TSV(硅通孔)20彼此連通，其中，頂層芯片11通過導線30連接到位于邊緣區(qū)域的焊盤40，焊盤40與外部電源(未示出)連通從而將外部電源引入頂層芯片11，其它芯片12再通過位于中間區(qū)域的硅通孔20從頂層芯片11獲取電源供應。現(xiàn)有技術(shù)對于除頂層芯片11之外的其它芯片12都有著較強的供電能力，然而整個3DIC芯片的供電瓶頸在于通過導線30和焊盤40與外部相連的頂層芯片11，這是因為受限于頂層芯片11的厚度和面積，頂層芯片11上的繞線資源非常有限，致使頂層芯片11的供電條件僅與普通二維芯片類似，對于肩負整個3DIC芯片供電責任的頂層芯片11，這樣的設(shè)計可能會導致供電不足從而影響到整個3DIC芯片的性能。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種三維集成電路芯片及其電源網(wǎng)絡布局方法，改善頂層芯片的供電效果，提高整顆三維集成電路芯片的電源表現(xiàn)。
[0005]基于以上考慮，本發(fā)明的一個方面提供一種三維集成電路芯片的電源網(wǎng)絡布局方法，包括:提供彼此連通的至少兩層芯片；于所述至少兩層芯片中的頂層芯片上設(shè)置重布線層，所述重布線層與所述頂層芯片的中間區(qū)域連通;將所述重布線層與外部電源連通。
[0006]優(yōu)選地，所述重布線層通過位于中間區(qū)域的硅通孔或非硅通孔與所述頂層芯片的中間區(qū)域連通。
[0007]優(yōu)選地，所述重布線層通過位于邊緣區(qū)域的焊盤與所述外部電源連通。
[0008]優(yōu)選地，于所述頂層芯片上設(shè)置彼此連通的至少兩層重布線層。
[0009]優(yōu)選地，所述至少兩層重布線層之間通過非硅通孔連通。
[0010]本發(fā)明的另一方面提供一種三維集成電路芯片，包括:彼此連通的至少兩層芯片；設(shè)置于所述至少兩層芯片中的頂層芯片上的重布線層，所述重布線層與所述頂層芯片的中間區(qū)域連通;所述重布線層與外部電源連通。
[0011]優(yōu)選地，所述重布線層通過位于中間區(qū)域的硅通孔或非硅通孔與所述頂層芯片的中間區(qū)域連通。
[0012]優(yōu)選地，所述重布線層通過位于邊緣區(qū)域的焊盤與所述外部電源連通。
[0013]優(yōu)選地，所述頂層芯片上設(shè)置有彼此連通的至少兩層重布線層。
[0014]優(yōu)選地，所述至少兩層重布線層之間通過非硅通孔連通。
[0015]本發(fā)明的三維集成電路芯片及其電源網(wǎng)絡布局方法，于頂層芯片上設(shè)置重布線層，通過重布線層將外部電源引入頂層芯片的中間區(qū)域，其它芯片再通過位于中間區(qū)域的硅通孔從頂層芯片獲取電源供應，由于不必受限于頂層芯片本身的厚度和面積，不占用頂層芯片的繞線資源，重布線層上的導線厚度、寬度可以設(shè)計的很大，從而大大減少導線上的電阻，這樣頂層芯片的供電效果將大大改善，從而提高整顆3DIC芯片的電源表現(xiàn)。
【附圖說明】
[0016]通過參照附圖閱讀以下所作的對非限制性實施例的詳細描述，本發(fā)明的其它特征、目的和優(yōu)點將會變得更明顯。
[0017]圖1為現(xiàn)有的三維集成電路芯片的電源網(wǎng)絡示意圖；
圖2為本發(fā)明的三維集成電路芯片的電源網(wǎng)絡示意圖；
圖3為本發(fā)明的三維集成電路芯片的重布線層示意圖。
[0018]在圖中，貫穿不同的示圖，相同或類似的附圖標記表示相同或相似的裝置(模塊)或步驟。
【具體實施方式】
[0019]為解決上述現(xiàn)有技術(shù)中的問題，本發(fā)明提供一種三維集成電路芯片及其電源網(wǎng)絡布局方法，于頂層芯片上設(shè)置重布線層，通過重布線層將外部電源引入頂層芯片的中間區(qū)域，其它芯片再通過位于中間區(qū)域的硅通孔從頂層芯片獲取電源供應，由于不必受限于頂層芯片本身的厚度和面積，不占用頂層芯片的繞線資源，重布線層上的導線厚度、寬度可以設(shè)計的很大，從而大大減少導線上的電阻，這樣頂層芯片的供電效果將大大改善，從而提高整顆3DIC芯片的電源表現(xiàn)。
[0020]在以下優(yōu)選的實施例的具體描述中，將參考構(gòu)成本發(fā)明一部分的所附的附圖。所附的附圖通過示例的方式示出了能夠?qū)崿F(xiàn)本發(fā)明的特定的實施例。示例的實施例并不旨在窮盡根據(jù)本發(fā)明的所有實施例?？梢岳斫?，在不偏離本發(fā)明的范圍的前提下，可以利用其他實施例，也可以進行結(jié)構(gòu)性或者邏輯性的修改。因此，以下的具體描述并非限制性的，且本發(fā)明的范圍由所附的權(quán)利要求所限定。
[0021]本發(fā)明的一個方面提供一種三維集成電路芯片的電源網(wǎng)絡布局方法，包括:提供彼此連通的至少兩層芯片110;于所述至少兩層芯片110中的頂層芯片111上設(shè)置重布線層150，所述重布線層150與所述頂層芯片111的中間區(qū)域連通;將所述重布線層150與外部電源連通。
[0022]如圖2所示，提供彼此連通的至少兩層(在此示出為三層)芯片110，該三層芯片110通過硅通孔120彼此連通。在原有的頂層芯片111之上，再增加一層RDL(重布線層)150，該重布線層150通過導線130連接到位于邊緣區(qū)域的焊盤140，焊盤140與外部電源(未示出)連通從而將外部電源引入重布線層150的中間區(qū)域，重布線層150再通過位于中間區(qū)域的硅通孔或非硅通孔160與頂層芯片111連通從而將重布線層150上的電源供入頂層芯片111的中間區(qū)域，由于不必受限于頂層芯片111本身的厚度和面積，不占用頂層芯片111的繞線資源，重布線層150上的導線130的厚度、寬度可以設(shè)計的很大，例如，如圖3所示的大面積電源布線，在除了必要的信號線之外的重布線層區(qū)域內(nèi)，符合設(shè)計規(guī)則的前提下，全部填上電源走線，以減少導線130上的電阻，這樣頂層芯片111的供電效果將大大改善，其它芯片112再通過位于中間區(qū)域的硅通孔120從頂層芯片111獲取電源供應，從而提高整顆3DIC芯片的電源表現(xiàn)。
[0023]本領(lǐng)域技術(shù)人員可以理解，根據(jù)實際需要，也可以于頂層芯片111上設(shè)置兩層以上重布線層150，各層重布線層150之間通過非硅通孔彼此連通。
[0024]本發(fā)明所述的非硅通孔，即不穿過硅的通孔(Via)。
[0025]本發(fā)明的另一方面提供一種三維集成電路芯片，包括:彼此連通的至少兩層芯片110；設(shè)置于所述至少兩層芯片110中的頂層芯片111上的重布線層150，所述重布線層150與所述頂層芯片111的中間區(qū)域連通;所述重布線層150與外部電源連通。
[0026]優(yōu)選地，所述重布線層150通過位于中間區(qū)域的硅通孔或非硅通孔160與所述頂層芯片111的中間區(qū)域連通。
[0027]優(yōu)選地，所述重布線層150通過位于邊緣區(qū)域的焊盤140與所述外部電源連通。
[0028]優(yōu)選地，所述頂層芯片111上設(shè)置有彼此連通的至少兩層重布線層150，所述至少兩層重布線層150之間通過非硅通孔連通。
[0029]本發(fā)明的三維集成電路芯片及其電源網(wǎng)絡布局方法，于頂層芯片上設(shè)置重布線層，通過重布線層將外部電源引入頂層芯片的中間區(qū)域，其它芯片再通過位于中間區(qū)域的硅通孔從頂層芯片獲取電源供應，由于不必受限于頂層芯片本身的厚度和面積，不占用頂層芯片的繞線資源，重布線層上的導線厚度、寬度可以設(shè)計的很大，從而大大減少導線上的電阻，這樣頂層芯片的供電效果將大大改善，從而提高整顆3DIC芯片的電源表現(xiàn)。
[0030]對于本領(lǐng)域技術(shù)人員而言，顯然本發(fā)明不限于上述示范性實施例的細節(jié)，而且在不背離本發(fā)明的精神或基本特征的情況下，能夠以其他的具體形式實現(xiàn)本發(fā)明。因此，無論如何來看，均應將實施例看作是示范性的，而且是非限制性的。例如，根據(jù)不同的封裝方式，多層芯片中的頂層芯片可能位于封裝件的上方或下方，因此“頂層”并不限定特定的方向。此外，明顯的，“包括”一詞不排除其他元素和步驟，并且措辭“一個”不排除復數(shù)。裝置權(quán)利要求中陳述的多個元件也可以由一個元件來實現(xiàn)。第一，第二等詞語用來表示名稱，而并不表示任何特定的順序。
【主權(quán)項】
1.一種三維集成電路芯片的電源網(wǎng)絡布局方法，其特征在于，包括: 提供彼此連通的至少兩層芯片； 于所述至少兩層芯片中的頂層芯片上設(shè)置重布線層，所述重布線層與所述頂層芯片的中間區(qū)域連通； 將所述重布線層與外部電源連通。2.如權(quán)利要求1所述的三維集成電路芯片的電源網(wǎng)絡布局方法，其特征在于，所述重布線層通過位于中間區(qū)域的硅通孔或非硅通孔與所述頂層芯片的中間區(qū)域連通。3.如權(quán)利要求1所述的三維集成電路芯片的電源網(wǎng)絡布局方法，其特征在于，所述重布線層通過位于邊緣區(qū)域的焊盤與所述外部電源連通。4.如權(quán)利要求1所述的三維集成電路芯片的電源網(wǎng)絡布局方法，其特征在于，于所述頂層芯片上設(shè)置彼此連通的至少兩層重布線層。5.如權(quán)利要求4所述的三維集成電路芯片的電源網(wǎng)絡布局方法，其特征在于，所述至少兩層重布線層之間通過非硅通孔連通。6.一種三維集成電路芯片，其特征在于，包括: 彼此連通的至少兩層芯片； 設(shè)置于所述至少兩層芯片中的頂層芯片上的重布線層，所述重布線層與所述頂層芯片的中間區(qū)域連通； 所述重布線層與外部電源連通。7.如權(quán)利要求6所述的三維集成電路芯片，其特征在于，所述重布線層通過位于中間區(qū)域的硅通孔或非硅通孔與所述頂層芯片的中間區(qū)域連通。8.如權(quán)利要求6所述的三維集成電路芯片，其特征在于，所述重布線層通過位于邊緣區(qū)域的焊盤與所述外部電源連通。9.如權(quán)利要求6所述的三維集成電路芯片，其特征在于，所述頂層芯片上設(shè)置有彼此連通的至少兩層重布線層。10.如權(quán)利要求9所述的三維集成電路芯片，其特征在于，所述至少兩層重布線層之間通過非硅通孔連通。
【專利摘要】本發(fā)明提供一種三維集成電路芯片及其電源網(wǎng)絡布局方法，所述方法包括：提供彼此連通的至少兩層芯片；于所述至少兩層芯片中的頂層芯片上設(shè)置重布線層，所述重布線層與所述頂層芯片的中間區(qū)域連通；將所述重布線層與外部電源連通。本發(fā)明的三維集成電路芯片及其電源網(wǎng)絡布局方法，于頂層芯片上設(shè)置重布線層，通過重布線層將外部電源引入頂層芯片的中間區(qū)域，其它芯片再通過位于中間區(qū)域的硅通孔從頂層芯片獲取電源供應，由于不必受限于頂層芯片本身的厚度和面積，不占用頂層芯片的繞線資源，重布線層上的導線厚度、寬度可以設(shè)計的很大，從而大大減少導線上的電阻，這樣頂層芯片的供電效果將大大改善，從而提高整顆3DIC芯片的電源表現(xiàn)。
【IPC分類】G06F17/50
【公開號】CN105550432
【申請?zhí)枴緾N201510911851
【發(fā)明人】俞大立, 方曉東, 柳雅琳
【申請人】格科微電子（上海）有限公司
【公開日】2016年5月4日
【申請日】2015年12月11日