專利名稱：具有硅化物膜的半導體裝置以及半導體裝置的制造方法
技術領域：
本發(fā)明涉及半導體裝置及半導體裝置的制造方法，特別涉及具有硅化物膜的半導體裝置及半導體裝置的制造方法。
背景技術：
近年來隨著半導體裝置的微細化和高速化的要求，一直在開發(fā)使各種晶體管的柵極與源極/漏極低電阻化的技術。其中之一是已經(jīng)實用化的使晶體管柵極上與源極/漏極上自對準地硅化物化的自對準硅化物(self-alignedsilicide)技術。
另一方面，在將自對準硅化物技術應用于具有電容元件或電阻元件的模擬器件的場合，由于電阻元件用的多晶硅上也被硅化物化，因此產(chǎn)生被低電阻化到2～5Ω/□程度的不合適地步。此外，不限于模擬器件，例如，在半導體裝置的輸入輸出電路部分，有必要防止由靜電導致對柵極氧化膜的破壞。為此，以往將源/漏區(qū)的高濃度雜質(zhì)擴散層的電阻做成比較高的電阻值。然而，將自對準硅化物技術用于具有這種輸入輸出電路部分的半導體裝置時，源/漏區(qū)的高濃度雜質(zhì)擴散層上也被硅化物化，因此有被低電阻化的不合適情況。
因此，以往，例如在特開2000-22150號公報等中提出一種技術，它是在輸入輸出部分和電阻部分等的必須高電阻的區(qū)域使得自對準硅化物處理時不引起硅化物化。
通常，沒有被硅化物化的硅區(qū)域的薄膜電阻值取決于晶體管形成的雜質(zhì)注入條件及熱處理條件。即是說，沒有被硅化物化的硅區(qū)域可能具有的薄膜電阻值處于從與形成最高雜質(zhì)濃度的擴散層相同的值到與形成最低雜質(zhì)濃度的阱區(qū)相同的值的范圍。而且，沒有被硅化物化的硅區(qū)的薄膜電阻值取決于在上述范圍內(nèi)根據(jù)組合雜質(zhì)注入所決定的雜質(zhì)濃度。即是說，以往沒有被硅化物化的硅區(qū)的薄膜電阻值必須由根據(jù)控制晶體管形成時的雜質(zhì)注入條件的控制雜質(zhì)濃度來決定。
然而，當要求將近年來那樣的多種模擬器件搭載在半導體裝置中時，存在的問題是，沒有被硅化物化的硅的薄膜電阻值取決于為晶體管形成所使用的雜質(zhì)注入條件等這一點已成為擴大設計自由度方面的障礙。特別是在預設計階段決定電阻率及電阻值等之后，在制造階段調(diào)整并形成與此對應的器件的場合，要求能夠在通常的低電阻硅化物的從4Ω/□到高電阻的1000Ω/□左右范圍內(nèi)任意決定沒有硅化物化的薄膜電阻的電阻值更是如此。

發(fā)明內(nèi)容
本發(fā)明的一個目的在于提供可以不控制晶體管形成時的雜質(zhì)注入條件，將電阻元件等的電阻值容易地設定為任意值的半導體裝置。
本發(fā)明的另一個目的在于提供可以不控制晶體管形成時的雜質(zhì)注入條件，將電阻元件等的電阻值容易地設定為任意值的半導體裝置的制造方法。
為達到上述目的，本發(fā)明第1方面的半導體裝置，具備形成于第1硅區(qū)域上的第1硅化物膜；形成于第2硅區(qū)域上、由與所述第1硅化物膜相同的硅化物材料構(gòu)成并通過使其與所述第1硅化物膜膜質(zhì)不同而具有與所述第1硅化物膜不同的薄膜電阻值的第2硅化物膜。
在該第1方面的半導體裝置中，如上所述，通過設置由與第1硅化物膜相同的硅化物材料構(gòu)成并通過使其與第1硅化物膜膜質(zhì)不同而具有與第1硅化物膜不同薄膜電阻值的第2硅化物膜，能容易化得到具有低薄膜電阻值的硅化物膜與具有高薄膜電阻值的硅化物膜。這時，例如通過將雜質(zhì)導入第2硅化物膜自體中使與第1硅化物膜的膜質(zhì)不同，則通過控制雜質(zhì)的種類和導入條件，可獲得具有任意高的薄膜電阻值的第2硅化物膜。由此，能不控制晶體管形成時的雜質(zhì)注入條件等，將電阻元件等的電阻值容易地設定為任意值。結(jié)果能擴大設計的自由度。
在上述第1方面的半導體裝置中，較理想的是通過導入雜質(zhì)使與第1硅化物膜的膜質(zhì)不同，來形成第2硅化物膜，使具有比第1硅化物膜高的薄膜電阻值。照此結(jié)構(gòu)，則能通過控制雜質(zhì)的種類及導入條件容易地得到具有任意的高薄膜電阻值的第2硅化物膜。
本發(fā)明的第2方面的半導體裝置，具備，第1硅區(qū)域及第2硅區(qū)域；形成在第1硅區(qū)域上的第1硅化物膜；形成在第2硅區(qū)域上、與第1硅化物膜的薄膜電阻值不同的金屬層。
在該第2方面的半導體裝置中，如上所述通過設置在第1硅區(qū)域上形成的第1硅化物膜與在第2硅區(qū)域上形成且與第1硅化物膜的薄膜電阻值不同的金屬層，能容易地得到具有低薄膜電阻值的硅化物膜或金屬層與具有高薄膜電阻值的金屬層或硅化物膜。這時，例如通過控制第1硅化物膜及金屬層的材料以及膜厚，能容易地控制第1硅化物膜以及金屬層的薄膜電阻值為各自規(guī)定的值。由此，能夠不控制晶體管形成的雜質(zhì)注入條件，容易地設定電阻元件等的薄膜電阻值為任意值。結(jié)果能在擴大設計的自由度。
上述第2方面的半導體裝置中，第1硅區(qū)域及第2硅區(qū)域由同一硅層構(gòu)成也可以。
本發(fā)明的第三方面的半導體裝置，具備硅區(qū)域；形成于硅區(qū)域上并通過使結(jié)晶性劣化而提高薄膜電阻值的硅化物膜。
在該第3方面的半導體裝置中，如上所述，通過設置使結(jié)晶性劣化來提高薄膜電阻值的硅化物膜，能容易地得到具有高薄膜電阻值的硅化物膜。由此，能利用硅化物膜容易地形成需要有高薄膜電阻值的電阻元件等。
上述第3方面的半導體裝置中，較理想的是通過導入雜質(zhì)，使硅化物膜的結(jié)晶性被劣化。照此結(jié)構(gòu)，則能通過控制雜質(zhì)的種類及導入條件獲得具有任意高的薄膜電阻值的硅化物膜。由此，能夠容易設定電阻元件等的薄膜電阻值為任意值。結(jié)果能擴大設計的自由度。這時，通過導入雜質(zhì)使硅化物膜非晶質(zhì)化為好。此外，雜質(zhì)也可含有選自Ge、Si、B、As、P以及BF2組成的組中選出的至少一種元素。又，硅化物膜也硅化物膜是含Co的硅化物膜。
本發(fā)明的第4方面的半導體裝置的制造方法，具備形成第1硅區(qū)域和第2硅區(qū)域的工序；采用第1自對準硅化物工藝，在所述第1硅區(qū)域上形成第1硅化物膜，同時在所述第2硅區(qū)域上形成由與所述第1硅化物膜相同硅化物材料構(gòu)成的第2硅化物膜的工序；形成反應抑制膜使覆蓋所述第2硅化物膜的工序；采用第2自對準硅化物工藝，在所述第1硅區(qū)域上的第1硅化物膜上形成由所述第1硅化物膜相同硅化物材料構(gòu)成的第3硅化物膜的工序。
在該第4方面的半導體裝置的制造方法中，如上所述，在形成反應抑制膜覆蓋第2硅化物膜后，采用第2自對準硅化物工藝在第1硅區(qū)域上的第1硅化物膜上形成由與第1硅化物膜相同硅化物材料構(gòu)成的第3硅化物膜，由此，能在第1硅區(qū)域上形成第1硅化物膜與第3硅化物膜被層疊的厚度大的硅化物膜。這時，通過控制第1硅化物膜。第2硅化物膜以及第3硅化物膜的層疊膜的薄膜電阻值與第2硅化物膜的薄膜電阻值為各自規(guī)定的值。由此，能不控制晶體管形成時的雜質(zhì)注入條件等，容易地設定電阻元件等的高薄膜電阻值必要部分(形成第2硅化物膜的區(qū)域)的電阻值為任意值。結(jié)果，能擴大設計的自由度。
本發(fā)明的第5方面的半導體裝置的制造方法，具備形成第1硅區(qū)域和第2硅區(qū)域的工序；采用第1自對準硅化物工藝，在所述第1硅區(qū)域上形成第1硅化物膜，同時在所述第2硅區(qū)域上形成第2硅化物膜的工序；形成反應抑制膜以及蝕刻掩膜使覆蓋所述第2硅化物膜的工序；以所述蝕刻掩膜為掩膜，用蝕刻除去所述第1硅化物膜的工序；采用第2自對準硅化物工藝，在所述第1硅區(qū)域上形成第3硅化物膜的工序。
在該第5方面的半導體裝置的制造方法中，如上所述，在形成反應抑制膜及蝕刻掩膜覆蓋第2硅化物膜之后，以該蝕刻掩膜為掩膜，用蝕刻除去第1硅化物膜，而且，通過采用第2自對準硅化物工藝在第1硅區(qū)域上形成第3硅化物膜，能在第1硅區(qū)域上形成比第2硅化物膜更厚的第3硅化物膜或者薄膜電阻值小的第3硅化物膜。這時，例如通過控制第2硅化物膜及第3硅化物膜的膜厚，能容易地控制第2硅化物膜及第3硅化物膜的薄膜電阻值為各自規(guī)定的值。由此，能不控制晶體管形成時的雜質(zhì)注入條件，容易地設定電阻元件等的高薄膜電阻值必要部分(形成第2硅化物膜的區(qū)域)的電阻值為任意值。結(jié)果能擴大設計的自由度。
在上述第5方面的半導體裝置的制造方法中，較好的是，形成第3硅化物膜的工序包含在第1硅區(qū)域上形成由與第2硅化物膜相同硅化物材料構(gòu)成的、而且具有比第2硅化物膜更厚的第3硅化物膜。照此結(jié)構(gòu)，則能容易地形成具有任意低薄膜電阻值的第3膜與具有任意高薄膜電阻值的第2硅化物膜。
本發(fā)明的第6方面的半導體裝置的制造方法，具備形成第1硅區(qū)域和第2硅區(qū)域的工序；采用第1自對準硅化物工藝，在所述第1硅區(qū)域上形成第1硅化物膜，同時在所述第2硅區(qū)域上形成第2硅化物膜的工序；形成蝕刻掩膜使覆蓋所述第1硅化物膜的工序；以所述蝕刻掩膜為掩膜，對所述第2硅化物膜蝕刻掉規(guī)定的厚度。
在該第6方面的半導體裝置的制造方法中，如上所述，在形成蝕刻掩膜使覆蓋第1硅化物膜之后，以該蝕刻掩膜為掩膜，通過蝕刻第2硅化物膜為規(guī)定的厚度，能容易地使第2硅化物膜的薄膜電阻值比第1硅化物膜的薄膜電阻值來得高。這時，通過控制第2硅化物膜的蝕刻量，能控制第2硅化物膜的薄膜電阻值為規(guī)定的值。由此，能不控制晶體管形成時的雜質(zhì)注入條件等，容易地設定電阻元件等的高薄膜電阻值必要部分(形成第2硅化物膜的區(qū)域)的電阻值為任意值。結(jié)果，能擴大設計的自由度。
本發(fā)明的第7方面的半導體裝置的制造方法，具備形成第1硅區(qū)域和第2硅區(qū)域的工序；采用第1自對準硅化物工藝，在所述第1硅區(qū)域上形成第1硅化物膜，同時在所述第2硅區(qū)域上形成第2硅化物膜的工序；形成掩膜層使覆蓋所述第1硅化物膜的工藝；以所述掩膜層為掩膜，通過將雜質(zhì)注入所述第2硅化物膜使所述第2硅化物膜的薄膜電阻值上升的工序。
在該第7方面的半導體裝置的制造方法中，如上所述，通過形成掩膜層使覆蓋第1硅化物膜、以掩膜層為掩膜將雜質(zhì)注入第2硅化物膜，使第2硅化物膜的薄膜電阻值上升，從而，能容易地形成薄膜電阻值低的第1硅化物膜與薄膜電阻值高的第2硅化物膜。這時，通過控制雜質(zhì)的種類及導入條件，能形成具有任意高的薄膜電阻值的第2硅化物膜。
本發(fā)明的第8方面的半導體裝置的制造方法，具備形成由同一硅層構(gòu)成的第1硅區(qū)域的第2硅區(qū)域的工序；在所述第1硅區(qū)域上和所述第2硅區(qū)域上形成導電層的工序；形成反應抑制膜和蝕刻掩膜使覆蓋所述第2硅區(qū)域與所述第2硅區(qū)域上形成的所述導電層的工序；以所述蝕刻掩膜為掩膜，用蝕刻除去在所述第1硅區(qū)域上形成的所述導電層的工序；其后，采自對準用硅化物工藝，在所述第1硅區(qū)域上形成第1硅化物膜的工序。
在該第8方面的半導體裝置的制造方法中，如上所述，在形成反應抑制膜及蝕刻掩膜使覆蓋第2硅區(qū)域與第2硅區(qū)域上形成的導電層之后，以該蝕刻掩膜為掩膜，用蝕刻除去第1硅區(qū)域上形成的導電層，其后，通過采用自對準硅化物工藝在第1硅區(qū)域上形成第1硅化物膜，能容易地得到具有低薄膜電阻值的硅化物膜或?qū)щ妼优c具有高薄膜電阻值的導電層或硅化物膜。這時，例如通過控制第1硅化物膜及導電層的材料和膜厚，能容易地控制第1硅化物膜及導電層的薄膜電阻值為各自規(guī)定的值。由此，能不控制晶體管形成時的雜質(zhì)注入條件，容易地將電阻元件等的薄膜電阻值設定為任意值。結(jié)果，能擴大設計的自由度。
本發(fā)明的第9方面的半導體裝置的制造方法，具備形成硅區(qū)域的工序；在所述硅區(qū)域上形成硅化物膜的工序；通過使所述硅化物膜的結(jié)晶性劣化來使所述硅化物膜的薄膜電阻值上升的工序。
在該第9方面的半導體裝置的制造方法中，如上所述，通過使硅化物膜的結(jié)晶性劣化來使硅化物膜的薄膜電阻值上升，能容易地得到具有高薄膜電阻值的硅化物膜。由此，能利用硅化物膜容易地形成高薄膜電阻值必要的電阻元件。
在上述第9方面的半導體裝置的制造方法中，通過使所述硅化物膜的結(jié)晶性劣化來使所述硅化物膜的薄膜電阻值上升的工序包含通過對所述硅化物膜以離子注入雜質(zhì)來使所述硅化物膜的結(jié)晶性劣化的工序。如此結(jié)構(gòu)，則能通過控制雜質(zhì)的種類及導入條件得到具有任意高的薄膜電阻值的硅化物膜。由此，能容易地將電阻元件等的薄膜電阻值設定為任意值。結(jié)果，能擴大設計的自由度。這種情況下，使硅化物膜的結(jié)晶性劣化的工序也可包含通過對硅化物膜離子注入雜質(zhì)來使硅化物膜非晶質(zhì)化的工序。此外，雜質(zhì)也可含有選自由Ge、Si、B、As、P以及BF2組成的組中的至少一個元素。又，硅化物膜也可是含有Co的硅化物膜。


圖1～圖4為用于說明本發(fā)明的第1實施例的半導體裝置的制造過程的斷面圖。
圖5～圖9為用于說明本發(fā)明的第2實施例的半導體裝置的制造過程的斷面圖。
圖10～圖13為用于說明本發(fā)明的第3實施例的半導體裝置的制造過程的斷面圖。
圖14～圖19為用于說明本發(fā)明的第4實施例的半導體裝置的制造過程的斷面圖。
圖20～圖24為用于說明本發(fā)明的第5實施例的半導體裝置的制造過程的斷面圖。
圖25示出用XRD法評價根據(jù)本發(fā)明第5實施形態(tài)的雜質(zhì)離子注入前后的硅化物膜的結(jié)晶性的結(jié)果的特性圖。
圖26用于說明根據(jù)本發(fā)明第5實施形態(tài)的雜質(zhì)離子注入的硅化物膜的薄膜電阻上升的特性圖。
圖27用于說明為獲得圖26所示特性圖的實驗條件。
圖28～圖32為用于說明本發(fā)明第6實施例的半導體裝置的制造過程的斷面圖。
圖33～圖37為用于說明本發(fā)明第7實施例的半導體裝置的制造過程的斷面圖。
具體實施例方式
以下，參照

本發(fā)明的具體實施形態(tài)。
(第1實施形態(tài))參照圖1～圖4說明第1實施形態(tài)的半導體裝置的制造方法。
首先，如圖1所示在半導體基板1的表面上的規(guī)定區(qū)域，形成由使用STI(Shallow Trench Isolation，淺溝隔離)法的SiO2膜所組成的元件分離區(qū)域2。然后，在半導體基板1的表面上的邏輯部分相對應的區(qū)域，通過柵極氧化膜6a形成由多晶硅構(gòu)成的柵極7a。此外，在半導體基板1的表面上的與輸入輸出部分對應的區(qū)域上，通過柵極氧化膜6b形成由多晶硅構(gòu)成的柵極7b。此外，在電阻部分的元件形成區(qū)域2上，形成由多晶硅構(gòu)成的電阻布線7c。又，柵極7a、7b以及電阻布線7c是由使同一多晶硅層形成圖案而構(gòu)成。以柵極7a和7b作為掩膜，通過將雜質(zhì)注入半導體基板1，形成低濃度雜質(zhì)擴散層4。
此外，在柵極7a、7b以及電阻布線7c的側(cè)面形成側(cè)壁絕緣膜8。以側(cè)壁絕緣膜8作為掩膜對半導體基板1注入雜質(zhì)，形成高濃度雜質(zhì)擴散層3。由該高濃度雜質(zhì)擴散層3與低濃度雜質(zhì)擴散層4構(gòu)成源極/漏極區(qū)域。此外，通過對電阻部分的半導體基板1注入雜質(zhì)形成由雜質(zhì)擴散層構(gòu)成的電阻層5。
又，邏輯部分的柵極7a和高濃度雜質(zhì)擴散層4是本發(fā)明的“第1硅區(qū)域”的一例，輸入輸出部的柵極7b和高濃度雜質(zhì)擴散層4、與電阻部分的電阻層5以及電阻布線7c是本發(fā)明的“第2硅區(qū)域”的一例。
其次，如圖2所示，施行第1自對準硅化物處理。首先，用濺射法形成有厚約4nm的Co膜(未圖示)后，在該Co膜上，用濺射法形成厚約10nm的作為蓋層金屬的TiN膜(未圖示)。之后，在氮氣中在約500℃下進行約10秒鐘的RTA(Rapid Thermal Annealing，快速退火)處理。由此，在露出的Si區(qū)域與Co之間引起硅化物化反應，因此，在邏輯部分的柵極7a以及高濃度雜質(zhì)擴散層3上、輸入輸出部分的柵極7b以及高濃度雜質(zhì)擴散層3上、電阻層5上以及電阻布線7c上分別形成CoSi膜9a、9b以及9c。
這時，以較薄的厚度形CoSi膜9a、9b以及9c，使輸入輸出部分和電阻部分具有必要的高薄膜電阻值。又，CoSi膜9a是本發(fā)明的“第1硅化物膜”的一例，CoSi膜9b和9c是本發(fā)明的“第2硅化物膜”的一例。此后，在約140℃的硫酸與雙氧水的混合液中通過蝕刻除去蓋層金屬即TiN膜(未圖示)和未反應的Co膜(未圖示)。
接著，在半導體基板1的整個面上形成約10nm厚的作為反應抑制膜的SiN膜(未圖示)后，形成圖3所示的保護層11，以覆蓋輸入輸出部分和電阻部分。以保護層11作為蝕刻掩膜，用約160℃的磷酸蝕刻7分鐘除去邏輯部分的SiN膜。由此，形成由覆蓋輸入輸出部分和電阻部分的SiN所構(gòu)成的反應抑制膜10。此后，除去保護層11。
接著，如圖4所示進行第2自對準硅化物處理。首先，采用濺射法形成約7nm厚的Co膜(未圖示)后，用濺射法在該Co膜上形成約10nm厚的TiN膜(未圖示)。然后，在氮氣中約500℃下進行約30秒鐘的RTA處理。由此，在邏輯部分的CoSi膜9a上形成CoSi膜12。CoSi膜是本發(fā)明的“第1硅化物膜”和“第3硅化物膜”的一例。此后，在約140℃的硫酸與雙氧水的混合液中通過蝕刻除去蓋層金屬即TiN膜(未圖示)與未反應的Co膜(未圖示)。最后，為使CoSi膜9a、9b、9c以及12發(fā)生相變，通過在約850℃下進行約30秒種的RTA處理，在邏輯部分形成具有約4Ω/□的低薄膜電阻值的經(jīng)過相變的CoSi2膜9a及12的層疊膜，同時，在輸入輸出部分及電阻部分形成具有約20Ω/□的高薄膜電阻值的經(jīng)過相變的CoSi2膜9b及9b。這樣，就完成第1實施形態(tài)的半導體裝置。
第1實施形態(tài)中，如上所述，采用第1自對準硅化物工藝在邏輯部分、輸入輸出部分以及電阻部分形成CoSi膜9a、9b、9c后，形成反應抑制膜10使覆蓋輸入輸出部分及電阻部分的CoSi膜9b及9c，再用第2自對準硅化物工藝在邏輯部分的CoSi膜9a上形成CoSi膜12，由此，能在邏輯部分形成厚度比輸入輸出部分及電阻部分更厚的CoSi膜9a及12的層疊膜。這時，通過控制用第1自對準硅化物工藝形成的CoSi膜9a、9b以及9c的膜厚，能容易地設定輸入輸出部分及電阻部分的薄膜電阻值為任意值。因此，通過在邏輯部分形成由CoSi膜和12的層疊膜構(gòu)成的厚度大的硅化物膜，能使邏輯部分與輸入輸出部分相比實現(xiàn)低電阻化。
又，在第第1實施形態(tài)中，不必像在往那樣為控制輸入輸出部分及電阻部分的薄膜電阻值來控制晶體管形成時的雜質(zhì)注入條件等，能通過只控制CoSi膜9b及9c的厚度來控制薄膜電阻值。結(jié)果，能擴大設計的自由度。
此外，第1實施形態(tài)中，與后述的第2～第4實施形態(tài)不同，由于沒有蝕刻CoSi膜的工序，故其優(yōu)點是不發(fā)生由蝕刻引起的損傷。
(第2實施形態(tài))參看圖5～圖9，以下說明第2實施形態(tài)的半導體裝置的制造方法。
首先，第2實施形態(tài)的圖5～圖7所示的工藝基本上與上述第1實施形態(tài)的圖1～圖3所示的工藝相同。但在第2實施形態(tài)中，由于在后面的CoSi膜的蝕刻工藝中使用酸溶液作為蝕刻液，故使用耐酸性的某種SiN膜作為構(gòu)成元件分離區(qū)域22的絕緣物，以使在該蝕刻之際不蝕刻元件分離區(qū)域22。
概略地說，在形成圖5所示的形狀后，如圖6所示，采用第1自對準硅化物工藝在邏輯部分、輸入輸出部分以及電阻部分分別形成CoSi膜9a、9b以及9c。該CoSi膜9a、9b以及9c形成為較薄的厚度，以使得在輸入輸出部分和電阻部分達到必要的高薄膜電阻值。其后如圖7所示，以保護層11作為蝕刻掩膜，形成反應抑制膜10。
然后，如圖8所示，再以保護膜11作為蝕刻掩膜，采用2％HF水溶液，通過蝕刻除去形成在邏輯部分的高濃度雜質(zhì)擴散層3上與柵極7a上的CoSi膜9a。這種情況下的保護層11是本發(fā)明的“蝕刻掩膜”的一例。此后，除去保護層11。
接著，如圖9所示進行第2自對準硅化物處理。首先，用濺射法形成約10nm厚的Co膜(未圖示)后，用濺射法在該Co膜上形成約10nm厚的作為蓋層金屬的TiN膜(未圖示)。其后，在氮氣中在約500℃下進行約30秒種的RTA處理。由此，在邏輯部分的高濃度擴散層3上和柵極7a上形成厚度比輸入輸出部分和電阻部分的CoSi膜9b和9c更厚的CoSi膜20。CoSi膜20是本發(fā)明的“第1硅化物膜”和“第3硅化物膜”的一例。最后，在約850℃下進行約30秒種的為使CoSi膜9a、9b、9c以及20產(chǎn)生相變的RTA處理。由此，在邏輯部分形成具有約4Ω/□的低薄膜電阻值的較厚的經(jīng)過相變的CoSi2膜20，同時，在輸入輸出部分和電阻部分形成具有約20Ω/□的高薄膜電阻值的較薄的經(jīng)過相變的CoSi2膜9b和9c。這樣，完成第2實施形態(tài)的半導體裝置。
第2實施形態(tài)中，如上所述，采用第1自對準硅化物工藝在邏輯部分、輸入輸出部分以及電阻部分形成CoSi膜9a、9b和9c后，以保護層11作為掩膜通過蝕刻除去邏輯部分的Co硅化物膜9a，其后，用第2自對準硅化物工藝在邏輯部分形成較厚的CoSi膜20，由此，能容易地在輸入輸出部分和電阻部分形成具有規(guī)定的高薄膜電阻值的CoSi膜9b和9c，同時能在邏輯部分形成薄膜電阻值低的CoSi膜20。
此外，在第2實施形態(tài)中，不必像以往那樣為控制輸入輸出部分及電阻部分的薄膜電阻值來控制晶體管形成時的雜質(zhì)注入條件，能通過只控制CoSi膜9b和9c的厚度來容易地控制輸入輸出部分和電阻部分的薄膜值為任意值。結(jié)果，能擴大設計的自由度。
又，第2實施形態(tài)中，如上所述，由于在除去邏輯部分的CoSi膜9a后形成新的CoSi膜，故與圖4所示的第1實施形態(tài)的CoSi膜9a和12的層疊構(gòu)成的硅化物膜相比，具有能使膜特性均勻的優(yōu)點。
(第3實施形態(tài))參照圖10～圖13，以下說明第3實施形態(tài)的半導體裝置的制造方法。
首先，用與圖1所示的第1實施形態(tài)相同的制造工序，形成如圖10所示的形狀。第3實施形態(tài)中也與第2實施形態(tài)相同，用具有耐酸性的SiN膜構(gòu)成元件分離區(qū)域22。
其次，如圖11所示進行第1自對準硅化物處理。先用濺射法形成約10nm厚的Co膜(未圖示)后，用濺射法在該Co膜上形成約10nm厚的成為蓋層金屬的TiN膜(未圖示)。然后在氮氣中在約500℃下進行約10秒鐘的RTA處理。由此，在露出的Si區(qū)域Co之間引起硅化物化反應，故在邏輯部分、輸入輸出部分以及電阻部分分別形成較厚的CoSi膜30a、30b以及30c。該CoSi膜30a、30b、30c形成得較厚以使邏輯部分達到必要的低薄膜電阻值。此外，在約140℃的硫酸與環(huán)氧水的混合液中，蝕刻除去蓋層金屬即TiN膜(未圖示)與未反應的Co膜(未圖示)。
接著，如圖12所示形成保護層31覆蓋邏輯部分。保護層31是本發(fā)明的“蝕刻掩膜”的一例。以保護層31作為掩膜，用2％HF水溶液蝕刻輸入輸出部分和電阻部分的CoSi膜30b和30c(參照圖11)以達到規(guī)定的厚度，由此形成如圖12所示的厚度比邏輯部分更薄的CoSi膜130b和130c?？刂艭oSi膜30b和30c的蝕劑量使蝕刻后的CoSi膜130b和130c達到在輸入輸出部分和電阻部分必要的任意高的薄膜電阻值。然后，通過除去保護層31，得到圖13所示的形狀。
最后，為使CoSi膜30a、130b、130c發(fā)生相變，在約850℃下進行約30秒鐘的RTA處理。從而形成具有約4Ω/□的低薄膜電阻值的邏輯部分的經(jīng)過相變的CoSi2膜30a、具有約20Ω/□的高薄膜電阻值的輸入輸出部分和電阻部分的經(jīng)過相變的CoSi2膜130b和130c。
第3實施形態(tài)中，通過第1自對準硅化物工藝在邏輯部分、輸入輸出部分以及電阻部分形成較厚的CoSi膜30a、30b和30c后，以形成覆蓋邏輯部分的CoSi膜30a的保護層31作為蝕刻掩膜，蝕刻輸入輸出部分和電阻部分的CoSi膜30b和30c達到規(guī)定的厚度，由此，能容易地在邏輯部分形成低薄膜電阻的硅化物膜(CoSi膜30a)，同時能在輸入輸出部分和電阻部分形成高薄膜電阻的硅化物膜(CoSi膜130b和130c)。這時，通過控制輸入輸出部分和電阻部分的CoSi膜30b的蝕刻量，能夠不控制晶體管形成時的雜質(zhì)注入條件等來容易地控制輸入輸出部分和電阻部分的薄膜電阻值為任意值。結(jié)果，能擴大設計的自由度。
此外，第3實施形態(tài)中，與上述第1和第2實施形態(tài)不同，由于不必形成反應抑制膜，故具有能省略該部分制造工序的優(yōu)點。
(第4實施形態(tài))參看圖14～圖19，示出第4實施形態(tài)采用與上述第3實施形態(tài)基本相同的工藝形成具有3種薄膜電阻值的半導體裝置的例子。詳述于下。
首先，圖14和圖15所示的工序與圖10和圖11所示的工序相同。即，在形成圖14所示的形狀后，如圖15所示，用第1自對準硅化物工藝在邏輯部分、輸入輸出部分以及電阻部分分別形成較厚的CoSi膜30a、30b以及30c之后，如圖16所示，形成作為蝕刻掩膜的保護層32覆蓋邏輯部分和輸入輸出部分。以該保護層32為掩膜，用2％HF水溶液蝕刻電阻層5上以及電阻布線7c上的CoSi膜30c(參看圖15)約30秒種，蝕刻電阻部分5和7c上的CoSi膜30c達到規(guī)定的厚度。從而在電阻層5上和電阻布線7c上形成如圖16所示那樣的較薄的CoSi膜130c。該較薄的CoSi膜130c被形成得具有在電阻部分必要的高薄膜電阻值。此后，除去保護層32，得到圖17所示形狀。
其次，如圖18所示，形成保護層33使覆蓋邏輯部分和電阻部分。該保護層33是本發(fā)明的“蝕刻掩膜”的一例。然后，以保護層33作為掩膜，用2％HF水溶液蝕刻輸入輸出部分的CoSi膜30b(參看圖17)20秒鐘，由此，形成厚度比邏輯部分的CoSi膜30a來得薄、且比電阻部分的CoSi膜130c來得厚的CoSi膜230b。此后，除去保護層33。
因此，得到圖19所示的形狀。最后，為使CoSi膜30a、230b以及130c發(fā)生相變，在約850℃下進行約30秒種的RTA處理。從而，在邏輯部分形成具有約4Ω/□的低薄膜電阻值的經(jīng)過相變的CoSi2膜30a，同時，在輸入輸出部形成具有約15Ω/□的中等薄膜電阻值的經(jīng)過相變的CoSi2膜230b、并在電阻部分形成具有約20Ω/□的高薄膜電阻值的經(jīng)過相變的CoSi2膜130c。
第4實施形態(tài)中，通過采用上述處理，不用控制晶體管形成時的雜質(zhì)注入條件，只要控制蝕刻硅化物膜的量(時間)，就能容易地形成具有3種薄膜電阻值的硅化物膜(經(jīng)過相變的CoSi膜30a、230b以及130c)。結(jié)果，能擴大設計的自由度。
(第5實施形態(tài))參看圖20～圖27，以下說明第5實施形態(tài)的的半導體裝置的制造方法。
首先，采用與圖1所示的第1實施形態(tài)的制造工藝相同的工藝形成圖20所示的形狀。此后，如圖21所示，進行第1自對準硅化物處理，首先，用濺射法形成約10nm厚的Co膜(未圖示)后，用濺射法在該Co膜上形成約10nm厚的成為蓋層金屬的TiN膜(未圖示)。然后，在氮氣中在約500℃下進行約10秒種的RTA處理。由此，在露出的Si區(qū)域與Co之間起硅化物化反應，因此在邏輯部分、輸入輸出部分以及電阻部分分別形成較厚的CoSi膜40a、40b以及40c。形成膜40a、40b以及40c以使得在邏輯部分上獲得必要的低薄膜電阻值。
此后，在約140℃的硫酸與環(huán)氧水的混合液中用蝕刻除去蓋層金屬即TiN膜(未圖示)與未反應的Co膜(未圖示)。然后，為使CoSi膜40a、40b以及40c發(fā)生相變，在約850℃下進行約30秒鐘的RTA處理。從而形成經(jīng)過相變的CoSi2膜40a、40b及40c。
其次，如圖22所示，形成保護層41使得覆蓋邏輯部分。該保護層41是本發(fā)明的“掩膜層”的一例。以保護層41作為注入掩膜，在輸入輸出部分和電阻部分的CoSi2膜40b和40c上，以10keV、2×1015cm-2的條件注入硼離子(B+)，形成圖23所示的經(jīng)注入硼離子的CoSi2膜140b和140c。此后，除去保護層41，得到圖24所示的形狀。
這里，圖25示出用XRD法評價離子注入前后的CoSi2膜140b和140c的結(jié)晶性的結(jié)果。如圖25所示，通過離子注入處理，CoSi2的(220)峰消失，僅存構(gòu)成下層的Si層的Si(220)的峰。由此可見，通過離子注入，CoSi2膜140b和140c的結(jié)晶性劣化，且為非晶質(zhì)化。
如圖26所示，經(jīng)注射硼離子的CoSi2膜140b和140c其薄膜電阻值約為60Ω/□。這里，圖26所示的特性圖表示，在硅基板上形成的CoSi2膜的注入前電阻值為4.1Ω/□的情況下，其注入后的薄膜電阻值Rs。圖27表示進行實驗的離子種類及與此對應的的加速能量和劑量(注入條件)。又，圖27示出的實驗條件中取Rp＝30nm，使注入峰到達離Si基板表面30nm的深度位置。
從圖26可知，通過將硼離子注入CoSi2膜，薄膜電阻值從4.1Ω/□上升到約60Ω/□。此外，可見，對于硼離子以外的磷離子(Pt)、砷離子(As+)以及BF2+，進行離子注入到CoSi2膜，也能使CoSi2膜的薄膜電阻值上升。
通過離子注入使CoSi2膜的薄膜電阻值上升的原因認為如下。即，離子注入之時CoSi2膜受到?jīng)_擊，使COSi2膜的結(jié)晶性劣化，并且非晶質(zhì)化，因此在晶粒界線上的電傳導性大為劣化。結(jié)果，電流難以流過，故電阻值上升。如圖26所示，離子質(zhì)量較重的，則在離子注入時CoSi2膜受到?jīng)_擊較大，使CoSi2膜的結(jié)晶性劣化較大，因此，有使電傳導更為降低的傾向。也就是說，能以As+(75)＞BF2+(49)＞P+(31)＞B+(11)(括弧內(nèi)為離子種類的質(zhì)量)的順序使電阻變化變大。
如上所述，能如圖24所示那樣，形成邏輯部分具有約4Ω/□的低電阻值的CoSi2膜40a、輸入輸出部分和電阻部分具有經(jīng)注入硼離子的約60Ω/□的高薄膜電阻值的CoSi2膜140b和140c。
第5實施形態(tài)中，如上所述，采用自對準硅化物工藝在邏輯部分、輸入輸出部分以及電阻部分形成較厚的經(jīng)過相變的CoSi2膜40a、40b以及40c后，以覆蓋邏輯部分地形成的保護層41作為注入掩膜，將硼離子注入輸入輸出部分和電阻部分的CoSi2膜40b和40c，由此，能提高輸入輸出部分和電阻部分的薄膜電阻值。這時，輸入輸出部分和電阻部分的CoSi2膜140b和140c的薄膜電阻值能通過控制雜質(zhì)(硼離子)的注入條件設定為任意薄膜電阻值。
此外，在第5實施形態(tài)中，由于沒有使用反應抑制膜，故能簡化制造工藝。又，由于對CoSi2膜未進行蝕刻，故也存在沒有因蝕刻引起損壞的優(yōu)點。
(第6實施形態(tài))參看圖28～圖32，第6實施形態(tài)與上述第1～第5實施形態(tài)不同，在輸入輸出部分和電阻部分不形成由自對準硅化物工藝產(chǎn)生的硅化物膜，僅在邏輯部分形成由自對準硅化物工藝產(chǎn)生的硅化物膜。詳述如下。
首先，如圖28所示，在半導體基板1的表面上的規(guī)定區(qū)域形成以STI法得到的SiN膜用作絕緣物的元件分離區(qū)域22。此外，在半導體基板1的表面上的邏輯部分通過柵極氧化膜6a形成由多晶硅層50a與硅化鎢層(WSi層)51a構(gòu)成的多硅化物(polycide)構(gòu)造的柵極電極。同樣，在輸入輸出部分也通過柵極氧化膜6a形成由多晶硅層50b與硅化鎢層51b構(gòu)成的多硅化物構(gòu)造的柵極電極。此外，在阻抗部分的元件分離區(qū)域22上形成由多晶硅層50c與WSi層構(gòu)成的多硅化物構(gòu)造的電阻布線。
又，多晶硅層50a是本發(fā)明的“第1硅區(qū)域”的一例，多晶硅層50b和50c是本發(fā)明“第二硅區(qū)域”的一例。此外，WSi層51a、51b及51c是本發(fā)明的“導電層”和“硅化物膜”的一例。
然后，以邏輯部分和輸入輸出部分的柵極作為掩膜，通過將雜質(zhì)注入到半導體基板1形成低濃度雜質(zhì)擴散層4。在柵極的側(cè)面以及元件分離區(qū)域22上的電阻線的側(cè)面形成側(cè)壁絕緣膜8。以邏輯部分和輸入輸出部分的側(cè)壁絕緣膜8為掩膜，通過將雜質(zhì)注入半導體基板1形成高濃度雜質(zhì)擴散層3。由高濃度雜質(zhì)擴散層3與低濃度雜質(zhì)擴散層4構(gòu)成源/漏區(qū)域。此外，通過將雜質(zhì)注入電阻部分的半導體基板1的表面形成電阻層5。
此后，在形成約10nm厚的成為覆蓋整個表面的反應抑制膜的SiN(未圖示)之后，如圖29所示形成覆蓋輸入輸出部分和電阻部分的保護層53。以保護層53作為掩膜，通過蝕刻SiN膜形成由形成圖案的SiN膜所構(gòu)成的反應抑制膜52。保護層53是本發(fā)明的“蝕刻掩膜”的一例。此后，以保護層53為掩膜，用蝕刻除去邏輯部分的WSi層51a，由此得到圖30所示的形狀。此后除去保護層53。
其次，如圖31所示，用濺射法形成約10nm厚的Co膜54，使覆蓋整個表面之后，在Co膜上用濺射法形成約10nm厚的用作蓋層金屬的TiN膜55。然后在氮氣中在約300℃下進行約30秒鐘的RTA處理，在邏輯部分形成如圖32所示的較厚的CoSi膜56。隨后通過在約140℃的硫酸與雙氧水的混合液蝕刻除去蓋層金屬即TiN膜55與未反應的Co膜54，得到圖32所示的形狀。最后，為使CoSi膜56發(fā)生相變，在約850℃下進行約30秒鐘的RTA處理。從而，在邏輯部分形成具有約4Ω/□的低薄膜電阻值的經(jīng)過相變的CoSi2膜56，又，在輸入輸出部分以及電阻部分上，形成由多晶硅層50b和WSi2層51b、多晶硅層50c和WSi2層51c構(gòu)成的且具有約50Ω/□的高電阻的多硅化物構(gòu)造的柵極以及電阻布線。
第6實施形態(tài)中，如上所述，先是在邏輯部分，輸入輸出部分以及電阻部分形成對輸入輸出部分和電阻部分具有必要的高電阻值的多硅化物構(gòu)造的柵極或電阻布線，之后，除去邏輯部分的WSi層51a，再用自對準硅化物工藝在邏輯部形成經(jīng)低電阻的相變的CoSi2膜56，由此，能夠容易地使得邏輯部分上為低電阻值，并且不用控制晶體管形成時的雜質(zhì)條件而容易地設定輸入輸出部分和電阻部分的薄膜電阻值為任意值。結(jié)果，能擴大設計的自由度。
(第7實施形態(tài))參看圖33～圖37，第7實施形態(tài)中基本上采用與上述的第6實施形態(tài)相同的工序。但在第7實施形態(tài)中如圖33所示那樣，作為在邏輯部分、輸入輸出部分以及電阻部分上預先形成的柵極或電阻布線不采用多硅化物構(gòu)造，而是采用多晶硅層與金屬層所構(gòu)成的層疊構(gòu)造。
具體地說，如圖33所示，由多晶硅層50a與具有Ti(上層)/TIN(下層)結(jié)構(gòu)的Ti/TiN層57a的層疊結(jié)構(gòu)形成邏輯部分的柵極電極。又，由多晶硅層50b與具有Ti(上層)/TiN(下層)結(jié)構(gòu)的Ti/TiN層57b的疊層結(jié)構(gòu)形成輸入輸出部分的柵極電極。再，由多晶硅層50c與具有Ti(上層)/TiN(下層)結(jié)構(gòu)的Ti/TiN層57c的層疊結(jié)構(gòu)形成電阻部分的元件分離區(qū)域22上的電阻布線。Ti/TiN層57a、57b及57c是本發(fā)明的“導電層”及“金屬層”的一例。
此后，在形成約10nm厚的作為覆蓋整個表面的反應抑制膜的SiN膜(未圖示)后，形成圖34所示的保護層53，覆蓋輸入輸出部分和電阻部分。以保護層53作為掩膜，在磷酸(160℃下)中對SiN膜進行7分鐘的蝕刻，形成覆蓋輸入輸出部分和電阻部分的反應抑制膜52。再以保護層53為掩膜蝕刻除去構(gòu)成邏輯部分的柵極的上層的Ti/TiN層57a，從而得到圖35那樣的形狀。此后，除去保護層53。
接著，如圖36所示進行自對準硅化物處理。先用濺射法形成約10nm厚的Co膜54后，用濺射法在Co膜54上形成約10nm厚的成為蓋層金屬的TiN膜55。再在氮氣中在約500℃下進行約30秒鐘的RTA處理。由此，構(gòu)成邏輯部分的高濃度雜質(zhì)擴散層3和多晶硅層50a的硅區(qū)域、與Co起硅化物化反應，因此在邏輯部分形成較厚的CoSi膜56。最后，為使CoSi膜56發(fā)生相變而在約850℃下進行約30秒鐘的RTA處理，從而形成經(jīng)過相變的CoSi2膜56。
這時，形成于邏輯部分的經(jīng)過相變的CoSi2膜56具有約4Ω/□的薄膜電阻值，由形成在輸入輸出部分和電阻部分的多晶硅層與Ti/TiN層組合產(chǎn)生的薄膜電阻約為10Ω/□。
在第7實施形態(tài)中，如上所述，為了在輸入輸出部分和電阻部分得到必要的電阻值，在邏輯部分、輸入輸出部分以及電阻部分形成多晶硅層50a、50b以及50c、與Ti/TiN層57a、57b以及57c的層疊結(jié)構(gòu)后，用保護層53除去邏輯部分的Ti/TiN層57a，再用自對準硅化物工藝在邏輯部分形成經(jīng)過相變的CoSi2膜56，由此，能將邏輯部分設定為低薄膜電阻，同時控制輸入輸出部為任意的薄膜電阻值。
又，應該認為，本公開的實施形態(tài)的所有內(nèi)容都是例示性的而不是限制性的。本發(fā)明的范圍不是由上述實施形態(tài)的說明而是由權(quán)利要求的范圍所表示，并包含與權(quán)利要求的范圍有等效意義的以及在范圍內(nèi)的所有變更。
例如，在上述實施形態(tài)中采用Co作為構(gòu)成低電阻側(cè)(邏輯部分)和高電阻側(cè)(輸入輸出部分、電阻部分)的硅化物膜的金屬材料，但本發(fā)明不限于此，只要是與Si反應可形成硅化物的金屬，即使采用其他金屬也能得同樣的效果。例如，可考慮Ti、V、Cr、Ni、Zr、Nb、Mo、Rh、Pd、Hf、Ta、W、Pt等。這種情況下，也可以在低電阻側(cè)與高電阻側(cè)分別形成金屬硅化物膜。為形成低電阻的硅化物膜，適宜用Ti、Co、Pd等，為形成高電阻的硅化物膜，適宜用V、Cr、Mo等。
又，第7實施形態(tài)中，用Ti/TiN層作為多晶硅層上的金屬層，但本發(fā)明不限于此，例如，也可用W或Al等的其他金屬層。這種情況下通過控制所用的金屬層的材料以及厚度能容易地控制輸入輸出部分以及電阻部分的薄膜電阻值。
又，上述實施形態(tài)中，作為需要低薄膜電阻值的區(qū)域，示例了邏輯部分，，同時作為需要高薄膜電阻值的區(qū)域示出輸入輸出部分和電阻部分，但本發(fā)明不限于此，能夠完全地適用于需要低薄膜電阻值的區(qū)域與需要高薄膜電阻值的區(qū)域混合的半導體裝置。
又，上述第5實施形態(tài)中，作為離子注入硅化物膜的雜質(zhì)，說明了采用B+、As+、BF2+、P+，但本發(fā)明不限于此，只要是能用離子注入使硅化物膜的結(jié)晶性劣化并使硅化物膜的薄膜電阻值上升的雜質(zhì)，即使是其他雜質(zhì)也可以。例如也可能用Ge或Si等。
又，上述第5實施形態(tài)中，示出通過對硅化物進行離子注入而使硅化物膜的結(jié)晶性劣化并使硅化物膜的薄膜電阻值上升的例子，但本發(fā)明不限于此，只要是能使硅化物膜的結(jié)晶性劣化并使硅化物膜的薄膜電阻值上升的方法，也可以采用離子注入以外的其他方法。
權(quán)利要求
1.一種半導體裝置，其特征在于，具備形成于第1硅區(qū)域上的第1硅化物膜；以及第2硅化物膜，形成于第2硅區(qū)域上、由與所述第1硅化物膜相同的硅化物材料構(gòu)成并通過使其與所述第1硅化物膜膜質(zhì)不同而具有與所述第1硅化物膜不同的薄膜電阻值。
2.如權(quán)利要求1所述的半導體裝置，其特征在于，形成所述第2硅化物膜，通過導入雜質(zhì)使其與所述第1硅化物膜膜質(zhì)不同，從而具有比所述第1硅化物膜高的薄膜電阻值。
3.一種半導體裝置，其特征在于，具備第1硅區(qū)域和第2硅區(qū)域；形成于所述第1硅區(qū)域的第1硅化物膜；以及形成于所述第2硅區(qū)域上的、與所述第1硅化膜的薄膜電阻值不同的金屬層。
4.如權(quán)利要求3所述的半導體裝置，其特征在于，所述第1硅區(qū)域和所述第2硅區(qū)域由同一硅層構(gòu)成。
5.一種半導體裝置，其特征在于，具備硅區(qū)域；以及形成于硅區(qū)域上并通過使結(jié)晶性劣化而提高薄膜電阻值的硅化物膜。
6.如權(quán)利要求5所述的半導體裝置，其特征在于，所述硅化物膜通過導入雜質(zhì)使結(jié)晶性劣化。
7.如權(quán)利要求6所述的半導體裝置，其特征在于，所述硅化物膜通過導入雜質(zhì)使其非晶質(zhì)化。
8.如權(quán)利要求6所述的半導體裝置，其特征在于，所述雜質(zhì)含有從Ge、Si、B、As、P以及BF2組成的組中選出的至少一種元素。
9.如權(quán)利要求6所述的半導體裝置，其特征在于，所述硅化物膜是含Co的硅化物膜。
10.一種半導體裝置的制造方法，其特征在于，具備形成第1硅區(qū)域和第2硅區(qū)域的工序；采用第1自對準硅化物工藝，在所述第1硅區(qū)域上形成第1硅化物膜，并且同時在所述第2硅區(qū)域上形成由與所述第1硅化物膜相同硅化物材料構(gòu)成的第2硅化物膜的工序；形成反應抑制膜使得覆蓋所述第2硅化物膜的工序；采用第2自對準硅化物工藝，在所述第1硅區(qū)域上的第1硅化物膜上形成由所述第1硅化物膜相同硅化物材料構(gòu)成的第3硅化物膜的工序。
11.一種半導體裝置的制造方法，其特征在于，具備形成第1硅區(qū)域和第2硅區(qū)域的工序；采用第1自對準硅化物工藝，在所述第1硅區(qū)域上形成第1硅化物膜，同時在所述第2硅區(qū)域上形成第2硅化物膜的工序；形成反應抑制膜以及蝕刻掩膜使覆蓋所述第2硅化物膜的工序；以所述蝕刻掩膜為掩膜且利用蝕刻除去所述第1硅化物膜的工序；采用第2自對準硅化物工藝，在所述第1硅區(qū)域上形成第3硅化物膜的工序。
12.如權(quán)利要求11所述的半導體裝置的制造方法，其特征在于，所述形成第3硅化物膜的工序包含在所述第1硅區(qū)域上形成由與所述第2硅化物膜相同材料構(gòu)成的、并且具有比所述第2硅化物膜厚度更大的第3硅化物膜的工序。
13.一種半導體裝置的制造方法，其特征在于，具備形成第1硅區(qū)域和第2硅區(qū)域的工序；采用第1自對準硅化物工藝，在所述第1硅區(qū)域上形成第1硅化物膜，同時在所述第2硅區(qū)域上形成第2硅化物膜的工序；形成蝕刻掩膜使覆蓋所述第1硅化物膜的工序；以所述蝕刻掩膜為掩膜，對所述第2硅化物膜蝕刻掉規(guī)定的厚度。
14.一種半導體裝置的制造方法，其特征在于，具備形成第1硅區(qū)域和第2硅區(qū)域的工序；采用第1自對準硅化物工藝，在所述第1硅區(qū)域上形成第1硅化物膜，同時在所述第2硅區(qū)域上形成第2硅化物膜的工序；形成掩膜層使覆蓋所述第1硅化物膜的工藝；以所述掩膜層為掩膜，通過將雜質(zhì)注入所述第2硅化物膜使所述第2硅化物膜的薄膜電阻值上升的工序。
15.一種半導體裝置的制造方法，其特征在于，具備形成由同一硅層構(gòu)成的第1硅區(qū)域的第2硅區(qū)域的工序；在所述第1硅區(qū)域上和所述第2硅區(qū)域上形成導電層的工序；形成反應抑制膜和蝕刻掩膜使覆蓋所述第2硅區(qū)域與所述第2硅區(qū)域上形成的所述導電層的工序；以所述蝕刻掩膜為掩膜，用蝕刻除去在所述第1硅區(qū)域上形成的所述導電層的工序；其后，采自對準用硅化物工藝，在所述第1硅區(qū)域上形成第1硅化物膜的工序。
16.一種半導體裝置的制造方法，其特征在于，具備形成硅區(qū)域的工序；在所述硅區(qū)域上形成硅化物膜的工序；通過使所述硅化物膜的結(jié)晶性劣化來使所述硅化物膜的薄膜電阻值上升的工序。
17.如權(quán)利要求16所述的半導體裝置的制造方法，其特征在于，通過使所述硅化物膜的結(jié)晶性劣化來使所述硅化物膜的薄膜電阻值上升的工序包含通過對所述硅化物膜以離子注入雜質(zhì)來使所述硅化物膜的結(jié)晶性劣化的工序。
18.如權(quán)利要求17所述的半導體裝置的制造方法，其特征在于，使所述硅化物膜的結(jié)晶性劣化的工序包含通過對所述硅化物膜以離子注入雜質(zhì)來使所述硅化物膜非晶質(zhì)化的工藝。
19.如權(quán)利要求17所述的半導體裝置的制造方法，其特征在于，所述雜質(zhì)包含選自由Ge、Si、B、As、P以及BF2組成的組中至少一個元素。
20.如權(quán)利要求17所述的半導體裝置的制造方法，其特征在于，所述硅化物膜是含Co的硅化物膜。
全文摘要
本發(fā)明是可以將電阻元件等的薄膜電阻值容易地設定為任意值的半導體裝置。所述半導體裝置具備形成于第1硅區(qū)域上的第1硅化物膜與形成于第2硅區(qū)域上的第2硅化物膜，第2硅化物膜由與第1硅化物膜相同的硅化物材料構(gòu)成，同時使其與第1硅化物膜的膜質(zhì)不同，而具有與第1硅化物不同的薄膜電阻值。這時，例如通過將雜質(zhì)導入第2硅化物膜自體中使與第1硅化膜的膜質(zhì)不同，則通過控制雜質(zhì)的種類和導入條件，可獲得具有任意高的薄膜電阻值的第2硅化物膜。
文檔編號H01L21/822GK1409407SQ0214320
公開日2003年4月9日 申請日期2002年9月18日 優(yōu)先權(quán)日2001年9月18日
發(fā)明者井原良和, 西田篤弘 申請人:三洋電機株式會社