專利名稱：非揮發(fā)性記憶元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種非揮發(fā)性記憶元件及其制造方法，例如可抹除程式唯讀記憶體(EPROM)、可電除程式唯讀記憶體(EEPROM)、快閃記憶體等。
為了達(dá)到縮小尺寸的目的，另一種稱為淺溝槽隔離法(STI)的隔離技術(shù)，已被應(yīng)用在非揮發(fā)性記憶元件的制作，以取代傳統(tǒng)的區(qū)域氧化法。此方法是利用淺溝槽結(jié)構(gòu)來隔離主動(dòng)區(qū)，可以有效的改善元件積集度。然而，隨著元件尺寸不斷的縮小，浮置閘極的表面積也會(huì)跟著縮小。如此一來，會(huì)降低浮置閘極與控制閘極之間的有效電容，最終導(dǎo)致電容耦合率(capacitive couplingratio)的下降。
電容耦合率是用來描述施加于控制閘極上的電壓耦合至浮置閘極的參數(shù)。電容耦合率差的記憶體，表示其程式化與存取速度不佳。電容耦合率(CP)的定義如下Cp=CcfCcf+Cfs]]>
其中Ccf代表控制閘極與浮置閘極之間的電容；Cfs代表浮置閘極與基底之間的電容。
為了增加非揮發(fā)性記憶體的程式化與存取速度，目前已經(jīng)有許多增加耦合率的方法被提出來。由上述方程式可知，當(dāng)控制閘極與浮置閘極之間的電容增加時(shí)，電容耦合率CP也會(huì)隨之增加。因此，通過增加控制閘極與浮置閘極之間的電容面積，可增加Ccf電容值，以達(dá)到提高耦合率Cp的目的。然而，以這種方式來提高耦合率，往往免不了會(huì)衍生額外的制程成本或是造成其他限制。
例如，美國專利第6,171,909號揭示一種形成快閃記憶單元的堆疊閘極的方法，其通過形成導(dǎo)電間隔物(conductive spacer)來增加堆疊閘極的耦合率。此導(dǎo)電間隔物為浮置閘極的一部分，可以增加浮置閘極與控制閘極的問的電容區(qū)域。但是此法不僅非常復(fù)雜而且會(huì)增加成本。因此，在目前的技術(shù)中仍然無法以簡單而劃算的方式來提升耦合率。
本發(fā)明的第二目的是提供一種具有高電容耦合率的非揮發(fā)性記憶元件的制造方法，達(dá)到簡化制程的目的。
本發(fā)明的目的是這樣實(shí)現(xiàn)的一種非揮發(fā)性記憶元件，包括形成有淺溝槽隔離區(qū)與主動(dòng)區(qū)的半導(dǎo)體基底；浮置閘極設(shè)置于該主動(dòng)區(qū)上，且兩者間介有第一介電層；以及控制閘極設(shè)置于該浮置閘極上，且兩者間介有第二介電層；其特征是該浮置閘極的橫截面的寬度小于該主動(dòng)區(qū)的寬度。
該半導(dǎo)體基底為硅基底。該浮置閘極由第一摻雜復(fù)晶硅所構(gòu)成。該控制閘極由第二摻雜復(fù)晶硅所構(gòu)成。該第一介電層為熱氧化層。該第二介電層由氧化硅/氮化硅/氧化硅所構(gòu)成。該浮置閘極具有一底切邊緣。該浮置閘極的底面積小于該主動(dòng)區(qū)的面積。
一種非揮發(fā)性記憶元件，包括形成有淺溝槽隔離區(qū)與主動(dòng)區(qū)的硅基底；浮置閘極由第一摻雜復(fù)晶硅所構(gòu)成，設(shè)置于該主動(dòng)區(qū)上，且兩者間介有閘氧化層；其特征是該浮置閘極的橫截面的寬度小于該主動(dòng)區(qū)的寬度；控制閘極由第二摻雜復(fù)晶硅所構(gòu)成，設(shè)置于該浮置閘極上，且兩者間介有一復(fù)晶硅間氧化層；以及輕摻雜區(qū)設(shè)置于該基底中未被該浮置閘極所覆蓋的區(qū)域。
一種非揮發(fā)性記憶元件的制造方法，其特征是它包括下列步驟(1)形成介電層于半導(dǎo)體基底；(2)形成復(fù)晶硅層于該介電層上，作該記憶元件的浮置閘極；(3)定義該復(fù)晶硅層、介電層與基底，以形成一浮置閘極設(shè)置于一主動(dòng)區(qū)上，且兩者間介有定義后的該介電層；(4)對該復(fù)晶硅層進(jìn)行熱氧化，以縮小該浮置閘極相對于該主動(dòng)區(qū)的寬度。
該半導(dǎo)體基底為硅基底。該介電層為熱氧化層。該復(fù)晶硅層為摻雜復(fù)晶硅層。該復(fù)晶硅層的熱氧化步驟在700-1100℃的范圍下進(jìn)行。該浮置閘極的底面積小于該主動(dòng)區(qū)的面積。在熱氧化步驟之后，該浮置閘極形成一底切邊緣。
另一種非揮發(fā)性記憶元件的制造方法，其特征是它包括下列步驟(1)形成介電層于硅基底上；(2)形成第一復(fù)晶硅層于該閘氧化層上，作該記憶元件的浮置閘極；(3)定義該第一復(fù)晶硅層、閘氧化層與基底，以在基底中形成多數(shù)個(gè)淺溝槽及主動(dòng)區(qū)，同時(shí)形成浮置閘極于該主動(dòng)區(qū)上，且兩者間介有定義后的閘氧化層；(4)對該第一復(fù)晶硅層與該淺溝槽露出的部分進(jìn)行熱氧化，以形成襯墊氧化層，縮小該浮置閘極相對于該主動(dòng)區(qū)的寬度。
(5)形成襯墊氧化層，此縮小該浮置閘極相對于該主動(dòng)區(qū)的寬度；(6)形成絕緣氧化物于該淺溝槽中，作為淺溝槽隔離區(qū)；(7)形成輕摻雜區(qū)于該基底中未被該浮置閘極覆蓋的區(qū)域；
(8)于該基底上依序形成一復(fù)晶硅間氧化層與第二復(fù)晶硅層，作為該記憶元件的控制閘極。
定義該第一復(fù)晶硅層、閘氧化層與基底是使用氮化硅層作為硬式罩幕。于該淺溝槽中形成隔離氧化物的步驟包括如下步驟(A)形成氧化物于該基底上，且該氧化物的高度超過該浮置閘極；(B)以化學(xué)機(jī)械研磨法研磨該氧化物，直到露出該浮置閘極的上表面；(C)回蝕刻該氧化物以及該襯墊氧化層，以露出該浮置閘極。
該第一復(fù)晶硅層為摻雜復(fù)晶硅層。該第二復(fù)晶硅層為摻雜復(fù)晶硅層。該復(fù)晶硅間氧化層由氧化硅/氮化硅/氧化硅所構(gòu)成。該復(fù)晶硅層的熱氧化步驟在700-1100℃的范圍下進(jìn)行。在熱氧化步驟之后，該浮置閘極的底面積小于該主動(dòng)區(qū)的面積。在熱氧化步驟之后，該浮置閘極形成一底切邊緣。
本發(fā)明的方法只需使用一道熱氧化步驟，便可減少浮置閘極與半導(dǎo)體基底之間的電容區(qū)域，電容區(qū)域的減少便會(huì)降低浮置閘極與半導(dǎo)體基底之間的電容，因而提高電容的耦合率。以縮小浮置閘極相對于主動(dòng)區(qū)的寬度。
下面結(jié)合較佳實(shí)施例配合附圖詳細(xì)說明。
圖8是本發(fā)明的非揮發(fā)性記憶元件的剖面示意圖。
在閘氧化層102之上的第一復(fù)晶硅層104可由化學(xué)氣相沉積法或其他方法，使用適當(dāng)?shù)暮柙铣练e形成，較佳者，可利用低壓化學(xué)氣相沉積法(LPCVD)以硅烷(SiH4)作為原料在530-650℃之間沉積而成。第一復(fù)晶硅層104最好摻雜以適當(dāng)?shù)膿劫|(zhì)，例如磷。摻雜的方式可利用POCl3擴(kuò)散、臨場(in-situn)摻雜或離子布植等技術(shù)達(dá)成。
在第一復(fù)晶硅層104上的氮化硅層106是用來作為蝕刻時(shí)的硬式罩幕。因此，其他可以用來作為硬式罩幕的材料亦可用來取代此氮化硅層106。氮化硅層106通?？衫玫蛪夯瘜W(xué)氣相沉積法(LPCVD)，以二氯硅烷(SiCl2H2)與氨氣為反應(yīng)原料沉積而成。
參閱

圖1、2所示，在氮化硅層106上形成一光阻圖案108，以保護(hù)后續(xù)將形成主動(dòng)元件的區(qū)域。接下來，以光阻圖案108為蝕刻罩幕，對氮化硅層106、第一復(fù)晶硅層104以及其下的閘氧化層102進(jìn)行干蝕刻，并將蝕刻持續(xù)延伸到基底100中，以形成多數(shù)個(gè)淺溝槽110，將主動(dòng)區(qū)112區(qū)隔開來。此蝕刻步驟同時(shí)也把第一復(fù)晶硅層104定義成浮置閘極104a，在主動(dòng)區(qū)112上形成浮置閘極104a與閘氧化層102的堆疊結(jié)構(gòu)。蝕刻完畢后，將光阻圖案108與氮化硅層106從基底表面去除。
參閱圖3，接下來進(jìn)行本發(fā)明的關(guān)鍵步驟，利用一道熱氧化程序?qū)⒏≈瞄l極與半導(dǎo)體基底之間的重疊面積變小。在此熱氧化程序中，淺溝槽110與浮置閘極104a的表面會(huì)被氧化形成一襯墊氧化層114，而且此襯墊氧化層114在浮置閘極104a的部分比較厚，在淺溝槽110的部分比較薄。其原因是由于復(fù)晶硅本身的氧化速率比磊晶硅快，所以在氧化過程中，復(fù)晶硅層會(huì)比硅基底消耗更多的硅。
因此，熱氧化的后浮置閘極104b的底面積會(huì)小于主動(dòng)區(qū)112。如果是以橫截面圖來看的話，則可看出浮置閘極104b的寬度WI小于主動(dòng)區(qū)112的寬度W2，如圖3所示。如此一來，便降低了浮置閘極與半導(dǎo)體基底之間的電容Cfs，而提高耦合率。根據(jù)本發(fā)明，此熱氣化程序最好在700-1100℃的溫度范圍下，持續(xù)進(jìn)行20-120秒鐘。
參閱圖4，為圖3的部分放大圖，其顯示浮置閘極104b的底部具有底切邊緣(undercut edge)115。形成底切115的原因是因?yàn)閺?fù)晶硅在閘氧化層102交界處的氧化速率，比起其他地方的氧化速率更高。底切邊緣115的形成會(huì)進(jìn)一步降低浮置閘極與半導(dǎo)體基底之間的電容Cfs，而進(jìn)一步提高此記憶元件的耦合率。
參閱圖5，以高密度電漿沉積法(hiyh density plasma deposition)或低壓化學(xué)氣相沉積法(LPCVD)沉積一絕緣氧化層116填入上述溝槽110中。絕緣氧化層116的厚度應(yīng)足以覆蓋浮置閘極104b。接著，以化學(xué)機(jī)械研磨法(CMP)將此絕緣氧化層116平坦化，直到露出浮置閘極104b的上表面。
參閱圖6，將絕緣氧化層116與襯墊氧化層114回蝕刻，露出浮置閘極104b的主要部分，而未被去除的絕緣氧化層則形成淺溝槽隔離區(qū)118。在本實(shí)施例中，淺溝槽隔離區(qū)118的表面高度是介于浮置閘極104b的上表面與下表面之間。此蝕刻程序可利用干蝕刻法或濕蝕刻法進(jìn)行。
參閱圖7，接下來，在本發(fā)明的較佳實(shí)施例中，可利用浮置閘極104b為布植罩幕，對基底100進(jìn)行P型雜質(zhì)的離子布植。經(jīng)過P型離子布植119的后，未被浮置閘極104b所覆蓋的區(qū)域，會(huì)在對應(yīng)的基底中形成P-型擴(kuò)散區(qū)。
此P-型擴(kuò)散區(qū)可以避免記憶元件發(fā)生非閘極通道反轉(zhuǎn)(on-gate channelinversion)，并改善啟始電壓(Vt)的穩(wěn)定性。
參閱圖8，接下來在基底100表面上依序形成復(fù)晶硅間氧化層(interpolyoxide)122以及第一復(fù)晶硅層124作為控制閘極。復(fù)晶硅間氧化層(interpolyoxide)122的材質(zhì)通常為氧化硅/氮化硅/氧化硅(ONO)，可依傳統(tǒng)方式所形成。第二復(fù)晶硅層124的材質(zhì)通常為摻雜復(fù)晶硅。最后，再以一道罩幕與蝕刻程序?qū)⒌诙?fù)晶硅層124定義成控制閘極，便形成一具有高電容耦合率的非揮發(fā)性記憶體。
由圖8可知，本發(fā)明的非揮發(fā)性記憶體包括用來隔離出主動(dòng)區(qū)112的淺溝槽隔離區(qū)114。在主動(dòng)區(qū)112上設(shè)置有浮置閘極104b，且兩者間介有第一介電層102。在浮置閘極104b上形成有控制閘極124，且兩者間介有第二介電層122。以橫截面觀之，浮置閘極104b的寬度小于主動(dòng)區(qū)112的寬度。此外，此記憶元件可包括輕摻雜區(qū)120，設(shè)置于基底中未被浮置閘極104b所覆蓋的區(qū)域。
綜上所述，本發(fā)明提供了一種相對而言較為簡易的結(jié)構(gòu)，來提升非揮發(fā)性記憶元件的耦合率。耦合率的提升可以降低元件程式化所需的電壓。此外，本發(fā)明尚提供了一個(gè)簡易的方式來增加非揮發(fā)性記憶體的耦合率。本發(fā)明用來增加耦合率的方法比較傳統(tǒng)技術(shù)簡單，而且使用的步驟較少。由于制程簡單，本發(fā)明可享有較高的優(yōu)良率以及較佳的元件可靠度。
雖然本發(fā)明以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，所作些許的更動(dòng)與潤飾，都屬于本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種非揮發(fā)性記憶元件，包括形成有淺溝槽隔離區(qū)與主動(dòng)區(qū)的半導(dǎo)體基底；浮置閘極設(shè)置于該主動(dòng)區(qū)上，且兩者間介有第一介電層；以及控制閘極設(shè)置于該浮置閘極上，且兩者間介有第二介電層；其特征是該浮置閘極的橫截面的寬度小于該主動(dòng)區(qū)的寬度。
2.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶元件，其特征是該半導(dǎo)體基底為硅基底。
3.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶元件，其特征是該浮置閘極由第一摻雜復(fù)晶硅所構(gòu)成。
4.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶元件，其特征是該控制閘極由第二摻雜復(fù)晶硅所構(gòu)成。
5.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶元件，其特征是該第一介電層為熱氧化層。
6.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶元件，其特征是該第二介電層由氧化硅/氮化硅/氧化硅所構(gòu)成。
7.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶元件，其特征是該浮置閘極具有一底切邊緣。
8.根據(jù)權(quán)利要求1所述的非揮發(fā)性記憶元件，其特征是該浮置閘極的底面積小于該主動(dòng)區(qū)的面積。
9.一種非揮發(fā)性記憶元件，包括形成有淺溝槽隔離區(qū)與主動(dòng)區(qū)的硅基底；浮置閘極由第一摻雜復(fù)晶硅所構(gòu)成，設(shè)置于該主動(dòng)區(qū)上，且兩者間介有閘氧化層；其特征是該浮置閘極的橫截面的寬度小于該主動(dòng)區(qū)的寬度；控制閘極由第二摻雜復(fù)晶硅所構(gòu)成，設(shè)置于該浮置閘極上，且兩者間介有一復(fù)晶硅間氧化層；以及輕摻雜區(qū)設(shè)置于該基底中未被該浮置閘極所覆蓋的區(qū)域。
10.根據(jù)權(quán)利要求9所述的非揮發(fā)性記憶元件，其特征是該浮置閘極具有底切邊緣。
11.根據(jù)權(quán)利要求9所述的非揮發(fā)性記憶元件，其特征是該浮置閘極的底面積小于該主動(dòng)區(qū)的面積。
12.一種權(quán)利要求1-11其中之一的非揮發(fā)性記憶元件的制造方法，其特征是它包括下列步驟(1)形成介電層于半導(dǎo)體基底；(2)形成復(fù)晶硅層于該介電層上，作該記憶元件的浮置閘極；(3)定義該復(fù)晶硅層、介電層與基底，以形成一浮置閘極設(shè)置于一主動(dòng)區(qū)上，且兩者間介有定義后的該介電層；(4)對該復(fù)晶硅層進(jìn)行熱氧化，以縮小該浮置閘極相對于該主動(dòng)區(qū)的寬度。
13.根據(jù)權(quán)利要求12所述的制造方法，其特征是該半導(dǎo)體基底為硅基底。
14.根據(jù)權(quán)利要求12所述的制造方法，其特征是該介電層為熱氧化層。
15.根據(jù)權(quán)利要求12所述的制造方法，其特征是該復(fù)晶硅層為摻雜復(fù)晶硅層。
16.根據(jù)權(quán)利要求12所述的制造方法，其特征是該復(fù)晶硅層的熱氧化步驟在700-1100℃的范圍下進(jìn)行。
17.根據(jù)權(quán)利要求12所述的制造方法，其特征是在熱氧化步驟之后，該浮置閘極的底面積小于該主動(dòng)區(qū)的面積。
18.根據(jù)權(quán)利要求12所述的制造方法，其特征是在熱氧化步驟之后，該浮置閘極形成一底切邊緣。
19.一種權(quán)利要求1-11其中之一的非揮發(fā)性記憶元件的制造方法，其特征是它包括下列步驟(1)形成介電層于硅基底上；(2)形成第一復(fù)晶硅層于該閘氧化層上，作該記憶元件的浮置閘極；(3)定義該第一復(fù)晶硅層、閘氧化層與基底，以在基底中形成多數(shù)個(gè)淺溝槽及主動(dòng)區(qū)，同時(shí)形成浮置閘極于該主動(dòng)區(qū)上，且兩者間介有定義后的閘氧化層；(4)對該第一復(fù)晶硅層與該淺溝槽露出的部分進(jìn)行熱氧化，以形成襯墊氧化層，縮小該浮置閘極相對于該主動(dòng)區(qū)的寬度。(5)形成襯墊氧化層，此縮小該浮置閘極相對于該主動(dòng)區(qū)的寬度；(6)形成絕緣氧化物于該淺溝槽中，作為淺溝槽隔離區(qū)；(7)形成輕摻雜區(qū)于該基底中未被該浮置閘極覆蓋的區(qū)域；(8)于該基底上依序形成一復(fù)晶硅間氧化層與第二復(fù)晶硅層，作為該記憶元件的控制閘極。
20.根據(jù)權(quán)利要求19所述的制造方法，其特征是定義該第一復(fù)晶硅層、閘氧化層與基底是使用氮化硅層作為硬式罩幕。
21.根據(jù)權(quán)利要求19所述的制造方法，其特征是于該淺溝槽中形成隔離氧化物的步驟包括如下步驟(A)形成氧化物于該基底上，且該氧化物的高度超過該浮置閘極；(B)以化學(xué)機(jī)械研磨法研磨該氧化物，直到露出該浮置閘極的上表面；(C)回蝕刻該氧化物以及該襯墊氧化層，以露出該浮置閘極。
22.根據(jù)權(quán)利要求19所述的制造方法，其特征是該第一復(fù)晶硅層為摻雜復(fù)晶硅層。
23.根據(jù)權(quán)利要求19所述的制造方法，其特征是該第二復(fù)晶硅層為摻雜復(fù)晶硅層。
24.根據(jù)權(quán)利要求19所述的制造方法，其特征是該復(fù)晶硅間氧化層由氧化硅/氮化硅/氧化硅所構(gòu)成。
25.根據(jù)權(quán)利要求19所述的制造方法，其特征是該復(fù)晶硅層的熱氧化步驟在700-1100℃的范圍下進(jìn)行。
26.根據(jù)權(quán)利要求19所述的制造方法，其特征是在熱氧化步驟之后，該浮置閘極的底面積小于該主動(dòng)區(qū)的面積。
27.根據(jù)權(quán)利要求19所述的制造方法，其特征是在熱氧化步驟之后，該浮置閘極形成一底切邊緣。
全文摘要
一種非揮發(fā)性記憶元件及其制造方法，包括形成有淺溝槽隔離區(qū)與主動(dòng)區(qū)的一半導(dǎo)體基底，在主動(dòng)區(qū)上設(shè)置有一浮置閘極，且兩者間介有第一介電層。在浮置閘極上設(shè)置有控制閘極，且兩者間介有第二介電層，其浮置閘極的橫截面的寬度小于主動(dòng)區(qū)的寬度。此記憶元件視需要更包括輕摻雜區(qū)，其設(shè)置于基底中未被浮置閘極所覆蓋的區(qū)域。具有提高產(chǎn)品的優(yōu)良率和簡化制程的功效。
文檔編號H01L21/822GK1404155SQ0113102
公開日2003年3月19日 申請日期2001年9月3日 優(yōu)先權(quán)日2001年9月3日
發(fā)明者葛兆民 申請人:世界先進(jìn)積體電路股份有限公司