數(shù)。更詳細的細節(jié)如下:
[0114](21)通過將屬于重寫操作的復位操作施加至某一位的存儲單元且將重寫操作或正常寫入操作施加至另一位的存儲單元，同時保持字線WL的電勢恒定，可并行執(zhí)行有效寫入操作。還能通過減少字線WL的電壓切換次數(shù)改善功耗和操作速度。
[0115][實施例4]
[0116]將使用圖18說明根據(jù)本實施例4的半導體存儲裝置。圖18是示出半導體存儲裝置的構(gòu)造的一個示例的示意圖。
[0117]根據(jù)本實施例4的半導體存儲裝置具有多個存儲單元陣列MCAl和MCA2，分別控制存儲單元陣列MCAl和MCA2的多個控制電路CTLl和CTL2，以及控制控制電路CTLl和CTL2的存儲控制器MCTL。雖然在圖18中，存儲單元陣列和控制電路分別示出為兩個，但是它們可有增多的數(shù)量或可以相反地為一個。存儲單元陣列MCAl和MCA2分別通過上述圖3和8中所示的矩陣形式排列存儲單元而加以構(gòu)造。如上述圖3中所示，控制電路CTLl和CTL2分別控制施加至存儲單元陣列外周部的板線，位線以及字線的電壓。存儲控制器MCTL例如通過微程序操作并執(zhí)行半導體存儲裝置的整體控制。
[0118]雖然實施例1已經(jīng)說明了其中存儲單元中的所有板線，位線和字線耦合至陣列的外周部的控制電路(板線控制電路PLCTL，位線控制電路BLCTL，字線控制電路WLCTL)的示例，但是如圖18中所示的構(gòu)造也是可能的。例如，為了有效實現(xiàn)已經(jīng)在各個實施例2和3中說明的多位的組中的寫入操作，半導體存儲裝置可安裝有通過如圖18中所示的微程序操作的存儲控制器MCTL。此外，半導體存儲裝置不僅安裝有一個存儲單元陣列，而且安裝有存儲單元陣列MCAl和MCA2以及控制存儲單元陣列MCAl和MCA2的控制電路CTLl和CTL2，如圖18中所不O
[0119]根據(jù)上述本實施例4，可獲得類似于各個實施例1至3的有利效果。除此之外，半導體存儲裝置的操作可有效通過如本實施例4中的安裝有存儲控制器MCTL而實現(xiàn)。此外，諸如半導體存儲裝置等中的存儲單元陣列以及控制電路的相應部件的數(shù)目可根據(jù)需要改變。
[0120]雖然已經(jīng)根據(jù)優(yōu)選實施例具體說明了本發(fā)明人提出的本發(fā)明，但是本發(fā)明不限于上述實施例。毋容質(zhì)疑的是在不脫離其主旨的范圍內(nèi)可進行各種改變。
[0121]例如，已經(jīng)詳細說明了實施例以易于理解本發(fā)明，但是無需限于具備上述所有構(gòu)造的實施例。而且，某一實施例的部分構(gòu)造可由另一實施例的構(gòu)造替代。此外，另一實施例的構(gòu)造也可加入到某一實施例的構(gòu)造。而且，可對各個實施例的部分構(gòu)造進行其他構(gòu)造的添加，刪除以及替代。
【主權(quán)項】
1.一種半導體存儲裝置，包括: 使用可變電阻元件的至少一個存儲單元；以及 控制向所述存儲單元寫入和從所述存儲單元讀取的控制電路， 所述半導體存儲裝置通過所述控制電路使得以下操作得以執(zhí)行: 用于將第一極性的第一電壓施加至所述存儲單元的第一寫入操作， 用于將與所述第一極性相反的第二極性的第二電壓施加至所述存儲單元的第二寫入操作，以及 當所述第一寫入操作失敗時，用于進一步執(zhí)行第二 A寫入操作和第一 A寫入操作的重寫操作，所述第二 A寫入操作用于將所述第二極性的所述第二電壓施加至所述存儲單元，所述第一 A寫入操作用于將所述第一極性的所述第一電壓施加至所述存儲單元。2.根據(jù)權(quán)利要求1所述的半導體存儲裝置， 其中，屬于所述重寫操作的所述第二A寫入操作施加具有與在所述第二寫入操作中相同幅值的脈沖。3.根據(jù)權(quán)利要求1所述的半導體存儲裝置， 其中，所述存儲單元包括多個，并且所述存儲單元分別耦合至字線、位線以及板線，并且 其中，在所述位線的每一條和所述板線的每一條之間的電勢保持恒定的同時，屬于所述重寫操作的所述第二 A寫入操作被施加至第一位的存儲單元，并且所述第二寫入操作被施加至第二位的存儲單元。4.根據(jù)權(quán)利要求1所述的半導體存儲裝置， 其中，所述存儲單元包括多個，并且所述存儲單元分別耦合至字線、位線以及板線，并且 其中，在所述字線的每一條的電勢保持恒定的同時，屬于所述重寫操作的所述第二A寫入操作被施加至第一位的存儲單元，并且所述第二寫入操作施加至第二位的存儲單元。5.根據(jù)權(quán)利要求1所述的半導體存儲裝置， 其中，所述重寫操作在所述第一寫入操作之后讀取所述存儲單元的數(shù)據(jù)，并且當作為數(shù)據(jù)讀取的結(jié)果所述第一寫入操作失敗時，執(zhí)行用于將所述第二極性的所述第二電壓施加至所述存儲單元的所述第二 A寫入操作，并且隨后執(zhí)行用于將所述第一極性的所述第一電壓施加至所述存儲單元的所述第一 A寫入操作。6.根據(jù)權(quán)利要求5所述的半導體存儲裝置， 其中，所述重寫操作在所述第一A寫入操作之后讀取所述存儲單元的數(shù)據(jù)，并且作為數(shù)據(jù)讀取的結(jié)果，重復直至所述第一 A寫入操作成功或者重復預定次數(shù)。7.根據(jù)權(quán)利要求5所述的半導體存儲裝置， 其中，所述存儲單元包括多個，并且 其中，所述重寫操作在所述第一寫入操作之后集體地讀取多位的存儲單元的數(shù)據(jù)，并且當作為數(shù)據(jù)讀取的結(jié)果所述第一寫入操作失敗時，執(zhí)行用于將所述第二極性的所述第二電壓施加至在所述第一寫入操作中已經(jīng)失敗的位的存儲單元的所述第二A寫入操作，并且隨后執(zhí)行用于將所述第一極性的所述第一電壓施加至所述位的所述存儲單元的所述第一A寫入操作。8.根據(jù)權(quán)利要求7所述的半導體存儲裝置， 其中，集體地執(zhí)行用于將所述第二極性的所述第二電壓施加至所述失敗的位的所述存儲單元的所述第二 A寫入操作，以及用于所述將所述第二極性的所述第二電壓施加至與失敗的位不同的位的存儲單元的所述第二寫入操作。9.根據(jù)權(quán)利要求1所述的半導體存儲裝置， 其中，當執(zhí)行所述第一寫入操作或者所述第二寫入操作時，預先讀取所述存儲單元的數(shù)據(jù)， 其中，當作為數(shù)據(jù)讀取的結(jié)果需要執(zhí)行所述第一寫入操作時，在執(zhí)行所述第二寫入操作的狀態(tài)的情況下進行所述第一寫入操作，并且在執(zhí)行所述第一寫入操作的狀態(tài)的情況下不進行所述第一寫入操作，并且 其中，當作為數(shù)據(jù)讀取的結(jié)果需要執(zhí)行所述第二寫入操作時，在執(zhí)行所述第一寫入操作的狀態(tài)的情況下進行所述第二寫入操作，并且在執(zhí)行所述第二寫入操作的狀態(tài)的情況下不進行所述第二寫入操作。10.根據(jù)權(quán)利要求1所述的半導體存儲裝置， 其中，所述存儲單元包括多個，并且所述存儲單元分別耦合至字線、位線以及板線，并且 其中，所述板線具有公共地電耦合的一端。11.根據(jù)權(quán)利要求1所述的半導體存儲裝置， 其中，所述存儲單元包括多個，并且 其中，所述存儲單元分別具有所述可變電阻元件以及選擇晶體管，所述選擇晶體管以施加至所述可變電阻元件的電壓的極性在所述可變電阻元件切換至高阻以及切換至低阻的場合變反轉(zhuǎn)的方式來控制。12.根據(jù)權(quán)利要求1所述的半導體存儲裝置， 其中，所述存儲單元包括多個，并且所述存儲單元分別耦合至字線、位線以及板線，并且 其中，當執(zhí)行向所述存儲單元寫入和從所述存儲單元讀取時，所述控制電路包括將電壓施加至所述字線的每一條的字線控制電路、將電壓施加至所述位線的每一條的位線控制電路、以及將電壓施加至所述板線的每一條的板線控制電路。13.根據(jù)權(quán)利要求1所述的半導體存儲裝置，所述半導體存儲裝置具有一個或多個存儲單元陣列、控制所述一個或多個存儲單元陣列的一個或多個控制電路、以及控制所述一個或多個控制電路并且通過微程序操作的存儲控制器，其中，在所述一個或多個存儲單元陣列中所述存儲單元以矩陣形式布置。14.一種半導體存儲裝置，包括: 至少一個存儲單元；以及 控制向所述存儲單元寫入和從所述存儲單元讀取的控制電路， 在用于將第一極性的第一電壓施加至所述存儲單元的第一寫入操作之后，所述控制電路讀取所述存儲單元的數(shù)據(jù)，并且當作為數(shù)據(jù)讀取的結(jié)果所述第一寫入操作失敗時，執(zhí)行用于將與所述第一極性相反的第二極性的第二電壓施加至所述存儲單元的第二 A寫入操作，并且隨后執(zhí)行用于將所述第一極性的所述第一電壓施加至所述存儲單元的第一A寫入操作。15.根據(jù)權(quán)利要求14所述的半導體存儲裝置， 其中，所述半導體存儲裝置是ReRAM，并且 其中，所述存儲單元的選擇晶體管是雙極型。
【專利摘要】一種半導體存儲裝置，具有使用可變電阻元件的至少一個存儲單元，以及控制存儲單元的寫入和讀取的控制電路。通過控制電路實現(xiàn)的操作包括第一寫入操作，第二寫入操作以及重寫操作。第一寫入操作是用于將第一極性的第一電壓施加至存儲單元的寫入操作。第二寫入操作是用于將與第一極性相反的第二極性的第二電壓施加至存儲單元的寫入操作。重寫操作是在第一寫入操作失敗時，用于進一步執(zhí)行用于將第二極性的第二電壓施加至存儲單元的第二A寫入操作以及用于將第一極性的第一電壓施加至存儲單元的第一A寫入操作的寫入操作。
【IPC分類】G11C16/34, G11C16/06, G11C16/08, G11C16/26, G11C16/24
【公開號】CN105609132
【申請?zhí)枴緾N201510800604
【發(fā)明人】竹內(nèi)潔, 田邊昭, 間部謙三
【申請人】瑞薩電子株式會社
【公開日】2016年5月25日
【申請日】2015年11月19日
【公告號】US20160141030