雙端口靜態(tài)隨機(jī)存取存儲器(sram)的制作方法
【技術(shù)領(lǐng)域】
[0001]本文中所述的實(shí)施例總體上涉及雙端口靜態(tài)隨機(jī)存取存儲器(SRAM)陣列。
【背景技術(shù)】
[0002]提高存儲器陣列(諸如靜態(tài)隨機(jī)存取存儲器(SRAM)陣列)的良品率和可靠性是具有大的片上高速緩存器的集成電路和微處理器的當(dāng)前設(shè)計(jì)挑戰(zhàn)。嵌入式存儲器可包括:單端口 SRAM，其具有一個(gè)用于讀取和寫入操作的訪問端口 ；或多端口 SRAM，其可提供高速通信和圖像處理。該多端口 SRAM適于并行操作并且提高芯片性能。高性能和低功率多核處理器在管芯內(nèi)具有若干CPU，其導(dǎo)致存儲器存取的數(shù)目顯著增加。因此，存儲器存取速度變成限制因素。對多端口 SRAM的需求已增加，因?yàn)榭赏瑫r(shí)從多個(gè)端口訪問多端口 SRAM。
[0003]一個(gè)現(xiàn)有技術(shù)方法是雙端口位單元實(shí)施方式，其包括具有嵌合擴(kuò)散的2多跡線位單元(類似于6晶體管位單元)，以在字線(WL)A和B兩者都接通時(shí)針對單元穩(wěn)定性獲得期望的比壓。這導(dǎo)致圖1的具有歪斜縱橫比4:1的寬位單元100。然而，歪斜單元是不期望的，因?yàn)榫植炕ミB電阻和總WL電阻電容(RC)時(shí)間常數(shù)受到消極影響。η型擴(kuò)散層或P型擴(kuò)散層的嵌合擴(kuò)散(jogged diffus1n) 110、120、130和140是圖案化和可靠性顧慮。金屬3 (M3)中的兩個(gè)WL必須插入2多跡線中。這導(dǎo)致窄的和電阻性的M3WL。為滿足性能要求，需要中繼器。中繼器添加額外面積開銷并且減少位密度。進(jìn)一步地，該2個(gè)WL在M3中彼此相鄰，兩者中間無屏蔽。在兩個(gè)相鄰WL激發(fā)(fire)的情況下，在WL之間存在顯著交叉耦合。這會(huì)不利地影響讀取穩(wěn)定性和/或?qū)ξ粏卧M(jìn)行寫入的能力。另外，由于低P型擴(kuò)散層密度，可能需要周期性地添加額外填料單元。這還減少位密度。
【附圖說明】
[0004]結(jié)合圖式中的附圖，根據(jù)閱讀以下【具體實(shí)施方式】將更好地理解所公開的實(shí)施例，其中:
[0005]圖1示出根據(jù)現(xiàn)有技術(shù)方法的雙端口 SRAM的寬位單元100 ；
[0006]圖2示出根據(jù)一個(gè)實(shí)施例的用于雙端口 SRAM單元的存儲器單元電路(例如，位單元)200 ；
[0007]圖3示出根據(jù)一個(gè)實(shí)施例的用于雙端口 SRAM單元的存儲器單元電路(例如，位單元)的擴(kuò)散層和晶體管層的布局300 ;
[0008]圖4示出根據(jù)一個(gè)實(shí)施例的用于雙端口 SRAM單元的存儲器單元電路(例如，位單元)的第一金屬層(金屬I)和第一過孔層的布局400 ;
[0009]圖5示出根據(jù)一個(gè)實(shí)施例的用于雙端口 SRAM單元的存儲器單元電路(例如，位單元)的第一金屬層(金屬I)和第二金屬層(金屬2)的布局500 ；
[0010]圖6示出根據(jù)一個(gè)實(shí)施例的用于雙端口 SRAM單元的存儲器單元電路(例如，位單元)的第三金屬層(金屬3)的布局600 ；以及
[0011]圖7示出根據(jù)一個(gè)實(shí)施例的計(jì)算裝置1200。
[0012]為示例的簡單和清楚起見，圖式示出了通用構(gòu)造方式，并且可省略眾所周知的特征和技術(shù)的描述和細(xì)節(jié)，以避免不必要地使本發(fā)明的所述實(shí)施例的論述含糊不清。另外，圖式中的元件未必按比例繪制。例如，圖中的元件中的一些元件的維度可能相對于其它元件夸大，以幫助提高對本發(fā)明的實(shí)施例的理解。不同圖中的相同附圖標(biāo)記表示相同元件，而類似的附圖標(biāo)記可(但未必)表示類似元件。
【具體實(shí)施方式】
[0013]在一個(gè)實(shí)施例中，一種用于存儲信息的存儲器單元電路包括一對交叉耦合的反相器，該一對交叉耦合的反相器用于存儲該存儲器單元電路的狀態(tài)。存取器件耦合到該一對交叉耦合的反相器。存取器件提供對該一對交叉耦合的反相器的訪問。該存儲器單元電路還包括一組電不活躍的P型金屬氧化物半導(dǎo)體(PMOS)器件，該一組電不活躍的P型金屬氧化物半導(dǎo)體(PMOS)器件耦合到該一對交叉耦合的反相器。該一組電不活躍的PMOS器件與該一對交叉耦合的反相器的一部分(例如，PMOS器件)組合，以實(shí)現(xiàn)用于該存儲器單元電路的連續(xù)P型擴(kuò)散層。
[0014]該存儲器單元電路可以是用于存儲信息(例如，數(shù)據(jù))的兩讀取/寫入(R/W)雙端口 SRAM位單元設(shè)計(jì)。該設(shè)計(jì)可以是同步或異步的。該設(shè)計(jì)可以是用于支持兩個(gè)R/W和兩個(gè)時(shí)鐘操作的四多晶硅跡線布局位單元。當(dāng)前位單元設(shè)計(jì)解決用于雙端口 SRAM陣列的現(xiàn)有技術(shù)方法中的問題。在一個(gè)實(shí)施例中，此設(shè)計(jì)提高縱橫比。此設(shè)計(jì)具有無任何嵌合和凹口的連續(xù)均勻的η型和P型擴(kuò)散層，其可幫助提高良品率并且減少可靠性顧慮。字線(WL)可較寬，并且在不同端口的WL之間可存在隔離。對中繼器的需求顯著減少。P型擴(kuò)散密度借助本設(shè)計(jì)的獨(dú)特位單元電路增加以滿足處理要求。
[0015]現(xiàn)參考圖式，圖2示出根據(jù)一個(gè)實(shí)施例的用于雙端口 SRAM單元的用于存儲數(shù)據(jù)的存儲器單元電路(例如，位單元)200。存儲器單元200包括電活躍的PMOS器件Pl和Ρ2、一組電不活躍的(偽)PMOS器件202 (例如，Ρ3-Ρ6)、下拉NMOS器件NI和Ν2以及存取器件(例如，傳輸門(pass gate)NMOS器件N3-N6)。PMOS器件Pl和P2以及NMOS器件NI和N2形成一對交叉耦合的反相器。該一組電不活躍的PMOS器件202并不影響單元功能。這允許增加的P型擴(kuò)散密度，以便以連續(xù)方式滿足設(shè)計(jì)規(guī)則。SRAM中的每一位存儲在交叉耦合的器件P1、P2、NI和N2上。通常，每一個(gè)SRAM單元能夠存儲一個(gè)位的信息，并且設(shè)置為邏輯高或邏輯低狀態(tài)。存取器件N3-N6在讀取和寫入操作期間控制對該單元的訪問。針對讀取操作可能需要讀取幫助。讀取幫助在讀取訪問期間欠驅(qū)動(dòng)(under drive)字線電壓，以增加單元穩(wěn)定性。對該單元的訪問通過端口 A的字線(WL)A 214實(shí)現(xiàn)，字線(WL)A 214控制存取器件N4和存取器件N5，存取器件N4和存取器件N5繼而控制該單元是否應(yīng)連接到位線BL A 210和BL/A 212。對該單元的訪問還通過端口 B的字線(WL)B 224實(shí)現(xiàn)，字線(WL) B 224控制存取器件N3和存取器件N6，存取器件N3和存取器件N6繼而控制該單元是否應(yīng)連接到位線BL B 220和BL/B 222。位線用于針對讀取和寫入操作兩者傳送數(shù)據(jù)。
[0016]圖1中示出的現(xiàn)有技術(shù)方法依賴于2多跡線位單元(即，位單元的一個(gè)維度(例如，高度)內(nèi)的兩行多晶硅特征)。本設(shè)計(jì)使用4多跡線(S卩，位單元的一個(gè)維度(例如，高度)內(nèi)的四行多晶硅特征)。這允許將消除交叉耦合的不同端口的WL之間的隔離。另外，具有不活動(dòng)偽PMOS器件P3-P6的布局允許連續(xù)擴(kuò)散條帶，其增強(qiáng)可制造性。在一個(gè)實(shí)施例中，單元的縱橫比(寬度:高度)提高到2.67。這確保相同數(shù)目列的WL RC負(fù)載比其在現(xiàn)有技術(shù)方法中的情況更好。使用此單元的陣列設(shè)計(jì)將具有較少中繼器使用。當(dāng)兩個(gè)傳輸門同時(shí)接通時(shí)，將存儲器單元尺寸調(diào)整為穩(wěn)定。傳輸門尺寸可在不增加存儲器單元的高度的情況下增加直至極限(例如，增加直至下拉門尺寸的一半)。還可完成結(jié)合讀取幫助對存取器件尺寸(例如，傳輸門尺寸)的改變。較寬存取器件在該存取器件中具有減少的隨機(jī)變化，因?yàn)殡S機(jī)變化與器件面積成反比，并且借助較寬存取器件使用讀取幫助有助于單元穩(wěn)定性控制。與此相反，該現(xiàn)有技術(shù)方法針對增加的傳輸門尺寸增加單元高度。
[0017]在具體實(shí)施例中，Pl和P2具有為X的選通