即，糾錯電路105使數(shù)據(jù)比特RD【31:8】、固定比特C【7:6】以及檢查比特C【5:0】的32比特為應該進行糾錯的數(shù)據(jù)。
[0050]利用讀出放大器102從非易失性存儲元件陣列101的I個單元的存儲單元讀出38比特的讀出數(shù)據(jù)m)【37:0]?它們被分成32比特的數(shù)據(jù)比特RD【31:0】和6比特的檢查比特C【5:0】。H矩陣校正子解碼器103接收數(shù)據(jù)比特RD【31:0】和檢查比特C【5:0】，而生成6比特的校正子數(shù)據(jù)S【5:0】。
[0051]多路轉(zhuǎn)換器104對2比特的固定值C【7:6】與6比特的檢查比特C【5:0】進行選擇而發(fā)送給糾錯電路105。并且，糾錯電路105根據(jù)從讀出放大器102輸入的數(shù)據(jù)比特RD【31:8】、2比特的固定值C【7:6】以及6比特的檢查比特C【5:0】和校正子數(shù)據(jù)S【5:0】來糾正該32比特中的I比特的錯誤，而輸出正確數(shù)據(jù)⑶【31:0】。
[0052]如果讀出的正確數(shù)據(jù)CD【31:0]的全部數(shù)據(jù)為I或者0，則能夠判斷為數(shù)據(jù)比特RD【31:8】、2比特的固定值C【7:6】以及6比特的檢查比特C【5:0】在32比特中為I比特以下的錯誤。
[0053]因此，在第二狀態(tài)下，能夠檢查出在包含檢查比特C【5:0】的6比特在內(nèi)的32比特中是否為I比特以下的錯誤。
[0054]像以上說明的測試方法那樣，當CG偏置切換電路113對從外部輸入的測試用CG偏置電壓進行選擇而施加到非易失性存儲元件陣列101，同時進行讀出時，存儲單元能夠判定未達到規(guī)定的閾值電壓的比特是I比特以下還是2比特以上。
[0055]另外，作為I個單元的結(jié)構(gòu)，以“m = 32,η = 6”的情況為例進行了公開，但是m與η的數(shù)值組合不限于此，不論使用哪種組合都能夠同樣地進行測試。此外，以非易失性存儲元件是FLOTOX型為例進行了說明，但只要是非易失性存儲元件則不限于該結(jié)構(gòu)。
[0056]如上，本實施方式的非易失性半導體存儲裝置能夠在不損害糾錯部的功能的情況下以簡單的電路實現(xiàn)小型化。
[0057]<第二實施方式>
[0058]圖2是搭載了第二實施方式的ECC電路的非易失性半導體存儲裝置的結(jié)構(gòu)。
[0059]與第一實施方式的區(qū)別點在于刪除了 2比特的固定值C【7:6】。因此，多路轉(zhuǎn)換器204構(gòu)成為在第一狀態(tài)下選擇數(shù)據(jù)比特RD【5:0】，在第二狀態(tài)下選擇檢查比特C【5:0】。并且，糾錯電路205對數(shù)據(jù)比特RD【31:6】與多路轉(zhuǎn)換器204輸出的6比特的合計32比特的數(shù)據(jù)進行檢錯和糾正。
[0060]通過這樣的結(jié)構(gòu)，能夠?qū)⑦x擇并輸出2比特的固定值C【7:6】的電路刪除，能夠進一步使電路小型化。
[0061]〈第三實施方式〉
[0062]圖3是搭載了第三實施方式的ECC電路的非易失性半導體存儲裝置的結(jié)構(gòu)。
[0063]與第一實施方式的區(qū)別點在于作為針對非易失性存儲元件陣列101的數(shù)據(jù)寫入的路徑添加了 G矩陣ECC編碼器301與寫數(shù)據(jù)鎖存器302。H矩陣校正子解碼器103與G矩陣ECC編碼器301作為糾錯碼生成電路而進行動作。
[0064]在對非易失性存儲元件陣列101進行數(shù)據(jù)的寫入的情況下，將包含指定的地址的I個單元的數(shù)據(jù)讀出一次，并將糾錯后的正確數(shù)據(jù)CD【31:0】保存到寫數(shù)據(jù)鎖存器302中一次。將此稱為回讀動作。接著，將作為指定的地址的寫數(shù)據(jù)的8比特的數(shù)據(jù)DIN【7:0】發(fā)送給寫數(shù)據(jù)鎖存器302，與正確數(shù)據(jù)⑶【31:0】進行替換。
[0065]當G矩陣ECC編碼器301被輸入32比特的數(shù)據(jù)比特WD【31:0】時，G矩陣ECC編碼器301輸出6比特的檢查比特WD【37:32】。這里，G矩陣ECC編碼器301構(gòu)成為當數(shù)據(jù)比特WD【31:0】全部是O時檢查比特WD【37:32】全部輸出0，當全部是I時全部輸出I。
[0066]最后，將寫數(shù)據(jù)鎖存器302的數(shù)據(jù)與32比特的數(shù)據(jù)比特WD【31:0】和檢查比特WD【37:32】合起來作為38比特的數(shù)據(jù)比特WD【37:0】在非易失性存儲元件陣列101中進行改寫。I個單元中的不良比特數(shù)的判定方法與第一實施方式相同。
[0067]這樣，與第一實施方式同樣，本實施方式的非易失性半導體存儲裝置能夠在不損害糾錯部的功能的情況下以簡單的電路實現(xiàn)小型化。
[0068]〈第四實施方式〉
[0069]圖4是搭載了第四實施方式的ECC電路的非易失性半導體存儲裝置的結(jié)構(gòu)。與第一實施方式的區(qū)別點在于將多路轉(zhuǎn)換器104變更為不良比特數(shù)運算電路401。
[0070]例如，當在非易失性存儲元件陣列101的I個單元中全部寫入數(shù)據(jù)I的狀態(tài)下，檢測到在進行了讀出動作后得到的結(jié)果的數(shù)據(jù)比特RD【31:0】與檢查比特C【5:0】中存在2比特以上的數(shù)據(jù)O時，不良比特數(shù)運算電路401將不良單元檢測標記402發(fā)送給多路轉(zhuǎn)換器 403。
[0071]此外，當在非易失性存儲元件陣列101的I個單元中全部寫入數(shù)據(jù)O的狀態(tài)下，檢測到在進行了讀出動作后得到的結(jié)果的數(shù)據(jù)比特RD【31:0】與檢查比特C【5:0】中存在2比特以上的數(shù)據(jù)I時，不良比特數(shù)運算電路401將不良單元檢測標記402發(fā)送給多路轉(zhuǎn)換器 403。
[0072]這樣，從DOUT端子109經(jīng)由多路轉(zhuǎn)換器403和并行-串行轉(zhuǎn)換電路108讀出不良單元檢測標記402，從而能夠簡單地判別是合格品還是不合格品。
[0073]因此，本實施方式的非易失性半導體存儲裝置能夠在不損害糾錯部的功能的情況下以簡單的電路實現(xiàn)小型化。
[0074]<第五實施方式>
[0075]圖5是搭載了第五實施方式的ECC電路的非易失性半導體存儲裝置的結(jié)構(gòu)。
[0076]與第一實施方式的不同點在于將多路轉(zhuǎn)換器104變更為不良比特數(shù)運算電路501。
[0077]不良比特數(shù)運算電路501構(gòu)成為對于數(shù)據(jù)比特RD【31:0】以每8比特的I字節(jié)單位來判定不良比特數(shù)為I比特以下還是2比特以上，并且對于檢查比特C【5:0】也獨立地運算不良比特數(shù)，并作為合計5比特的不良單元檢測標記502向多路轉(zhuǎn)換器503傳送。
[0078]通過經(jīng)由多路轉(zhuǎn)換器503與并行-串行轉(zhuǎn)換電路108從DOUT端子109讀出5比特的不良檢測標記502全部是作為非檢測的O還是即使有I個作為檢測的1，能夠簡單地判別合格品還是不合格品。并且，利用CG偏置切換電路113使用來自外部的CG偏置來進行同樣的動作，從而存儲單元能夠判定未達到規(guī)定的閾值電壓的比特是I比特以下還是2比特以上。
[0079]標號說明
[0080]101:非易失性存儲元件陣列；102:讀出放大器；103:Η矩陣校正子解碼器；104、106、204、403、503:多路轉(zhuǎn)換器；105、205:糾錯電路；108:并行-串行轉(zhuǎn)換電路；109:D0UT端子；111:控制信號生成電路；113:CG偏置切換電路；301:G矩陣ECC編碼器；302:寫數(shù)據(jù)鎖存器；401、501:不良比特數(shù)運算電路。
【主權(quán)項】
1.一種非易失性半導體存儲裝置，其特征在于，該非易失性半導體存儲裝置具有: 非易失性半導體存儲元件陣列，其將由m比特的數(shù)據(jù)比特用存儲元件與η比特的檢查比特用存儲元件構(gòu)成的I個單元作為基本單位，用于存儲數(shù)據(jù)比特與檢查比特； 糾錯碼生成電路，其根據(jù)從所述非易失性半導體存儲元件陣列讀出的I個單元的數(shù)據(jù)比特與檢查比特生成糾錯碼； 控制信號生成電路，其輸出用于切換第I狀態(tài)與第2狀態(tài)的控制信號； 多路轉(zhuǎn)換器，其被輸入至少包含所述檢查比特的第2狀態(tài)用數(shù)據(jù)以及所述數(shù)據(jù)比特中的與所述第2狀態(tài)用數(shù)據(jù)相同比特數(shù)的第I狀態(tài)用數(shù)據(jù)，且根據(jù)所述控制信號選擇輸出所述第I狀態(tài)用數(shù)據(jù)與所述第2狀態(tài)用數(shù)據(jù)；以及 糾錯電路，其根據(jù)所述數(shù)據(jù)比特中的除去了所述第I狀態(tài)用數(shù)據(jù)的數(shù)據(jù)、所述第I狀態(tài)用數(shù)據(jù)或者所述第2狀態(tài)用數(shù)據(jù)、以及所述糾錯碼，只進行與所述數(shù)據(jù)比特相同數(shù)量的比特數(shù)的糾錯。2.根據(jù)權(quán)利要求1所述的非易失性半導體存儲裝置，其特征在于， 所述糾錯電路根據(jù)所述控制信號以與所述第2狀態(tài)用數(shù)據(jù)對應的方式對所述糾錯碼進行切換。3.根據(jù)權(quán)利要求1所述的非易失性半導體存儲裝置，其特征在于， 所述非易失性半導體存儲裝置還具有CG偏置切換電路， 所述CG偏置切換電路對通常的偏置電壓與檢查用偏置電壓進行切換并施加給所述非易失性半導體存儲元件陣列。4.一種非易失性半導體存儲裝置的測試方法，其特征在于，該非易失性半導體存儲裝置的測試方法具有如下步驟: 在用于存儲數(shù)據(jù)比特與檢查比特的非易失性半導體存儲元件陣列中寫入所述數(shù)據(jù)比特與所述檢查比特全部為O或者全部為I ; 從所述非易失性半導體存儲元件陣列讀出所述數(shù)據(jù)比特與所述檢查比特； 通過糾錯碼生成電路根據(jù)所述數(shù)據(jù)比特與所述檢查比特生成糾錯碼； 通過多路轉(zhuǎn)換器對至少包含所述檢查比特的第2狀態(tài)用數(shù)據(jù)以及所述數(shù)據(jù)比特中的與所述第2狀態(tài)用數(shù)據(jù)相同比特數(shù)的第I狀態(tài)用數(shù)據(jù)進行切換輸出；以及 通過糾錯電路根據(jù)所述數(shù)據(jù)比特中的除去了所述第I狀態(tài)用數(shù)據(jù)的數(shù)據(jù)、所述第I狀態(tài)用數(shù)據(jù)或者所述第2狀態(tài)用數(shù)據(jù)、以及所述糾錯碼，只進行與所述數(shù)據(jù)比特相同數(shù)量的比特數(shù)的糾錯。5.根據(jù)權(quán)利要求4所述的非易失性半導體存儲裝置的測試方法，其特征在于，該非易失性半導體存儲裝置的測試方法還具有如下步驟: 通過CG偏置切換電路對通常的偏置電壓與檢查用偏置電壓進行切換并施加給所述非易失性半導體存儲元件陣列。
【專利摘要】本發(fā)明提供一種能夠在不損害糾錯部的功能的情況下以簡單的電路實現(xiàn)小型化的非易失性半導體存儲裝置及其測試方法。糾錯電路構(gòu)成為只進行與數(shù)據(jù)比特相同數(shù)量的比特數(shù)的檢錯和糾正，通過不設(shè)置對檢查比特進行檢錯和糾正的電路而使電路小型化。并且，在測試狀態(tài)下，通過設(shè)置多路轉(zhuǎn)換器來進行檢查比特的檢錯和糾正，而能夠?qū)崿F(xiàn)包含檢查比特在內(nèi)的出廠檢查，該多路轉(zhuǎn)換器對從存儲元件陣列讀出的數(shù)據(jù)比特的一部分和檢查比特進行更換而輸入到糾錯電路。
【IPC分類】G11C29/42
【公開號】CN104903966
【申請?zhí)枴緾N201380069701
【發(fā)明人】宮城雅記, 山崎太郎
【申請人】精工電子有限公司
【公開日】2015年9月9日
【申請日】2013年10月23日
【公告號】EP2945164A1, US20150301889, WO2014109107A1