專利名稱：非易失性存儲(chǔ)器單元的精確編程的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及半導(dǎo)體存儲(chǔ)器，特別涉及非易失性半導(dǎo)體存儲(chǔ)器的編程。
非易失性半導(dǎo)體存儲(chǔ)器集成電路，例如EEPROM、EPROM和FLASH被習(xí)慣地用于存儲(chǔ)每個(gè)存儲(chǔ)器單元的單個(gè)的數(shù)字位，以下把該存儲(chǔ)器稱為單個(gè)位存儲(chǔ)器?？梢源鎯?chǔ)多于每個(gè)存儲(chǔ)器單元的一位數(shù)字?jǐn)?shù)據(jù)的存儲(chǔ)器和其好處已有論述，并把這種存儲(chǔ)器稱為多電平存儲(chǔ)器。電平表示存儲(chǔ)于各存儲(chǔ)器單元的電荷的特定范圍。為了存儲(chǔ)N位，每個(gè)存儲(chǔ)器需要2N個(gè)離散電平。各離散電平與所有N位的唯一的二進(jìn)制數(shù)據(jù)圖形相對(duì)應(yīng)。存儲(chǔ)器單元被刪除或編程，以在這些2N個(gè)獨(dú)立電平中的一個(gè)電平內(nèi)存儲(chǔ)電荷。讀出電路確定哪個(gè)電平的電荷被儲(chǔ)存在單元中，并讀出與N位對(duì)應(yīng)的存儲(chǔ)器的二進(jìn)制數(shù)據(jù)模式。由于在與在先存儲(chǔ)每單元一位的區(qū)域相同的存儲(chǔ)器單元陣列區(qū)域中可以存儲(chǔ)N倍數(shù)量的該位，所以可以按每二進(jìn)制位非常低的成本來存儲(chǔ)數(shù)字信息。
使用EEPROM和FLASH存儲(chǔ)器單元的非易失性半導(dǎo)體存儲(chǔ)器集成電路也用于存儲(chǔ)模擬信息。在這種情況下，存儲(chǔ)于各存儲(chǔ)器單元的電荷量為連續(xù)量而不是離散的多個(gè)電平。存儲(chǔ)電荷的精度決定模擬信息的信噪比。
EEPROM、EPROM和FLASH存儲(chǔ)器單元典型地基于硅柵MOS晶體管技術(shù)。這樣的非易失性存儲(chǔ)器單元100示于

圖1中。在稱為浮柵105的一片硅上存儲(chǔ)電荷。用理想情況下在編程或擦除操作期間僅通過電荷的二氧化硅完全包圍該柵極，因此稱該柵極為“浮柵”。浮柵105形成于源115與漏120之間的擴(kuò)散區(qū)中接近于硅溝道110處。由存儲(chǔ)的電荷量和由與控制柵125、源115、漏120和溝道110的相鄰耦合的電容決定浮柵105的電壓。按與傳統(tǒng)的MOS晶體管類似的方式，由浮柵105的電壓控制硅溝道110的導(dǎo)電率。
非易失性存儲(chǔ)單元編程要求電荷通過氧化物130到達(dá)浮柵105并利用兩個(gè)機(jī)制來完成穿過勢(shì)壘的遂道效應(yīng)和熱載流子注入。在n溝道器件的情況下，熱載流子是具有足夠能量以通過二氧化硅傳導(dǎo)的電子。熱電子編程要求滿足兩個(gè)基本條件。首先，熱電子的源必須產(chǎn)生于溝道110中。這通過在溝道110中產(chǎn)生高電場(chǎng)區(qū)Eh 135以加速電子使其達(dá)到足以使它們變“熱”的能量來實(shí)現(xiàn)。在圖1中，用源電流Is 140和漏電流Id 145表示在溝道110中的電子流。其次，在浮柵105與溝道110之間的垂直電場(chǎng)Ev 150必須將熱電子吸引向浮柵105。流向浮柵105的熱電子產(chǎn)生浮柵充電電流Ig 155。
有許多不同的利用熱載流子注入機(jī)制的單元結(jié)構(gòu)；但所有情況都要求上述兩個(gè)基本條件。圖2A-2D表示這種單元的一個(gè)實(shí)例。在溝道熱電子注入(CHEI)單元設(shè)計(jì)200A中，按晶體管工作的飽合模式對(duì)單元加上偏置電壓。在漏220A與溝道飽合點(diǎn)260A之間產(chǎn)生高電場(chǎng)區(qū)Eh 235A。近來，已設(shè)計(jì)出這樣的單元，通過使控制柵225B和225C延伸到位于單元200B的源端215B和215C上的溝道210B和210C之上，或者正如在高效源側(cè)溝道熱電子注入(HESSCHEI)單元200C中所示的那樣使用附加的柵極270C，在溝道中間產(chǎn)生高Eh 235B和235C。用源側(cè)注入(SSI)單元200D也可在源215D附近產(chǎn)生高Eh235D。
存在許多與多電平和模擬非易失性存儲(chǔ)器有關(guān)的技術(shù)問題。由于單元的總電荷存儲(chǔ)范圍受約束，因而存儲(chǔ)于多電平存儲(chǔ)器中各電平的存儲(chǔ)器單元中的電荷量必須控制在非常窄小的范圍內(nèi)。由于每單元存儲(chǔ)N位要求每單元具有2N離散電平，因而隨著存儲(chǔ)于每多電平存儲(chǔ)器單元中的位數(shù)增加，該問題的嚴(yán)重性成幾何性地增加。在模擬存儲(chǔ)器中，總電荷存儲(chǔ)范圍必須覆蓋模擬信號(hào)的動(dòng)態(tài)范圍。存儲(chǔ)電荷的精確度決定模擬信息的信噪比。對(duì)于模擬信號(hào)來說，問題涉及有寬動(dòng)態(tài)范圍和/或高信噪比的信號(hào)。在這兩種情況的應(yīng)用中，在編程期間必須按高精確度在初始時(shí)存儲(chǔ)電荷。
為了獲得多電平單元所需的編程精確度，已使用迭代編程算法。這些算法提供在編程電壓脈沖后進(jìn)行讀出或檢驗(yàn)步驟。重復(fù)編程/檢驗(yàn)順序直到按預(yù)定的精確度在單元中獲得預(yù)定的電荷存儲(chǔ)電平。當(dāng)更多的電荷存儲(chǔ)于浮柵105上時(shí)，Ev 150減小，從而減慢編程。為了以恒定的速率繼續(xù)編程，用隨后的編程脈沖使施加給控制柵125或漏120的偏置電壓下降。熱載流子注入編程方法要求要有超過電源電壓的高電壓，該電壓將施加給單元的控制柵125和漏120，以產(chǎn)生足夠高的Eh 135和Ev 150。按復(fù)雜的算法控制這樣的高電壓增加了電路復(fù)雜性。
對(duì)于模擬存儲(chǔ)來說，必須按適當(dāng)?shù)木_度完成讀出或檢測(cè)步驟，以在多電平的情況下以預(yù)定電平和正確的電荷狀態(tài)停止編程算法。已描述了各種檢測(cè)方法，可將檢測(cè)方法分為兩個(gè)工作模式。在電流模式檢測(cè)期間，流過單元的電流取決于存儲(chǔ)于單元中的電荷。通過施加電壓來偏置單元并檢測(cè)流過單元的電流。在電壓模式檢測(cè)期間，流過單元的電流與存儲(chǔ)于單元中的電荷無關(guān)。在電壓模式中，通過施加固定電流來偏置該單元，并檢測(cè)唯一對(duì)應(yīng)于在存儲(chǔ)單元浮柵上存儲(chǔ)的電荷量的電壓。
在本技術(shù)中的熱載流子編程在0.5-5微秒的范圍內(nèi)快速進(jìn)行。這是由于產(chǎn)生高單元溝道電流Is 140和Id 145的高編程電壓，其中所述電流中的一些朝向浮柵105傳送。該快速編程難以保持多電平和模擬應(yīng)用的精確度。高電流提出了功率問題，該功率問題將阻止用于芯片的單個(gè)電源電壓的應(yīng)用。在單元“頁面(page)”中可同時(shí)編程的單元數(shù)量也受限制。還提出過以對(duì)單元增加額外的處理復(fù)雜性為代價(jià)的減小編程電流的方法。
本發(fā)明解決或基本解決了這些問題。按照本發(fā)明的存儲(chǔ)器電路直接控制編程電流并可實(shí)現(xiàn)高編程精確度。
本發(fā)明提供對(duì)單個(gè)或多個(gè)非易失性存儲(chǔ)器單元精確編程的集成電路存儲(chǔ)器系統(tǒng)和方法。本發(fā)明能夠使每一存儲(chǔ)器單元有相應(yīng)于數(shù)字信息的多個(gè)離散電平中的一個(gè)所存儲(chǔ)的電荷或者有作為相應(yīng)于模擬信息的連續(xù)量的一部分的存儲(chǔ)電荷。
通過在熱載流子注入編程期間直接控制流過存儲(chǔ)器單元中源與漏之間的電流，實(shí)現(xiàn)精確編程，從而允許減小的編程單元電流和較低功率的操作。減小的單元電流可使多個(gè)單元在單元的一頁中同時(shí)被編程，這將縮短編程時(shí)間，并且僅需要單個(gè)電源和不需要附加的硅處理步驟。
在連續(xù)周期期間逐漸增大地改變編程單元電流，以減少編程時(shí)間，完成多程序和檢驗(yàn)周期。根據(jù)所用特定存儲(chǔ)器單元類型的特性，按包括預(yù)充電位線的預(yù)定方式進(jìn)行編程、檢驗(yàn)或讀出單元電壓和電流的應(yīng)用。
在一個(gè)實(shí)施例中，不要求位線驅(qū)動(dòng)器部分使用高電壓電路，這可降低電路復(fù)雜性。此外，使用電壓模式檢測(cè)允許對(duì)編程以及檢測(cè)操作使用恰好相同的電路布局，這進(jìn)一步簡(jiǎn)化了電路復(fù)雜性。本發(fā)明的另一個(gè)實(shí)施例使用預(yù)充電電壓控制電路，間接地控制存儲(chǔ)器單元中的電流，同時(shí)在編程期間關(guān)斷電流控制電路。
圖1是在現(xiàn)有技術(shù)中已知的在非易失性存儲(chǔ)器單元中熱載流子注入編程原理的一般性描述。
圖2A-2D表示基于熱載流子注入原理進(jìn)行編程的各種單元處理設(shè)計(jì)的四個(gè)現(xiàn)有技術(shù)實(shí)例。
圖3是按照本發(fā)明一個(gè)實(shí)施例的教導(dǎo)在所用的非易失性存儲(chǔ)器單元中熱載流子注入編程原理的一般性描述。
圖4是本發(fā)明優(yōu)選實(shí)施例的方框圖。
圖5A表示在編程周期期間本發(fā)明一個(gè)實(shí)施例的細(xì)節(jié)。
圖5B表示在檢驗(yàn)或讀出周期期間本發(fā)明一個(gè)實(shí)施例的細(xì)節(jié)。
圖6表示在編程周期期間本發(fā)明另一個(gè)實(shí)施例的細(xì)節(jié)。
圖7是在頁面模式操作中利用存儲(chǔ)器單元陣列的本發(fā)明一個(gè)實(shí)施例的方框圖。
最佳實(shí)施例的描述應(yīng)該指出，附圖中使元件帶相同的參考標(biāo)號(hào)。這強(qiáng)調(diào)元件的相似操作。
為了避免上述問題，按照本發(fā)明的存儲(chǔ)器集成電路在編程期間直接控制溝道110電流。通過直接控制該電流，可獲得高編程精確度。所述電路和方法適用于各種依據(jù)熱載流子注入原理編程的單元處理設(shè)計(jì)。精確熱載流子注入編程圖3展示用熱載流子注入編程的非易失性存儲(chǔ)器單元300。為討論的目的，我們將假設(shè)存儲(chǔ)器單元是n溝道，通過使電子加給浮柵305來對(duì)該單元編程。對(duì)于非易失性存儲(chǔ)器領(lǐng)域的技術(shù)人員來說，顯然可知，如果該單元是p溝道型，那么應(yīng)該對(duì)該浮柵305加上空穴。圖3中所示的單元僅僅是簡(jiǎn)化表示對(duì)討論來說作為基本特征的那些部分，并且不限制本發(fā)明用于其它類型的也采用熱載流子注入進(jìn)行編程的單元結(jié)構(gòu)。例如，圖3中所示的控制柵325在某些單元設(shè)計(jì)中可表示多個(gè)控制柵。
在對(duì)單元300編程期間，用源電流Is 340和漏電流Id 345表示在溝道310中從源315流向漏320的電子流。在溝道310中某處，高電場(chǎng)區(qū)Eh 335產(chǎn)生熱電子。接近區(qū)域335，垂直電場(chǎng)Ev 350吸引一些熱電子通過氧化物330到達(dá)浮柵305。流到浮柵305的電子產(chǎn)生浮柵305充電電流Ig 355。
與Is 340或Id 345相比，浮柵充電電流Ig 355較小。因此，Is 340或Id 345幾乎相等。進(jìn)入高電場(chǎng)區(qū)Ev 335的電子數(shù)與Is 340和Id 345直接相關(guān)。進(jìn)入該區(qū)域的一部分電子將變?yōu)樾纬筛懦潆婋娏鱅g 355的熱電子。這樣，Ig 355與Is 340和Id 345成比例。例如，在編程期間減小Is 340或Id 345將減小Ig 355?？杉僭O(shè)僅對(duì)于在Ig 355較小或編程時(shí)間較短的情況下在浮柵305上有少量的充電電荷來說，Ig 355恒定。假設(shè)Ig 355在編程期間保持恒定，那么存儲(chǔ)于浮柵305上的電荷的變化直接與Ig 355和編程時(shí)間之積有關(guān)。
多電平和模擬存儲(chǔ)應(yīng)用要求在浮柵305上的電荷變化量有高精確度。這可通過按較小遞增量接近預(yù)定電荷值來獲得。如果隨各脈沖的電荷變化量較小，那么用一系列編程脈沖和檢測(cè)步驟可執(zhí)行該遞增編程方法。由于實(shí)際的原因，最短的編程脈沖有較低的跳躍(bound)。在熱載流子編程的常規(guī)條件下，最短的脈沖時(shí)間通常使電荷改變太多，以致對(duì)于預(yù)定的精確度來說是沒有用的。這樣，為了在單獨(dú)的編程脈沖期間在浮柵305上獲得小的電荷變化，必須減小Ig 355。本發(fā)明通過直接減小Is 340或Id 345來實(shí)現(xiàn)Ig 355的減小。單元的編程速率被減小，以獲得多電平數(shù)字存儲(chǔ)或模擬信息存儲(chǔ)所要求的高編程精確度。
當(dāng)電子被加到浮柵305上時(shí)，垂直電場(chǎng)Ev 350減小，引起較低的Ig 355和較慢的編程。為了緩解該影響和縮短使用一串編程脈沖的總編程時(shí)間，要求按規(guī)定方式用連續(xù)脈沖增加Ig 355。本發(fā)明通過用連續(xù)編程脈沖增加Is 340或Id 345來實(shí)現(xiàn)Ig 355的增加。
實(shí)現(xiàn)本發(fā)明的精確編程而不增加額外的單元處理步驟。減小的編程單元電流允許許多單元在單元頁中同時(shí)被編程，從而補(bǔ)償較慢的編程速率。所獲得的使用本發(fā)明的存儲(chǔ)器芯片的編程性能被改善，同時(shí)相對(duì)于每單元存儲(chǔ)器單個(gè)位來說，保留了減小芯片成本的多電平能力。脈沖電流編程技術(shù)的一般描述本發(fā)明最佳實(shí)施例的主框圖示于圖4中。這些框圖被連接到存儲(chǔ)器單元45上以實(shí)現(xiàn)擦除、編程、檢驗(yàn)和讀出。假設(shè)存儲(chǔ)器單元45由一種利用熱載流子注入現(xiàn)象可編程的非易失性存儲(chǔ)器單元構(gòu)成。還假設(shè)在用于檢驗(yàn)或讀出的檢測(cè)期間，按電壓模式設(shè)置存儲(chǔ)器單元45。在檢驗(yàn)或讀出期間，存儲(chǔ)器單元45還可以不同于電壓模式的其它模式設(shè)置。
CL線42將存儲(chǔ)器單元45的一端子與公用線電壓控制電路塊41連接。在由存儲(chǔ)器單元的行和列構(gòu)成的存儲(chǔ)器陣列中，CL線42通常由多個(gè)存儲(chǔ)器單元中的單行或多行共用或由存儲(chǔ)器陣列中的所有存儲(chǔ)器單元共用。在本領(lǐng)域技術(shù)人員已知的作為虛接地陣列的另一種存儲(chǔ)器陣列中，CL線42由存儲(chǔ)器陣列列中的多個(gè)存儲(chǔ)器單元共用。在存儲(chǔ)器單元45的擦除、編程、檢驗(yàn)和讀出期間，受擦除、編程、檢驗(yàn)和讀出控制電路塊414的控制，公用線電壓控制電路塊41在CL線42上提供適當(dāng)?shù)碾妷?。該擦除、編程、檢驗(yàn)和讀出控制電路塊414包括所需的控制和排序邏輯以完成存儲(chǔ)器單元的擦除、編程、檢驗(yàn)和讀出。
CG線43將存儲(chǔ)器單元45與控制柵電壓控制電路塊44連接。CG線43通常由存儲(chǔ)器陣列行中的多個(gè)存儲(chǔ)器單元共用。在存儲(chǔ)器單元的擦除、編程、檢驗(yàn)和讀出期間，受擦除、編程、檢驗(yàn)和讀出控制電路塊414的控制，控制柵電壓控制電路塊44在CG線43上提供適當(dāng)?shù)碾妷骸?br> BL線415連接存儲(chǔ)器單元與位線選擇電路塊46。通常，BL線415由存儲(chǔ)器陣列的列中的多個(gè)存儲(chǔ)器單元共用。在虛地型存儲(chǔ)器陣列中，CL線42和BL線415平行走線并相互相鄰。位線選擇電路塊46從VR線48耦接至BL線415或不連接。
在存儲(chǔ)器單元415的編程、檢驗(yàn)和讀出期間，與VR線48連接的預(yù)充電電壓控制電路塊404預(yù)充電VR線48。預(yù)充電電壓產(chǎn)生塊410有在擦除、編程、檢驗(yàn)和讀出控制電路塊414的控制下對(duì)預(yù)充電電壓控制電路塊404提供不同量的預(yù)充電電壓的能力。VPCHGEN線406將預(yù)充電電壓控制電路塊404連接到預(yù)充電電壓產(chǎn)生塊410上。
與VR線48連接的電流控制電路塊403在編程期間使編程電流脈沖通過存儲(chǔ)器單元45和在檢驗(yàn)或讀出期間使恒定電流通過存儲(chǔ)器單元45。電流控制電路塊403有由邏輯輸出線402驅(qū)動(dòng)的鎖存器。如果在檢驗(yàn)或讀出期間邏輯輸出線402達(dá)到邏輯低，那么該鎖存器被復(fù)位。在檢驗(yàn)或讀出周期開始時(shí)，由擦除、編程、檢驗(yàn)和讀出控制電路塊414設(shè)置該鎖存器。在編程期間，設(shè)置該鎖存器并且與邏輯輸出線402無關(guān)。當(dāng)設(shè)置鎖存器時(shí)，電流控制電路塊403在編程期間通過編程電流脈沖，或在檢驗(yàn)或讀出期間通過恒定電流。
IGEN線407連接電流控制電路塊403和位線電流產(chǎn)生塊411。在擦除、編程、檢驗(yàn)和讀出控制電路塊414的控制下，位線電流產(chǎn)生塊411控制在編程期間通過存儲(chǔ)器單元45的編程電流脈沖的幅值和在檢驗(yàn)或讀出期間通過存儲(chǔ)器單元45的恒定電流的幅值。擦除、編程、檢驗(yàn)和讀出控制電路塊414還控制在編程期間通過存儲(chǔ)器單元45的編程電流脈沖的持續(xù)時(shí)間。
CERV線408將電流控制電路塊403與電流端基準(zhǔn)電壓電路塊412連接。電流端基準(zhǔn)電壓電路塊412提供適當(dāng)?shù)碾妷阂栽试S電流控制電路塊403在編程時(shí)的編程電流脈沖應(yīng)用期間吸收(sink)通過存儲(chǔ)器單元45的電流，或在檢驗(yàn)或讀出時(shí)在恒定電流應(yīng)用期間發(fā)送(source)通過存儲(chǔ)器單元45的電流。如果電流控制電路塊403吸收通過存儲(chǔ)器45的電流，那么相對(duì)于由公用線電壓控制電路塊41提供的電壓來說，由電流端基準(zhǔn)電壓電路塊412提供的在CERV線408上的電壓幅度降低。在用電流控制電路塊403吸收存儲(chǔ)器45的電流的例子中，電流端基準(zhǔn)電壓電路塊412在CERV線408上提供0V，公用線電壓控制電路塊41在CL線42上提供較高的電壓。如果電流控制電路塊403對(duì)存儲(chǔ)器45發(fā)送電流，那么，相對(duì)于在CL線42上的由公用線電壓控制電路塊41提供的電壓來說，由電流端基準(zhǔn)電壓電路塊412提供的在CERV線408上的電壓幅度提高。例如，當(dāng)電流控制電路對(duì)存儲(chǔ)器單元45提供電流時(shí)，電流端基準(zhǔn)電壓電路塊412在CERV線408上提供高電壓，而公用線電壓控制電路塊41提供0V。在編程期間，在電流吸收或電流發(fā)送的情況下，在CERV線408上由電流端基準(zhǔn)電壓電路塊412提供的電壓與在CL線42上由公用線電壓控制電路塊41提供的電壓之差足夠大以建立將要產(chǎn)生的熱電子注入所需的條件。
在存儲(chǔ)器單元45的檢驗(yàn)和讀出期間，使用與VR線48和通過VREF線401與基準(zhǔn)電壓選擇塊405連接的電壓比較器塊49，確定VR線48上的電壓是高于還是低于VREF線401上的基準(zhǔn)電壓。如果在檢驗(yàn)和讀出期間，VR線48上的電壓高于VREF線401上的基準(zhǔn)電壓，那么電壓比較器塊49在邏輯輸出線402上輸出邏輯高。如果VR線48上的電壓低于VREF線401上的基準(zhǔn)電壓，那么電壓比較器塊49在邏輯輸出線402上輸出邏輯低。由基準(zhǔn)電壓產(chǎn)生塊413通過RVGEN總線409對(duì)基準(zhǔn)電壓選擇塊405提供基準(zhǔn)電壓。
如圖4所示，預(yù)充電電壓控制電路塊404、電流控制電路塊403、電壓比較器49、基準(zhǔn)電壓選擇電路塊405、邏輯輸出線402和VREF線401一起形成位線驅(qū)動(dòng)器塊416。
為了實(shí)現(xiàn)高編程精確度，必須在擦除、編程、檢驗(yàn)和讀出控制電路塊414的控制下產(chǎn)生事件的有序序列。首先，在CL線42、CG線43和BL線415上施加適當(dāng)?shù)碾妷?，通過擦除周期擦除存儲(chǔ)器單元45。這里，擦除意指從存儲(chǔ)器單元45的浮柵去除電子。在擦除周期之后，為了檢驗(yàn)存儲(chǔ)器單元45是否被適當(dāng)?shù)夭脸?，?zhí)行擦除檢驗(yàn)周期。在編程檢驗(yàn)或讀出期間，被擦除的單元通常將檢驗(yàn)或回讀在VR線48上期望讀出的存儲(chǔ)器單元45的電壓范圍之外的電壓。在擦除檢驗(yàn)周期期間，按在編程檢驗(yàn)或讀出期間所用的模式相同的電壓模式設(shè)置存儲(chǔ)器單元45。在擦除檢驗(yàn)周期期間，基準(zhǔn)電壓選擇電路塊405在VREF線401上設(shè)置適當(dāng)幅值的電壓。在擦除檢驗(yàn)周期期間將VR線48上的電壓與VREF線401上的基準(zhǔn)電壓進(jìn)行比較。如果VR線48上的電壓高于VREF線401上的電壓，那么電壓比較器49的邏輯輸出線402轉(zhuǎn)換到邏輯高，表明存儲(chǔ)器單元45已被適當(dāng)?shù)夭脸筒辉賵?zhí)行擦除周期。否則，進(jìn)行附加的擦除周期和隨后的擦除檢驗(yàn)直到產(chǎn)生存儲(chǔ)器單元45的正確擦除。如果在擦除和擦除檢驗(yàn)周期循環(huán)的最大數(shù)內(nèi)存儲(chǔ)器單元45沒有進(jìn)行擦除，那么在擦除、編程、檢驗(yàn)和讀出控制電路塊414中設(shè)置錯(cuò)誤標(biāo)志。僅使用一個(gè)在擦除周期之后的擦除檢驗(yàn)周期擦除存儲(chǔ)器單元較好。即，擦除可在存儲(chǔ)器單元陣列的單行或多行中的多個(gè)存儲(chǔ)器單元。
一旦正確擦除存儲(chǔ)器單元45，則對(duì)存儲(chǔ)器單元45編程。這里的編程意指對(duì)存儲(chǔ)器單元45的浮柵施加電子。通過在VR線48上施加預(yù)充電電壓Vpchg，用位線選擇電路塊46預(yù)充電BL線415，開始編程周期。由預(yù)充電電壓產(chǎn)生塊410產(chǎn)生預(yù)充電電壓Vpchg。對(duì)CL線42和CG線43或其中之一施加為高電壓或低電壓的適當(dāng)電壓。分別由公用線電壓控制電路部分41和控制柵電壓控制電路塊43產(chǎn)生在編程期間施加于CL線42和CG線43上的電壓。對(duì)BL線415、CL線42和CG線43施加各電壓的時(shí)序關(guān)系取決于所用存儲(chǔ)器單元45的特性，并由擦除、編程、檢驗(yàn)和讀出控制電路塊414控制。在完成BL線415的預(yù)充電之后，從VR線48去除預(yù)充電電壓Vpchg，并在擦除、編程、檢驗(yàn)和讀出控制電路塊414的控制下對(duì)VR線48施加適當(dāng)持續(xù)時(shí)間和幅值的編程電流脈沖。
本發(fā)明的另一個(gè)實(shí)施例使用預(yù)充電電壓控制電路404以間接控制存儲(chǔ)器單元45中的電流。其操作和電路相同。所不同之處在于，在編程周期期間，預(yù)充電電壓控制電路404對(duì)VR線48提供電壓編程脈沖，而不是提供預(yù)充電信號(hào)，其中該電壓編程脈沖通過位線選擇電路46傳輸給BL線415。在該另一實(shí)施例中，在編程周期期間關(guān)閉電流控制電路403，僅在檢驗(yàn)或讀出周期期間使用該電流控制電路403。
在提供編程脈沖之后，存儲(chǔ)器單元45經(jīng)過編程檢驗(yàn)周期。較好的檢測(cè)模式是在編程檢驗(yàn)期間按電壓模式設(shè)置存儲(chǔ)器單元45。通過在VR線48上施加預(yù)充電電壓Vpchg，用位線選擇電路塊46預(yù)充電BL線415，開始編程檢驗(yàn)周期。由預(yù)充電電壓控制電路塊404提供預(yù)充電電壓Vpchg。對(duì)CL線42和CG線43或其中之一施加為高電壓或低電壓的適當(dāng)電壓。分別由公用線電壓控制電路部分41和控制柵電壓控制電路塊43產(chǎn)生在檢驗(yàn)期間施加給CL線42和CG線43的電壓。對(duì)BL線415、CL線42和CG線43施加各電壓的時(shí)序關(guān)系取決于所用存儲(chǔ)器單元45的特性，并由擦除、編程、檢驗(yàn)和讀出控制電路塊414控制。在完成BL線415的預(yù)充電之后，從VR線48去除預(yù)充電電壓Vpchg，并在擦除、編程、檢驗(yàn)和讀出控制電路塊414的控制下由電流控制電路塊403對(duì)VR線48施加適當(dāng)幅值的恒定電流。同時(shí)電流端基準(zhǔn)電壓電路塊412提供適當(dāng)?shù)碾妷?。在瞬態(tài)(transient)期之后，在VR線48上產(chǎn)生穩(wěn)定電壓，該電壓取決于CL線42和CG線43上的電壓，由電流控制電路塊403引起的通過存儲(chǔ)器單元45的恒定電流，由電流端基準(zhǔn)電壓電路塊412提供的電壓，并且還取決于在存儲(chǔ)器單元45的浮柵上的電荷量。用基準(zhǔn)電壓選擇電路塊405在電壓比較器的輸入端VREF線401上設(shè)置適當(dāng)幅值的基準(zhǔn)電壓。比較由存儲(chǔ)器單元在VR線48上產(chǎn)生的并且還輸入給電壓比較器49的穩(wěn)定電壓和在VREF線401上的基準(zhǔn)電壓。如果電壓比較器49的邏輯輸出線402為邏輯高，表明在VR線48上的電壓高于VREF線401上的電壓，那么擦除、編程、檢驗(yàn)和讀出控制電路塊執(zhí)行另一個(gè)在編程周期之后的編程檢驗(yàn)周期。繼續(xù)進(jìn)行編程和編程檢驗(yàn)周期，直到在編程檢驗(yàn)周期期間VR線48上的電壓低于VREF線401上的電壓，正如由電壓比較器49的邏輯輸出線402表明的那樣。
在各連續(xù)的編程周期期間，編程條件可如下之一那樣設(shè)置改變線CL42和CG43上或其中之一上的電壓；改變BL線415上的預(yù)充電電壓；改變編程電流脈沖的幅值和/或持續(xù)時(shí)間；或上述條件的任意組合。在編程周期的任一條件下，在編程檢驗(yàn)周期期間將適當(dāng)?shù)幕鶞?zhǔn)電壓施加于VREF 401線上。在VREF 401線上的基準(zhǔn)電壓相對(duì)于在先的編程周期條件和相對(duì)于將要編程入存儲(chǔ)器單元45中并在隨后的讀出周期中回讀的最終期望電壓有特定關(guān)系。
在讀出周期期間，較好的讀出模式是按電壓模式設(shè)置存儲(chǔ)器單元45。在擦除、編程、檢驗(yàn)和讀出電路塊的控制下，按與編程檢驗(yàn)周期期間的條件相同的條件，在讀出周期期間正確地建立CL 42和CG線43上的電壓、用于預(yù)充電BL線415的預(yù)充電電壓Vpchg、通過存儲(chǔ)器單元45產(chǎn)生的恒定電流、和由電流端基準(zhǔn)電壓電路412提供的電壓?？蓪拇鎯?chǔ)器單元45讀出的電壓譯碼以表示多數(shù)字位。當(dāng)多數(shù)字位被譯碼時(shí)，那么在編程檢驗(yàn)周期期間使用的VREF線401上的基準(zhǔn)電壓是將要存儲(chǔ)于存儲(chǔ)器單元45中的多數(shù)字位的離散表示。從存儲(chǔ)器單元45讀出的電壓也可直接用于模擬系統(tǒng)。在這種情況下，在編程檢驗(yàn)周期期間使用的VREF線401上的基準(zhǔn)電壓是對(duì)要存儲(chǔ)于存儲(chǔ)器單元45中的模擬電壓的模擬表示。脈沖電流編程技術(shù)的一個(gè)實(shí)施例的細(xì)節(jié)作為一個(gè)實(shí)施例，圖5A表示在存儲(chǔ)器單元45的編程期間的偏置條件，圖5B表示在存儲(chǔ)器單元45的檢驗(yàn)和讀出期間的偏置條件。圖5A和5B還表示與在前面的圖4中所示的某些塊相同的電路實(shí)施例。作為該實(shí)施例的實(shí)例，存儲(chǔ)器單元45采用HESSCHEI單元設(shè)計(jì)在溝道中間產(chǎn)生熱電子來編程。在CL線42上，公用線電壓控制電路塊41在編程期間提供在6V-12V范圍內(nèi)的高壓VCL和在檢驗(yàn)或讀出期間提供在2V-6V范圍內(nèi)的電壓。施加于CL線42上的具體電壓取決于存儲(chǔ)器單元45的特性。
在CG線43上，控制柵電壓控制電路塊44在編程期間提供1V-2V范圍內(nèi)的低電壓VCG和在檢驗(yàn)和讀出期間提供在2V-6V范圍內(nèi)的電壓。施加于CG線43上的具體電壓取決于存儲(chǔ)器單元45的特性。
位線選擇電路塊46由其柵極由線501與電壓源VBLSEL 502連接的n溝道MOS晶體管MN1 503構(gòu)成。由示于上述圖4中的擦除、編程、檢驗(yàn)和讀出電路塊414控制VBLSEL電壓源502。當(dāng)在線501上施加0V時(shí)，MN1晶體管503使BL線415與VR線48脫耦。當(dāng)在編程期間將5V或在檢驗(yàn)或讀出期間將8V施加于線501上時(shí)，MN1晶體管503使BL線415與VR線48耦接。
預(yù)充電電壓控制電路部分404由其柵極通過線505與電壓源VPCNTL連接的n溝道MOS晶體管MN2 506構(gòu)成。由示于上述圖4中的擦除、編程、檢驗(yàn)和讀出電路塊414控制線505上的VPCNTL電壓。MN2晶體管506的一端與VR線48連接，另一端與通過線504與電壓源Vpchg連接。Vpchg電壓在編程期間在0.5-2V的范圍內(nèi)，在檢驗(yàn)或讀出期間在1-6V的范圍內(nèi)。所用的具體Vpchg電壓取決于存儲(chǔ)器單元45的特性。當(dāng)在線505上施加0V時(shí)，MN2晶體管506使線504上的Vpchg電壓與VR線48脫耦。當(dāng)在編程期間將5V和在檢驗(yàn)或讀出期間將8V施加于線505上時(shí)，MN2晶體管使線504上的Vpchg電壓耦合于VR線48上。
電流控制電路塊403包括由n溝道MOS晶體管MN3 512和MN4513構(gòu)成的電流鏡向晶體管對(duì)。MN3晶體管512是在二極管連接布圖中本領(lǐng)域技術(shù)人員已知的。MN3晶體管512的二極管連接側(cè)通過線516與晶體管MN6 507和晶體管MN5 511的一側(cè)連接。MN3晶體管512的另一端通過CERV線408與電流端基準(zhǔn)電壓電路塊412連接。MN4晶體管513的柵極與MN3晶體管512的柵極連接。MN4晶體管513的一端與VR線48連接，另一端通過CERV線408與電流端基準(zhǔn)電壓電路塊412連接。MN6晶體管507的另一端與IGEN線407連接。MN6晶體管507的柵極與線514連接。線514還與LATCH(鎖存器)510的輸出和INV反相器509的輸入連接。INV反相器509的輸出通過線515與MN5晶體管511連接。MN5晶體管511的另一端通過CERV線408與電流端基準(zhǔn)電壓電路塊412連接。LATCH 510的輸入與邏輯輸出線402連接。
當(dāng)設(shè)置LATCH 510時(shí)，線514為邏輯高電平，當(dāng)復(fù)位LATCH時(shí)，線514為邏輯低電平。當(dāng)線514為邏輯高電平時(shí)，MN6晶體管507使IGEN線407與線516耦接，MN5晶體管511使CERV線408與線516脫耦。由示于上述圖4中的位線電流產(chǎn)生塊411將編程電流脈沖IPULSE施加給IGEN線407。如圖5A所示，IPULSE的幅值在0.5μA-50μA的范圍內(nèi)，持續(xù)時(shí)間在1μsec-10μsec的范圍內(nèi)。在檢驗(yàn)或讀出周期期間，由如上述圖4中所示的位線電流產(chǎn)生塊411將恒定電流ICONST施加于IGEN線407上。如圖5B所示，ICONST的幅值在0.5μA-10μA的范圍內(nèi)。所用的IPULSE的具體幅值和持續(xù)時(shí)間和所用的ICONST的幅值取決于存儲(chǔ)器單元45的特性。
在編程期間，MN3晶體管512的二極管連接側(cè)與IGEN線407上的IPULSE電流脈沖源耦接，MN3晶體管的另一側(cè)通過電流端基準(zhǔn)電壓電路塊412耦接到0V上(接地)。在檢驗(yàn)或讀出期間，MN3晶體管512的二極管連接側(cè)與IGEN線407上的恒定電流源ICONST耦接。
在編程期間，當(dāng)電流脈沖源IPULSE對(duì)MN3晶體管512提供一定幅值和持續(xù)時(shí)間的電流脈沖時(shí)，MN4晶體管513使類似的電流脈沖吸收減小到接地0V。在檢驗(yàn)或讀出期間，當(dāng)恒定電流源ICONST對(duì)MN3晶體管512提供一定幅值的恒定電流時(shí)，MN4晶體管513使類似的恒定電流吸收減小到接地0V。由電流端基準(zhǔn)電壓電路塊412在CERV線408上提供接地0V。在編程和檢驗(yàn)或讀出期間，電流脈沖IPULSE和恒定電流ICONST分別通過MN1晶體管503、通過存儲(chǔ)器單元45，并由在CL線42上由公用線電壓控制電路塊41提供的電壓源VCL提供。
為了實(shí)現(xiàn)精確編程，擦除存儲(chǔ)器單元45。在擦除期間，由在公用線電壓控制電路塊41中的VCL電壓源在CL線42上施加0V，由預(yù)充電電壓控制電路塊404將0V施加于VR線48上，由示于上述圖4中的擦除、編程、檢驗(yàn)和讀出控制電路塊414將5V施加于線501上以耦接BL線415與VR線48，并使電流控制電路塊403中的LATCH 510復(fù)位。然后，由控制柵電壓控制電路塊44中的VCG電壓源將幅值為12V、持續(xù)時(shí)間為10msec的高電壓脈沖施加于CG線43上。在擦除周期之后，執(zhí)行擦除檢驗(yàn)周期。在CL線42和CG線43上施加4V，對(duì)線501施加5V以耦接BL線415與VR線48，和對(duì)VR線48施加4V的預(yù)充電電壓Vpchg，使BL線415預(yù)充電到4V。由位線電流產(chǎn)生塊411將幅值為10μA的恒定電流ICONST施加于IGEN線407上，并由電流端基準(zhǔn)電壓電路塊412將0V(接地)施加于CERV線408上。表示擦除電平的基準(zhǔn)電壓施加于VREF線401上，該基準(zhǔn)電壓由基準(zhǔn)電壓選擇電路塊405從電壓總線RVGEN409選擇。用基準(zhǔn)電壓產(chǎn)生塊413產(chǎn)生在RVGEN電壓總線409上的基準(zhǔn)電壓。接著，在位線控制電路塊404中的線505上施加0V，從VR線48去除預(yù)充電電壓。然后，用擦除、編程、檢驗(yàn)和讀出電路塊414設(shè)置在電流控制電路塊403中的LATCH 510。此時(shí)，恒定電流ICONST通過存儲(chǔ)器單元45并被MN4晶體管513吸收減小到接地0V。在瞬態(tài)期之后，在VR線48上形成穩(wěn)定的電壓。電壓比較器49被選通，比較在VR線48上的電壓與在VREF線401上的基準(zhǔn)電壓。如果在VR線48上的電壓高于VREF線401上的基準(zhǔn)電壓，那么比較器邏輯輸出402的輸出為邏輯高電平，表明存儲(chǔ)器單元45已被適當(dāng)?shù)夭脸?。否則，存儲(chǔ)器單元45再進(jìn)入擦除和擦除檢驗(yàn)周期。
電壓VCL、VCG、Vpchg、恒定電流ICONST和在擦除檢驗(yàn)周期期間的時(shí)序關(guān)系與在編程檢驗(yàn)或讀出周期期間的相同。不同之處在于在擦除檢驗(yàn)、編程檢驗(yàn)和讀出周期期間在VREF線401上施加了適當(dāng)?shù)幕鶞?zhǔn)電壓。
在存儲(chǔ)器單元45被適當(dāng)?shù)夭脸?，開始編程。在編程期間，由公用線電壓控制電路部分41中的VCL電壓源在CL線42上施加高電壓12V，由預(yù)充電電壓控制電路塊404在VR線48上施加2V，將5V施加給線501以耦接BL線415與VR線48，在CERV線408上施加0V(接地)，和由擦除、編程、檢驗(yàn)和讀出控制電路塊414使電流控制電路塊403中的LATCH 510復(fù)位。然后，由在控制柵電壓控制電路塊44中的VCG電壓源在CG線43上施加2V電壓。接著，由擦除、編程、檢驗(yàn)和讀出控制電路塊414設(shè)置電流控制電路塊403中的LATCH 510。同時(shí)，由位線電流產(chǎn)生塊411在IGEN線407上施加以低幅值起動(dòng)的持續(xù)時(shí)間為1μsec的電流脈沖IPULSE。此時(shí)，脈沖電流IPULSE通過存儲(chǔ)器單元45并被MN4晶體管513吸收減小到接地0V。在電流脈沖端，由擦除、編程、檢驗(yàn)和讀出控制電路塊414使電流控制電路塊403中的LATCH 510復(fù)位，不再吸收減小流過存儲(chǔ)器單元45的更多電流。
在編程周期之后，執(zhí)行編程檢驗(yàn)周期，其完全與擦除檢驗(yàn)周期相同。表示預(yù)定編程電平的基準(zhǔn)電壓被施加于VREF線401上，該基準(zhǔn)電壓由基準(zhǔn)電壓選擇電路塊405從電壓總線RVGEN409選取。如果比較器的邏輯輸出線402為邏輯低，則使LATCH 514復(fù)位和不再對(duì)存儲(chǔ)器單元45施加編程電流脈沖。否則，在存儲(chǔ)器單元45上再進(jìn)行編程/檢驗(yàn)周期，直到比較器的邏輯輸出線402在編程檢驗(yàn)周期期間為邏輯低，或者在達(dá)到編程/檢驗(yàn)周期循環(huán)的最大數(shù)時(shí)，在擦除、編程、檢驗(yàn)和讀出塊414中設(shè)置錯(cuò)誤標(biāo)志。在各連續(xù)編程周期期間，根據(jù)存儲(chǔ)器單元45特性使電流脈沖IPULSE按某一量逐步增大。
電流控制電路塊403、電流端基準(zhǔn)電壓電路塊412、邏輯輸出線402、CERV線408和其全部為位線驅(qū)動(dòng)器416的一部分的IGEN線407都不需要使用高電壓電路，這降低了電路的復(fù)雜性。此外，使用電壓模式檢測(cè)允許采用完全與編程所作的電路布局相同的電路布局，作為檢測(cè)操作進(jìn)一步簡(jiǎn)化了電路復(fù)雜性。在編程期間使用脈沖電流編程技術(shù)的另一實(shí)施例的細(xì)節(jié)圖6表示在編程期間另一實(shí)施例的細(xì)節(jié)。在該實(shí)施例中，由電流控制電路塊403發(fā)送其中的電流。電流控制電路塊403包括由p溝道晶體管MP1 601、MP2 603、MP3 602和MP4 604構(gòu)成的共射-共基放大器(cascode)電流鏡向結(jié)構(gòu)。由電流端基準(zhǔn)電壓電路塊412在CERV線408上提供的電壓的幅值大于在CL線42上由公用線電壓控制電路塊41提供的電壓的幅值。在CERV線408上的電壓在8V-14V的范圍內(nèi)，在CL線42上的電壓為0V。位線選擇電路塊46、控制柵電壓控制電路塊44和預(yù)充電電壓控制電路塊404完成如上述實(shí)施例所述的相同功能。頁面模式操作圖7表示由M列和N行存儲(chǔ)器單元45構(gòu)成的存儲(chǔ)器陣列715的方框圖。以頁面模式方式可對(duì)所選行中的多個(gè)存儲(chǔ)器單元45進(jìn)行編程，以減少有效的編程時(shí)間。
在線703上的X地址輸入的控制下，多個(gè)X譯碼器塊701-702中之一選擇公用線電壓控制電路塊41與控制柵電壓控制電路塊44的適當(dāng)對(duì)。每一所選的X譯碼器塊701-702這樣選擇在一對(duì)線CL和CG上施加的適當(dāng)電壓。例如，X譯碼器702將選擇一對(duì)公用線電壓控制電路塊41與控制柵電壓控制電路塊44，以允許在CLN線708和CGN線709上施加電壓。按這種方式在行數(shù)N中的所有存儲(chǔ)器單元45有施加的電壓。
在線704上的Y地址輸入的控制下，Y譯碼器塊705通過位線選擇電路塊46選擇由多個(gè)列或位線構(gòu)成的頁面。為清晰起見，在圖6中示出的各位線選擇電路塊46僅與一個(gè)位線連接。應(yīng)該指出，可使位線選擇電路塊46與多個(gè)位線連接。
在擦除周期期間，可擦除在所選行上的所有存儲(chǔ)器單元。在編程期間，按平行方式對(duì)存儲(chǔ)器單元45的頁面進(jìn)行編程和檢驗(yàn)。頁面可以是在所選行上的整個(gè)或部分存儲(chǔ)器單元45。在讀出周期期間，按平行方式讀出存儲(chǔ)器單元的頁面。
盡管已公開和詳細(xì)描述了本發(fā)明的各種優(yōu)選和供選擇的實(shí)施例，但應(yīng)該明了，通過對(duì)上述實(shí)施例進(jìn)行適當(dāng)修改可等效地應(yīng)用本發(fā)明。在那些情況中，為了不必要地使本發(fā)明模糊，以方框圖形式示出了眾所周知的電結(jié)構(gòu)和電路。因此，上述說明不應(yīng)看作對(duì)本發(fā)明范圍的限制，本發(fā)明的范圍由所附權(quán)利要求來界定。
權(quán)利要求
1.集成電路存儲(chǔ)器系統(tǒng)，包括控制裝置，控制所述集成電路存儲(chǔ)器系統(tǒng)的操作；多個(gè)存儲(chǔ)器單元，各存儲(chǔ)器單元包括源、漏、控制柵和浮柵，所述浮柵能夠存儲(chǔ)電荷，通過向所述浮柵注入電荷熱載流子可對(duì)所述存儲(chǔ)器單元編程；和電路裝置，響應(yīng)于所述控制裝置，在存儲(chǔ)器單元的編程期間，對(duì)所述源、漏和控制柵反復(fù)地施加電壓和控制在所述源與漏之間流動(dòng)的電流，以便精確地控制存儲(chǔ)于所述浮柵上的電荷量。
2.用于對(duì)有多個(gè)存儲(chǔ)器單元的集成電路存儲(chǔ)器系統(tǒng)中的存儲(chǔ)器單元編程的方法，各所述的存儲(chǔ)器單元包括源、漏、控制柵和浮柵，所述浮柵能夠存儲(chǔ)電荷，通過熱載流子注入可對(duì)所述存儲(chǔ)器單元編程，對(duì)所述存儲(chǔ)器單元編程的方法包括對(duì)所述源、漏和控制柵反復(fù)地施加電壓并控制在存儲(chǔ)器單元的所述源與漏之間流動(dòng)的電流，以便精確地控制存儲(chǔ)于所述浮柵上的電荷量。
3.如權(quán)利要求1所述的系統(tǒng)，其中所述電路裝置在所選擇的多個(gè)存儲(chǔ)器單元上進(jìn)行操作，以便所述選擇的多個(gè)存儲(chǔ)器單元在所選的行中并編程設(shè)計(jì)為組，并且其中所述電路裝置包括多個(gè)控制塊，在編程期間，所述多個(gè)控制塊之一與所述選擇的多個(gè)存儲(chǔ)器單元之一連接。
4.如權(quán)利要求3所述的系統(tǒng)，其中在所述選擇行中的各存儲(chǔ)器單元有分別與所述電路裝置共同地連接的源和控制柵，在列中的各存儲(chǔ)器單元有與所述電路裝置共同地連接的所述漏。
5.如權(quán)利要求3所述的系統(tǒng)，其中在所述選擇行中的各存儲(chǔ)器單元有與所述電路裝置共同地連接的所述控制柵，在列中的各存儲(chǔ)器單元有分別與所述電路裝置連接的所述源和所述漏。
6.如權(quán)利要求1所述的系統(tǒng)，其中所述電路裝置與存儲(chǔ)于所述存儲(chǔ)器單元中的任何電荷無關(guān)地控制所述存儲(chǔ)器單元的所述源與漏之間的所述電流。
7.集成電路存儲(chǔ)器系統(tǒng)，包括系統(tǒng)控制塊；存儲(chǔ)器單元陣列，各存儲(chǔ)器單元有第一端子、第二端子、控制柵和浮柵，所述浮柵能夠存儲(chǔ)電荷，所述存儲(chǔ)器單元通過對(duì)所述浮柵進(jìn)行電荷的熱載流子注入可進(jìn)行編程；與所選的存儲(chǔ)器單元的所述第一端子連接的第一控制塊；與所述存儲(chǔ)器單元的所述第二端子連接的第二控制塊；和與所述存儲(chǔ)器單元的所述控制柵連接的第三控制塊；響應(yīng)于所述系統(tǒng)控制塊，在所述存儲(chǔ)器單元的迭代編程期間，所述第一、第二和第三控制塊共同控制在所述第一端子和所述第二端子之間流動(dòng)的電流，以便精確地控制存儲(chǔ)于所述浮柵上的電荷量。
8.如權(quán)利要求7所述的系統(tǒng)，其中所述第一、第二和第三控制塊在所選的多個(gè)存儲(chǔ)器單元上進(jìn)行操作，以便所述選擇的多個(gè)存儲(chǔ)器單元被編程設(shè)計(jì)為組，并且其中按行和列排列所述多個(gè)存儲(chǔ)器單元，所述選擇的多個(gè)存儲(chǔ)器單元包括在所選行中的所選單元。
9.如權(quán)利要求8所述的系統(tǒng)，其中在行中的各存儲(chǔ)器單元有共同地與所述第一控制塊連接的所述第一端子，和共同地與所述第三控制塊連接的所述控制柵，在列中的各存儲(chǔ)器單元有共同地與所述第二控制塊連接的所述第二端子。
10.如權(quán)利要求8所述的系統(tǒng)，其中在行中的各存儲(chǔ)器單元有共同地與所述第三控制塊連接的控制柵，在列中的各存儲(chǔ)器單元有共同地與所述第一控制塊連接的所述第一端子，和有共同地與所述第二控制塊連接的所述第二端子。
11.如權(quán)利要求7所述的系統(tǒng)，其中所述第一、第二和第三控制塊與所述存儲(chǔ)器單元中的任何電荷無關(guān)地控制在所述存儲(chǔ)器單元的所述第一端子與第二端子之間的所述電流。
12.如權(quán)利要求7所述的系統(tǒng)，其中所述第二控制塊包括與所述存儲(chǔ)器單元的所述第二端子連接的電流控制電路，在編程期間該電流控制電路驅(qū)動(dòng)控制電流通過所述存儲(chǔ)器單元。
13.如權(quán)利要求12所述的系統(tǒng)，還包括產(chǎn)生基準(zhǔn)電壓并相應(yīng)于控制信號(hào)設(shè)置所述基準(zhǔn)電壓的幅值的基準(zhǔn)電壓塊；并且其中所述的第二控制塊包括電壓比較器，與所述基準(zhǔn)電壓塊和所述電流控制電路連接，以便響應(yīng)于在所述存儲(chǔ)器單元的所述第二端子的電壓，相對(duì)于所述基準(zhǔn)電壓，設(shè)置所述電壓比較器為兩個(gè)可能的邏輯狀態(tài)之一；由此可精確地編程設(shè)計(jì)存儲(chǔ)于所述存儲(chǔ)器單元中的電荷量。
14.如權(quán)利要求12所述的系統(tǒng)，其中所述第二控制塊包括預(yù)充電電壓電路，在編程期間該電路在所述第二端子與所述電流控制電路之間將一導(dǎo)電線設(shè)置為預(yù)定電壓。
15.如權(quán)利要求7所述的系統(tǒng)，其中所述第二控制塊包括與所述存儲(chǔ)器單元的所述第二端子連接的預(yù)充電電壓電路，在編程期間，所述預(yù)充電電壓電路在所述第二端子設(shè)置電壓以產(chǎn)生通過所述存儲(chǔ)器單元的控制電流。
16.如權(quán)利要求2所述的方法，還包括按行和列的陣列排列所述多個(gè)存儲(chǔ)器單元；在所述選擇的行中選擇所述行中之一并選擇多個(gè)存儲(chǔ)器單元；和對(duì)所述源、漏、和控制柵施加電壓，控制在所述選擇的作為一組的多個(gè)存儲(chǔ)器單元的每一個(gè)中的所述源和漏之間流動(dòng)的電流，以便精確地控制存儲(chǔ)于所述選擇的多個(gè)存儲(chǔ)器單元的每一個(gè)中的所述浮柵上的電荷量，從而對(duì)所述選擇的作為一組的多個(gè)存儲(chǔ)器單元編程。
17.如權(quán)利要求2所述的方法，其中所述施加電壓和電流控制步驟包括與存儲(chǔ)于所述存儲(chǔ)器單元中的任何電荷無關(guān)地控制在所述存儲(chǔ)器單元的所述源與漏之間的所述電流。
18.用于對(duì)有存儲(chǔ)器單元陣列的集成電路存儲(chǔ)器中的存儲(chǔ)器單元編程的方法，各所述的存儲(chǔ)器單元包括第一端子、第二端子、控制柵和浮柵，所述浮柵能夠存儲(chǔ)電荷，通過熱載流子注入可對(duì)所述存儲(chǔ)器單元編程，對(duì)所述存儲(chǔ)器單元編程的方法包括對(duì)所述存儲(chǔ)器單元的所述第一端子、所述第二端子和所述控制柵施加擦除電壓，以便從所述浮柵去除電荷，以擦除所述存儲(chǔ)器單元；對(duì)所述源、漏和控制柵施加編程電壓，控制在所述存儲(chǔ)器單元的所述第一端子與所述第二端子之間流動(dòng)的電流，以便精確地控制存儲(chǔ)于所述浮柵上的電荷量，從而對(duì)所述存儲(chǔ)器單元編程；和對(duì)所述第一端子和所述控制柵施加編程檢驗(yàn)電壓，相對(duì)于編程基準(zhǔn)電壓，比較在所述存儲(chǔ)器單元的所述第二端子的所述電壓，以驗(yàn)證所述存儲(chǔ)器單元被編程；和重復(fù)所述編程電壓和檢驗(yàn)電壓施加步驟，直到編程檢驗(yàn)電壓施加步驟驗(yàn)證了所述存儲(chǔ)器單元被編程。
19.如權(quán)利要求18所述的方法，其中，在隨后的循環(huán)中，所述編程電壓施加步驟包括改變施加于所述存儲(chǔ)器單元上的電壓和流過所述存儲(chǔ)器單元的電流。
20.如權(quán)利要求18所述的方法，還包括在所述擦除電壓施加步驟之后，對(duì)所述第一端子和所述控制柵施加擦除檢驗(yàn)電壓，相對(duì)于擦除基準(zhǔn)電壓，比較在所述存儲(chǔ)器單元的所述第二端子的電壓，以驗(yàn)證所述存儲(chǔ)器單元被擦除；重復(fù)所述擦除電壓和所述檢驗(yàn)電壓施加步驟，直到擦除檢驗(yàn)電壓施加步驟驗(yàn)證了所述存儲(chǔ)器單元被擦除；和對(duì)所選的作為一組的多個(gè)存儲(chǔ)器單元施加所述擦除電壓、所述擦除檢驗(yàn)電壓、所述編程電壓和所述編程檢驗(yàn)電壓，以對(duì)所述選擇的多個(gè)存儲(chǔ)器單元編程。
21.如權(quán)利要求18所述的方法，還包括對(duì)所選的作為一組的多個(gè)存儲(chǔ)器單元施加所述擦除電壓、所述編程電壓和所述編程檢驗(yàn)電壓，以編程所述選擇的多個(gè)存儲(chǔ)器單元。
22.如權(quán)利要求18所述的方法，其中位線包括與所述存儲(chǔ)器單元的所述第二端子的連接部分；并且還包括在所述編程電壓施加步驟之前，預(yù)充電所述位線達(dá)到預(yù)定電壓。
23.如權(quán)利要求18所述的方法，其中所述編程電壓施加步驟包括在所述存儲(chǔ)器單元的所述第二端子施加預(yù)定電壓，以間接控制在所述第一端子與所述第二端子之間流動(dòng)的所述電流。
24.如權(quán)利要求18所述的方法，其中所述編程電壓施加步驟包括與存儲(chǔ)于所述存儲(chǔ)器單元中的任何電荷無關(guān)地驅(qū)動(dòng)在所述存儲(chǔ)器單元的所述第一端子與所述第二端子之間被控制的電流。
25.如權(quán)利要求18所述的方法，還包括將所述第二端子的電壓與基準(zhǔn)電壓比較，以驗(yàn)證所述存儲(chǔ)器單元被編程，其中該基準(zhǔn)電壓相應(yīng)于表示所述被編程的存儲(chǔ)器單元的預(yù)定電荷。
全文摘要
使用集成電路存儲(chǔ)器系統(tǒng)和方法對(duì)單個(gè)或多個(gè)非易失性存儲(chǔ)器單元的熱載流子進(jìn)行精確注入來編程。在各編程周期之后是檢驗(yàn)周期。通過在連續(xù)編程周期期間逐步增大地改變流過存儲(chǔ)器單元(45)中的源(42)與漏(415)之間的編程電流脈沖和在連續(xù)檢驗(yàn)周期期間的恒定電流,可實(shí)現(xiàn)精確編程。電流控制和電壓模式檢測(cè)電路(416)減小了電路復(fù)雜性,減小了編程單元電流,降低了功耗,并且能夠按頁面模式操作。精確編程對(duì)于多電平數(shù)字和模擬信息存儲(chǔ)來說是有用的。
文檔編號(hào)G11C16/34GK1249843SQ98803104
公開日2000年4月5日 申請(qǐng)日期1998年3月6日 優(yōu)先權(quán)日1997年3月6日
發(fā)明者薩卡瓦特·M·汗, 喬治·J·科爾施 申請(qǐng)人:阿加特半導(dǎo)體公司