相關(guān)申請(qǐng)的交叉引用

本申請(qǐng)要求2016年2月19日提交的申請(qǐng)?zhí)枮?0-2016-0019826的韓國(guó)專利申請(qǐng)的優(yōu)先權(quán)，其通過(guò)引用整體合并于此。

本公開(kāi)的各種實(shí)施例涉及一種非易失性存儲(chǔ)器件，更具體地，涉及一種具有寬的工作范圍的非易失性存儲(chǔ)器件。

背景技術(shù)：

半導(dǎo)體存儲(chǔ)器件根據(jù)其數(shù)據(jù)易失性而通常分為隨機(jī)存取存儲(chǔ)(ram)器件或只讀存儲(chǔ)(rom)器件。ram器件在其電源被中斷時(shí)丟失其儲(chǔ)存的數(shù)據(jù)。與此相反的是，rom器件在其電源被中斷時(shí)保持其儲(chǔ)存的數(shù)據(jù)。rom器件也可以根據(jù)數(shù)據(jù)輸入方法(即，數(shù)據(jù)編程方法)而分為可編程rom(prom)器件或掩模rom器件。prom器件可以在不編程的情況下制造和售出，且可以在其制造之后由消費(fèi)者(即，用戶)來(lái)直接編程。掩模rom器件可以在其制造期間使用基于由用戶請(qǐng)求的數(shù)據(jù)而制造的注入掩模來(lái)編程。prom器件可以包括一次性prom(otprom)器件、可擦除prom(eprom)器件和電可擦除prom(eeprom)器件。一旦otprom器件被編程，就不能改變otprom器件的編程數(shù)據(jù)。

n溝道晶體管或p溝道晶體管可以用作非易失性存儲(chǔ)器件(例如，otprom器件)的單元晶體管。如果使用p溝道晶體管作為非易失性存儲(chǔ)器件的單元晶體管，則p溝道單元晶體管可以具有關(guān)斷態(tài)作為其初始態(tài)，以及可以具有導(dǎo)通態(tài)作為其編程態(tài)。p溝道單元晶體管的讀取操作可以通過(guò)感測(cè)連接到從p溝道單元晶體管選擇的p溝道單元晶體管的位線的電壓水平來(lái)執(zhí)行。在這種情況下，該位線的電壓水平可以通過(guò)耦接在電源電壓線與位線之間的負(fù)載電阻器的電阻與選中p溝道單元晶體管的等效電阻的電阻比來(lái)確定。當(dāng)電子系統(tǒng)尺寸縮減時(shí)，需要各種電源電壓水平以操作電子系統(tǒng)中所采用的非易失性存儲(chǔ)器件。在這種情況下，采用p溝道晶體管作為單元晶體管的非易失性存儲(chǔ)器件的讀取操作可能變得不穩(wěn)定，從而限制了非易失性存儲(chǔ)器件的工作范圍。

技術(shù)實(shí)現(xiàn)要素：

各種實(shí)施例針對(duì)一種具有寬工作范圍的非易失性存儲(chǔ)器件。

根據(jù)一個(gè)實(shí)施例，一種非易失性存儲(chǔ)器件包括非易失性存儲(chǔ)單元和可變電阻式負(fù)載部分?？勺冸娮枋截?fù)載部分耦接在非易失性存儲(chǔ)單元的位線與電源電壓線之間?？勺冸娮枋截?fù)載部分適用于根據(jù)施加給電源電壓線的電源電壓的水平來(lái)改變位線與電源電壓線之間的電阻值。

附圖說(shuō)明

基于附圖和所附詳細(xì)描述，本發(fā)明的各種實(shí)施例將變得更加明顯，其中：

圖1是圖示傳統(tǒng)非易失性存儲(chǔ)器件的電路圖；

圖2是圖示在單元晶體管的初始狀態(tài)中在讀取操作期間，圖1中所示的非易失性存儲(chǔ)器件的單元晶體管和電阻式部分的等效電阻值作為電源電壓的函數(shù)的圖；

圖3是圖示在單元晶體管的編程態(tài)中在讀取操作期間，圖1中所示的非易失性存儲(chǔ)器件的單元晶體管和電阻式部分的等效電阻值作為電源電壓的函數(shù)的圖；

圖4是圖示圖1中所示的非易失性存儲(chǔ)器件的讀取操作裕度作為電源電壓的函數(shù)的圖；

圖5是圖示根據(jù)本公開(kāi)的一個(gè)實(shí)施例的非易失性存儲(chǔ)器件的電路圖；

圖6是圖示當(dāng)施加給非易失性存儲(chǔ)器件的電源電壓具有高電平時(shí)，在具有初始狀態(tài)的非易失性存儲(chǔ)單元的讀取操作期間，構(gòu)成圖5的非易失性存儲(chǔ)器件中所包括的偏壓發(fā)生器的電阻器和第一n溝道晶體管的等效電阻的電路圖；

圖7是圖示當(dāng)施加給非易失性存儲(chǔ)器件的電源電壓具有高電平時(shí)，在具有初始狀態(tài)的非易失性存儲(chǔ)單元的讀取操作期間，構(gòu)成圖5的非易失性存儲(chǔ)器件中所包括的電阻式負(fù)載部分的第三p溝道晶體管和第四p溝道晶體管的等效電阻的電路圖；

圖8是圖示當(dāng)施加給非易失性存儲(chǔ)器件的電源電壓具有低電平時(shí)，在具有編程態(tài)的非易失性存儲(chǔ)單元的讀取操作期間，構(gòu)成圖5的非易失性存儲(chǔ)器件中所包括的偏壓發(fā)生器的電阻器和第一n溝道晶體管的等效電阻的電路圖；

圖9是圖示當(dāng)施加給非易失性存儲(chǔ)器件的電源電壓具有低電平時(shí)，在具有編程態(tài)的非易失性存儲(chǔ)單元的讀取操作期間，構(gòu)成圖5的非易失性存儲(chǔ)器件中所包括的電阻式負(fù)載部分的第三p溝道晶體管和第四p溝道晶體管的等效電阻的電路圖；

圖10是圖示圖5中所示的非易失性存儲(chǔ)器件的讀取操作裕度作為電源電壓的函數(shù)的圖；

圖11是圖示根據(jù)本公開(kāi)的另一實(shí)施例的非易失性存儲(chǔ)器件的電路圖；

圖12是圖示根據(jù)本公開(kāi)的又一實(shí)施例的非易失性存儲(chǔ)器件的電路圖；以及

圖13是圖示根據(jù)本公開(kāi)的又一實(shí)施例的非易失性存儲(chǔ)器件的電路圖。

具體實(shí)施方式

將參照附圖更詳細(xì)地描述示例性實(shí)施例。然而，本公開(kāi)可以以各種不同的形式來(lái)實(shí)施，而不應(yīng)當(dāng)被解釋為局限于本文中所示出的實(shí)施例。相反地，這些實(shí)施例被提供作為示例使得本公開(kāi)將徹底且完整，且這些實(shí)施例將把本發(fā)明的各個(gè)方面和特征充分傳達(dá)給本領(lǐng)域技術(shù)人員。

將理解的是，雖然在本文中可以使用術(shù)語(yǔ)“第一”、“第二”、“第三”等來(lái)描述各種元件，但是這些元件不受這些術(shù)語(yǔ)的限制。這些術(shù)語(yǔ)用來(lái)將一個(gè)元件與另一元件區(qū)分開(kāi)。因此，在不脫離本發(fā)明的精神和范圍的情況下，下面描述的第一元件也可以稱作第二元件或第三元件。

附圖不一定按比例，且在一些情況下，可能已經(jīng)夸大了比例以更清楚地示出實(shí)施例的各種元件。例如，在附圖中，為了圖示的方便，可以相比于實(shí)際的尺寸和間隔，夸大元件的尺寸和元件之間的間隔。

此外，當(dāng)元件被稱作位于另一元件“上”、“之上”、“上面”、“之下”或“下面”時(shí)，其意在指相對(duì)位置關(guān)系，而非表示該元件直接接觸另一元件。可以在其間存在至少一個(gè)中間元件。相應(yīng)地，本文中使用的諸如“上”、“之上”、“上面”、“下”、“下面”、“之下”等的術(shù)語(yǔ)僅用于描述特定實(shí)施例的目的，而非意在限制本公開(kāi)的范圍。

還將理解的是，當(dāng)元件被稱作“連接到”或“耦接到”另一元件時(shí)，其可以直接在另一元件上、連接到或耦接到另一元件，或者可以存在一個(gè)或更多個(gè)中間元件。

此外，還將理解的是，當(dāng)元件被稱作在兩個(gè)元件“之間”時(shí)，其可以為該兩個(gè)元件之間的唯一元件，或者也可以存在一個(gè)或更多個(gè)中間元件。

本文中所使用的術(shù)語(yǔ)僅用于描述特定實(shí)施例的目的，而非意在限制本發(fā)明。

如本文中所使用，單數(shù)形式意在也包括復(fù)數(shù)形式，除非上下文清楚地另外指出。

還將理解的是，術(shù)語(yǔ)“包含”、“包含有”、“包括”和“包括有”在用于此說(shuō)明書中時(shí)指定存在所陳述的元件，但不排除存在或添加一個(gè)或更多個(gè)其他元件。

如本文中所使用，術(shù)語(yǔ)“和/或”包括相關(guān)聯(lián)的列出項(xiàng)中的一個(gè)或更多個(gè)的任意組合或全部組合。

在下面的描述中，闡述了若干具體細(xì)節(jié)以提供對(duì)本發(fā)明的透徹理解。可以在無(wú)這些具體細(xì)節(jié)中的一些或全部的情況下實(shí)踐本發(fā)明。另一方面，未詳細(xì)描述眾所周知的工藝結(jié)構(gòu)和/或工藝以避免不必要地混淆本發(fā)明。

還要注意的是，在一些情況下，對(duì)于相關(guān)領(lǐng)域技術(shù)人員將明顯的是，除非另外具體指出，否則關(guān)于一個(gè)實(shí)施例而描述的特征或元件可以單獨(dú)使用，或者與關(guān)于另一實(shí)施例的其他特征或元件結(jié)合來(lái)使用。

在下文中，將參照附圖來(lái)詳細(xì)描述本發(fā)明的各種實(shí)施例。

圖1是圖示傳統(tǒng)非易失性存儲(chǔ)器件100的電路圖。

參見(jiàn)圖1，非易失性存儲(chǔ)器件100可以被配置成包括非易失性存儲(chǔ)單元110、感測(cè)電路120和電阻式負(fù)載部分130。非易失性存儲(chǔ)單元110可以被配置成包括用作單元晶體管的第一p溝道晶體管pm1和用作選擇晶體管的第二p溝道晶體管pm2。第一p溝道晶體管pm1的柵極可以對(duì)應(yīng)于浮柵，而第一p溝道晶體管pm1的漏極可以耦接到地端子。第一p溝道晶體管pm1的源極可以耦接到第二p溝道晶體管pm2的漏極。用作選擇信號(hào)的第一使能信號(hào)en1可以被施加給第二p溝道晶體管pm2的柵極。第二p溝道晶體管pm2的源極可以經(jīng)由位線bl來(lái)耦接到第一節(jié)點(diǎn)node_a。

感測(cè)電路120可以使用互補(bǔ)型金屬氧化物半導(dǎo)體(cmos)反相器來(lái)實(shí)施，該反相器包括第一n溝道晶體管nm1和第三p溝道晶體管pm3。第一n溝道晶體管nm1的柵極和第三p溝道晶體管pm3的柵極可以經(jīng)由傳輸感測(cè)輸入信號(hào)sa_in的感測(cè)輸入線102來(lái)耦接到第一節(jié)點(diǎn)node_a。第一n溝道晶體管nm1的源極可以耦接到地端子。第一n溝道晶體管nm1的漏極可以耦接到第三p溝道晶體管pm3的漏極。第三p溝道晶體管pm3的源極可以耦接到被施加電源電壓vdd的電源電壓線101。第一n溝道晶體管nm1和第三p溝道晶體管pm3的漏極可以耦接到輸出感測(cè)輸出信號(hào)sa_out的感測(cè)輸出線103。

電阻式負(fù)載部分130可以包括耦接在電源電壓線101與第一節(jié)點(diǎn)node_a之間的電阻式負(fù)載。在一個(gè)實(shí)施例中，電阻式負(fù)載可以使用第四p溝道晶體管pm4來(lái)實(shí)現(xiàn)。第二使能信號(hào)en2可以被施加給第四p溝道晶體管pm4的柵極。第四p溝道晶體管pm4的源極和漏極可以分別耦接到電源電壓線101和第一節(jié)點(diǎn)node_a。如果第四p溝道晶體管pm4導(dǎo)通，則第四p溝道晶體管pm4可以用作耦接在電源電壓線101與第一節(jié)點(diǎn)node_a之間的電阻式元件。

用作單元晶體管的第一p溝道晶體管pm1可以在其編程之前具有截止態(tài)作為初始狀態(tài)，以及可以在其編程之后具有導(dǎo)通態(tài)作為編程態(tài)。第一p溝道晶體管pm1的狀態(tài)可以通過(guò)使第二p溝道晶體管pm2和第四p溝道晶體管pm4導(dǎo)通來(lái)讀取。在這種情況下，第一節(jié)點(diǎn)node_a的電壓可以對(duì)應(yīng)于感測(cè)輸入信號(hào)sa_in，且感測(cè)輸入信號(hào)sa_in可以輸入給感測(cè)電路120。如果第一p溝道晶體管pm1具有初始的截止態(tài)，則因?yàn)榈谝籶溝道晶體管pm1的等效電阻遠(yuǎn)高于第四p溝道晶體管pm4的等效電阻，因此第一節(jié)點(diǎn)node_a可以具有基本上等于電源電壓vdd的電壓。如果電源電壓vdd輸入給感測(cè)電路120，則第三p溝道晶體管pm3可以關(guān)斷，而第一n溝道晶體管nm1導(dǎo)通。因此，地電壓可以被輸出作為感測(cè)輸出信號(hào)sa_out。如果第一p溝道晶體管pm1具有編程態(tài)(即，導(dǎo)通態(tài))，而第二p溝道晶體管pm2和第四p溝道晶體管pm4可以導(dǎo)通以讀出第一p溝道晶體管pm1的狀態(tài)，則因?yàn)榈谝籶溝道晶體管pm1的等效電阻低于第四p溝道晶體管pm4的等效電阻，所以第一節(jié)點(diǎn)node_a可以具有基本上等于地電壓的電壓。如果地電壓輸入給感測(cè)電路120，則第三p溝道晶體管pm3可以導(dǎo)通，而第一n溝道晶體管nm1關(guān)斷。因此，電源電壓vdd可以被輸出作為感測(cè)輸出信號(hào)sa_out。相應(yīng)地，第一p溝道晶體管pm1的狀態(tài)可以通過(guò)從感測(cè)電路120輸出的感測(cè)輸出信號(hào)sa_out的電壓水平來(lái)區(qū)分。

圖2是圖示在單元晶體管的初始狀態(tài)期間的讀取操作期間，圖1中所示的非易失性存儲(chǔ)器件100的單元晶體管(即，第一p溝道晶體管pm1)和電阻式負(fù)載部分(即，第四p溝道晶體管pm4)的等效電阻值作為電源電壓vdd的函數(shù)的圖。在圖2中，在單元晶體管具有初始狀態(tài)時(shí)，通過(guò)附圖標(biāo)記“151”繪制的數(shù)據(jù)對(duì)應(yīng)于電阻式負(fù)載部分130的第一等效電阻值，而通過(guò)附圖標(biāo)記“152”繪制的數(shù)據(jù)對(duì)應(yīng)于第一p溝道晶體管pm1的第二等效電阻值。參見(jiàn)圖2，電阻式負(fù)載部分130的第一等效電阻值作為電源電壓vdd的函數(shù)可以僅改變少許。更精確地，當(dāng)電源電壓vdd從大約2伏變化為大約6伏時(shí)，電阻式負(fù)載部分130的第一等效電阻值在大約2伏至大約3.5伏的范圍中改變少許，并在大約3.5伏至大約6伏的范圍中幾乎保持不變。與此相反的是，隨著電源電壓vdd從大約2伏的范圍向大約6伏增大，第一p溝道晶體管pm1的第二等效電阻值非?？焖俚販p小。因此，如圖2中所示，當(dāng)電源電壓vdd降低時(shí)，電阻式負(fù)載部分130的第一等效電阻151與第一p溝道晶體管pm1的第二等效電阻152之差增大。與此相反，當(dāng)電源電壓增大時(shí)，電阻式負(fù)載部分130的第一等效電阻151與第一p溝道晶體管pm1的第二等效電阻152之差減小。

如參照?qǐng)D1所述，如果在讀取操作期間具有初始狀態(tài)(即，截止態(tài))的第一p溝道晶體管pm1(即，單元晶體管)的第二等效電阻值與第四p溝道晶體管pm4(即，電阻式負(fù)載部分)的第一等效電阻值的比例增大，則第一節(jié)點(diǎn)node_a的電壓可以具有接近于電源電壓vdd的值。然而，如果電源電壓vdd增大，則具有初始狀態(tài)(即，截止態(tài))的第一p溝道晶體管pm1的第二等效電阻值與第四p溝道晶體管pm4的第一等效電阻值的比例可以減小而導(dǎo)致錯(cuò)誤的讀取操作，因?yàn)榈谝还?jié)點(diǎn)node_a的電壓未被充份地上拉至電源電壓vdd。結(jié)果，如果電源電壓vdd增大，則第一p溝道晶體管pm1(用作單元晶體管)的讀取裕度可以減小。

圖3是圖示在單元晶體管的編程態(tài)中的讀取操作期間，圖1中所示的非易失性存儲(chǔ)器件100的單元晶體管(即，第一p溝道晶體管pm1)和電阻式負(fù)載部分(即，第四p溝道晶體管pm4)的等效電阻值作為電源電壓vdd的函數(shù)的圖。在圖3中，在單元晶體管的編程態(tài)中，通過(guò)附圖標(biāo)記“153”繪制的數(shù)據(jù)對(duì)應(yīng)于電阻式負(fù)載部分130的第一等效電阻值，而通過(guò)附圖標(biāo)記“154”繪制的數(shù)據(jù)對(duì)應(yīng)于第一p溝道晶體管pm1的第二等效電阻值。

如參照?qǐng)D1所述，在具有編程態(tài)(即，導(dǎo)通態(tài))的單元晶體管(即，第一p溝道晶體管pm1)的讀取操作期間，如果第二等效電阻值小于第一等效電阻值，則第一節(jié)點(diǎn)node_a可以基本上具有地電壓。然而，如圖3中所示，如果電源電壓vdd降低，則第一等效電阻值與第二等效電阻值之差可以減小。此外，如果電源電壓vdd變得比特定的電源電壓vdd1低，則第二等效電阻值可以快速增大為大于第一等效電阻值。結(jié)果，在具有編程態(tài)的單元晶體管的情況下，如果電源電壓vdd降低，則可能難以獲得讀取裕度。

圖4是圖示圖1中所示的非易失性存儲(chǔ)器件100的讀取操作裕度作為電源電壓vdd的函數(shù)的圖。在圖4中，通過(guò)附圖標(biāo)記“161”繪制的數(shù)據(jù)對(duì)應(yīng)于電阻式負(fù)載部分130的第一等效電阻值與具有初始狀態(tài)(即，截止態(tài))的單元晶體管pm1的第二等效電阻值的比例，而通過(guò)附圖標(biāo)記“162”繪制的數(shù)據(jù)對(duì)應(yīng)于電阻式負(fù)載部分130的第一等效電阻值與具有編程態(tài)(即，導(dǎo)通態(tài))的單元晶體管pm1的第二等效電阻值的比例。此外，通過(guò)附圖標(biāo)記“163”繪制的數(shù)據(jù)對(duì)應(yīng)于電阻式負(fù)載部分130的等效電阻值與單元晶體管pm1的等效電阻值的臨界比例或參考比例，該比例適用于成功地執(zhí)行讀取操作。

在電源電壓vdd的低范圍(例如，圖4的“a”部分)中，可以成功執(zhí)行具有初始狀態(tài)的單元晶體管的讀取操作，但是可能錯(cuò)誤地執(zhí)行具有編程態(tài)的單元晶體管的讀取操作。與此相反的是，在電源電壓vdd的高范圍(例如，圖4的“b”部分)中，可以成功執(zhí)行具有編程態(tài)的單元晶體管的讀取操作，但是可能錯(cuò)誤地執(zhí)行具有初始狀態(tài)的單元晶體管的讀取操作。

為了在電源電壓vdd的低范圍中獲得具有編程態(tài)的單元晶體管的讀取裕度，必須增大電阻式負(fù)載部分130的等效電阻值。然而，在這種情況下，具有初始狀態(tài)的單元晶體管的讀取裕度可能減小而導(dǎo)致初始單元晶體管的錯(cuò)誤的讀取操作。

反之，為了在電源電壓vdd的高范圍中獲得具有初始狀態(tài)的單元晶體管的讀取裕度，必須減小電阻式負(fù)載部分130的等效電阻值。然而，在這種情況下，具有編程態(tài)的單元晶體管的讀取裕度可能減小而導(dǎo)致被編程單元晶體管的錯(cuò)誤的讀取操作。即，初始狀態(tài)的單元晶體管的讀取裕度與被編程單元晶體管的讀取裕度根據(jù)電源電壓vdd的值而具有折衷關(guān)系。

圖5是圖示根據(jù)本發(fā)明的一個(gè)實(shí)施例的非易失性存儲(chǔ)器件200的電路圖。

參見(jiàn)圖5，非易失性存儲(chǔ)器件200可以被配置成包括非易失性存儲(chǔ)單元210、可變電阻式負(fù)載部分220和感測(cè)電路230。

非易失性存儲(chǔ)單元210可以被配置成包括用作單元晶體管的第一p溝道晶體管pm10和用作選擇晶體管的第二p溝道晶體管pm20。第一p溝道晶體管pm10的柵極可以對(duì)應(yīng)于浮柵，而第一p溝道晶體管p10的漏極可以耦接到地端子。第一p溝道晶體管pm10的源極可以耦接到第二p溝道晶體管pm20的漏極。用作選擇信號(hào)的第一使能信號(hào)en1可以被施加給第二p溝道晶體管pm20的柵極。第二p溝道晶體管pm20的源極可以經(jīng)由位線bl來(lái)耦接到第一節(jié)點(diǎn)node_b。第一p溝道晶體管pm10可以具有截止態(tài)作為初始狀態(tài)，以及可以在其編程之后具有導(dǎo)通態(tài)。因此，在讀取操作期間，具有初始狀態(tài)的第一p溝道晶體管pm10可以具有較高的等效電阻值，而具有編程態(tài)的第一p溝道晶體管pm10可以具有較低的等效電阻值。雖然在圖5中未示出，但使用與第一p溝道晶體管pm10相同的p溝道晶體管來(lái)實(shí)施的冗余單元晶體管可以與第一p溝道晶體管pm10并聯(lián)耦接。

可變電阻式負(fù)載部分220可以耦接在位線bl與電源電壓線201之間。位線bl與電源電壓線201之間的可變電阻式負(fù)載部分220的電阻值可以根據(jù)被施加給電源電壓線201的電源電壓vdd而變化。可變電阻式負(fù)載部分220可以包括電阻式負(fù)載部分221和偏壓發(fā)生器222。電阻式負(fù)載部分221可以包括第三p溝道晶體管pm30和第四p溝道晶體管pm40，而偏壓發(fā)生器222可以包括電阻器r和第一n溝道晶體管nm10。

第三p溝道晶體管pm30和第四p溝道晶體管pm40可以并聯(lián)耦接在電源電壓線201與第一節(jié)點(diǎn)node_b之間。第三p溝道晶體管pm30和第四p溝道晶體管pm40的源極可以耦接到電源電壓線201。第三p溝道晶體管pm30和第四p溝道晶體管pm40的漏極以及第三p溝道晶體管pm30的柵極可以耦接到第一節(jié)點(diǎn)node_b。第四p溝道晶體管pm40的柵極可以耦接到偏壓發(fā)生器222。由于第三p溝道晶體管pm30的柵極和漏極彼此耦接，因此第三p溝道晶體管pm30可以工作在飽和區(qū)。同時(shí)，根據(jù)從偏壓發(fā)生器222產(chǎn)生并被施加給第四p溝道晶體管pm40的柵極的電壓，第四p溝道晶體管pm40可以導(dǎo)通或關(guān)斷。在一個(gè)實(shí)施例中，第三p溝道晶體管pm30的等效電阻值可以高于導(dǎo)通的第四p溝道晶體管pm40的等效電阻值。在這種情況下，第三p溝道晶體管pm30的跨導(dǎo)(gm)可以小于第四p溝道晶體管pm40的跨導(dǎo)。即，第三p溝道晶體管pm30的溝道長(zhǎng)度可以大于第四p溝道晶體管pm40的溝道長(zhǎng)度，或者第三p溝道晶體管pm30的溝道寬度可以小于第四p溝道晶體管pm40的溝道寬度。

構(gòu)成偏壓發(fā)生器222的電阻器r和第一n溝道晶體管nm10可以串聯(lián)耦接在電源電壓線201與地端子之間。電阻器r可以具有恒定的電阻值。電阻器r的一個(gè)端子可以耦接到電源電壓線201，而電阻器r的另一個(gè)端子可以耦接到第二節(jié)點(diǎn)node_c。第一n溝道晶體管nm10的漏極和源極可以分別耦接到第二節(jié)點(diǎn)node_c和地端子。第二節(jié)點(diǎn)node_c可以耦接到第四p溝道晶體管pm40的柵極來(lái)用作偏壓發(fā)生器222的輸出端子。經(jīng)由偏壓發(fā)生器222的第二節(jié)點(diǎn)node_c而輸出的輸出電壓可以通過(guò)電源電壓vdd、電阻器r的電阻值以及第一n溝道晶體管nm10的等效電阻值來(lái)確定。第一n溝道晶體管nm10的柵極可以直接耦接到第一n溝道晶體管nm10的漏極。因此，第一n溝道晶體管nm10可以具有二極管連接結(jié)構(gòu)(diode-connectedstructure)。由于第一n溝道晶體管nm10的柵極和漏極彼此耦接，因此第一n溝道晶體管nm10可以工作在飽和區(qū)。在這種情況下，第一n溝道晶體管nm10的漏極電流(ids)可以通過(guò)下面的等式1來(lái)表達(dá)：

[等式1]

ids∝(vg-vth)²

在等式1中，“vg”表示施加給第一n溝道晶體管nm10的柵極和漏極的柵極電壓(即，漏極電壓)，而“vth”表示第一n溝道晶體管nm10的閾值電壓。因此，第一n溝道晶體管nm10與電阻器r的電阻比例可以根據(jù)電源電壓vdd而變化。例如，如果電源電壓vdd增大，則第一n溝道晶體管nm10與電阻器r的電阻比例減小為接近零。反之，如果電源電壓vdd降低，則第一n溝道晶體管nm10與電阻器r的電阻比例增大。如果第一n溝道晶體管nm10與電阻器r的電阻比例隨電源電壓vdd增大而減小，則第二節(jié)點(diǎn)node_c處的輸出電壓與高電源電壓vdd之差也增大。反之，如果第一n溝道晶體管nm10與電阻器r的電阻比例隨電源電壓vdd減小而增大，則第二節(jié)點(diǎn)node_c處的輸出電壓與高電源電壓vdd之差減小。

感測(cè)電路230可以使用包括第二n溝道晶體管nm20和第五p溝道晶體管pm50的互補(bǔ)型金屬氧化物半導(dǎo)體(cmos)反相器來(lái)實(shí)施。第二n溝道晶體管nm20的柵極和第五p溝道晶體管pm50的柵極可以經(jīng)由傳輸感測(cè)輸入信號(hào)sa_in的感測(cè)輸入線202來(lái)耦接到第一節(jié)點(diǎn)node_b。第二n溝道晶體管nm20的源極可以耦接到地端子。第二n溝道晶體管nm20的漏極可以耦接到第五p溝道晶體管pm50的漏極。第五p溝道晶體管pm50的源極可以耦接到電源電壓線201。第二n溝道晶體管nm20和第五p溝道晶體管pm50的漏極可以耦接到輸出感測(cè)輸出信號(hào)sa_out的感測(cè)輸出線203。在一個(gè)實(shí)施例中，第五p溝道晶體管pm50的跨導(dǎo)可以大于第二n溝道晶體管nm20的跨導(dǎo)。在這種情況下，具有編程態(tài)的非易失性存儲(chǔ)單元210的讀取裕度可以增大。

圖6是圖示當(dāng)施加給非易失性存儲(chǔ)器件200的電源電壓vdd具有高電平時(shí)，在具有初始狀態(tài)的非易失性存儲(chǔ)單元的讀取操作期間，構(gòu)成圖5的非易失性存儲(chǔ)器件200中所包括的偏壓發(fā)生器222的電阻器r和第一n溝道晶體管nm10的等效電阻的電路圖。在圖6中，與圖5中所使用的相同的附圖標(biāo)記或指示符表示相同的元件。

參見(jiàn)圖5和圖6，如果高電源電壓vddh被施加給電源電壓線201，則電阻器r的第一電阻rfixed與第一n溝道晶體管nm10的第二電阻rvaried1的比例可以較低，具有大約為“一”的值。在這種情況下，經(jīng)由第二節(jié)點(diǎn)node_c而輸出的第一輸出電壓vddh’可以通過(guò)第一電阻rfixed與第二電阻rvaried1的比例以及高電源電壓vddh來(lái)確定。如果第一電阻rfixed與第二電阻rvaried1的比例大約為一，則第一輸出電壓vddh’可以大約為高電源電壓vddh的一半。如果第一輸出電壓vddh’被施加給電阻式負(fù)載部分221的第四p溝道晶體管pm40的柵極，則被施加在第四p溝道晶體管pm40的柵極與源極之間的電壓可以對(duì)應(yīng)于高電源電壓vddh與第一輸出電壓vddh’之差。高電源電壓vddh與第一輸出電壓vddh’之差可以大于第四p溝道晶體管pm40的閾值電壓(例如，大約為-0.7伏)的絕對(duì)值。因此，第四p溝道晶體管pm40可以導(dǎo)通。

在一個(gè)實(shí)施例中，如果高電源電壓vddh為5伏，則第一電阻rfixed比第二電阻rvaried1可以為2:3。在這種情況下，3伏的第一輸出電壓vddh’可以經(jīng)由第二節(jié)點(diǎn)node_c輸出。如果3v的第一輸出電壓vddh’被施加給第四p溝道晶體管pm40的柵極，則第四p溝道晶體管pm40的柵極-源極電壓vgs可以大約為-2伏。由于第四p溝道晶體管pm40的柵極-源極電壓vgs(即，-2伏)低于第四p溝道晶體管pm40的閾值電壓(例如，-0.7伏)，因此第四p溝道晶體管pm40可以導(dǎo)通。

圖7是圖示當(dāng)高電源電壓vddh被施加給非易失性存儲(chǔ)器件200時(shí)，在具有初始狀態(tài)的非易失性存儲(chǔ)單元210的讀取操作期間，構(gòu)成圖5的非易失性存儲(chǔ)器件200中所包括的電阻式負(fù)載部分221的第三p溝道晶體管pm30和第四p溝道晶體管pm40的等效電阻的電路圖。在圖7中，與圖5中所使用的相同的附圖標(biāo)記或標(biāo)識(shí)符表示相同的元件。

參見(jiàn)圖5和圖7，當(dāng)電阻式負(fù)載部分221的第四p溝道晶體管pm40導(dǎo)通時(shí)，與第三p溝道晶體管pm30相對(duì)應(yīng)的第一電阻式負(fù)載元件和與第四p溝道晶體管pm40相對(duì)應(yīng)的第二電阻式負(fù)載元件可以并聯(lián)耦接在電源電壓線201與第一節(jié)點(diǎn)node_b之間。因此，如果高電源電壓vddh被施加給電源電壓線201，則電阻式負(fù)載部分221可以用等效負(fù)載電阻器req1來(lái)取代，所述等效負(fù)載電阻器req1具有并聯(lián)耦接在電源電壓線201與第一節(jié)點(diǎn)b之間的第三p溝道晶體管pm30和第四p溝道晶體管pm40的第一負(fù)載電阻值rload1和第二負(fù)載電阻值rload2的等效電阻值“rload1//rload2”。如參照?qǐng)D5所述，如果第四p溝道晶體管pm40導(dǎo)通，則第三p溝道晶體管pm30的第一負(fù)載電阻值rload1可以大于第四p溝道晶體管pm40的第二負(fù)載電阻值rload2。相應(yīng)地，在這種情況下，等效負(fù)載電阻器req1可以具有比第二負(fù)載電阻值rload2小的等效負(fù)載電阻值“rload1//rload2”。

如果非易失性存儲(chǔ)單元210的用作單元晶體管的第一p溝道晶體管pm1具有初始狀態(tài)，則相比于具有被編程第一p溝道晶體管pm1的非易失性存儲(chǔ)單元210，該非易失性存儲(chǔ)單元210可以具有較高的第一單元電阻值rcell1。

如參照?qǐng)D2所述，如果電源電壓vdd增加，則具有初始狀態(tài)的非易失性存儲(chǔ)單元的單元電阻值(即，與第一單元電阻值rcell1相對(duì)應(yīng)的單元電阻值)可以減小。結(jié)果，單元電阻值與電阻式負(fù)載部分的固定負(fù)載電阻值之差可以減小。這意味著當(dāng)高電源電壓vddh被施加給非易失性存儲(chǔ)器件時(shí)，具有初始狀態(tài)的非易失性存儲(chǔ)單元的讀取裕度可以減小。

然而，在根據(jù)本實(shí)施例的非易失性存儲(chǔ)器件的情況下，當(dāng)高電源電壓vddh被施加給非易失性存儲(chǔ)器件200時(shí)，等效負(fù)載電阻器req1可以具有較低的等效負(fù)載電阻值“rload1//rload2”。因此，即使高電源電壓vddh被施加給非易失性存儲(chǔ)器件200，等效負(fù)載電阻值“rload1//rload2”與第一單元電阻值rcell1之差也可以增大以獲得具有初始狀態(tài)的非易失性存儲(chǔ)單元210的充足的讀取裕度。具體地，即使高電源電壓vddh被施加給非易失性存儲(chǔ)器件200，相比于電阻式負(fù)載部分221的等效負(fù)載電阻值“rload1//rload2”，非易失性存儲(chǔ)單元210的第一單元電阻值rcell1也可以足夠高。因此，第一節(jié)點(diǎn)node_b處的輸出電壓可以具有與高電源電壓vddh基本上相同的電平。

如果與高電源電壓vddh相對(duì)應(yīng)的輸出電壓被輸入給感測(cè)電路230，則第二n溝道晶體管nm20可以導(dǎo)通，而第五p溝道晶體管pm50可以關(guān)斷。相應(yīng)地，感測(cè)輸出信號(hào)sa_out可以具有地電壓水平。

圖8是圖示當(dāng)施加給非易失性存儲(chǔ)器件200的電源電壓具有低電平時(shí)，在具有編程態(tài)的非易失性存儲(chǔ)單元210的讀取操作期間，構(gòu)成圖5的非易失性存儲(chǔ)器件200中所包括的偏壓發(fā)生器222的電阻器r和第一n溝道晶體管nm10的等效電阻的電路圖。在圖8中，與圖5中所使用的相同的附圖標(biāo)記或標(biāo)識(shí)符表示相同的元件。

參見(jiàn)圖5和圖8，如果低電源電壓vddl被施加給電源電壓線201，則第一n溝道晶體管nm10的第三電阻rvaried2與電阻器r的第一電阻rfixed的比例可以較高，具有大約為五的值。在這種情況下，經(jīng)由第二節(jié)點(diǎn)node_c而輸出的第二輸出電壓vddl’可以通過(guò)第三電阻rvaried2與第一電阻rfixed的比例以及低電源電壓vddl來(lái)確定。由于第三電阻rvaried2與第一電阻rfixed的比例大約為五，因此第二輸出電壓vddl’可以具有接近于低電源電壓vddl的值。如果第二輸出電壓vddl’被施加給電阻式負(fù)載部分221的第四p溝道晶體管pm40的柵極，則施加在第四p溝道晶體管pm40的的柵極與源極之間的電壓可以對(duì)應(yīng)于低電源電壓vddl與第二輸出電壓vddl’之差。低電源電壓vddl與第二輸出電壓vddl’之差可以小于第四p溝道晶體管pm40的閾值電壓(例如，大約-0.7伏)的絕對(duì)值。因此，第四p溝道晶體管pm40可以關(guān)斷。

在一個(gè)實(shí)施例中，如果低電源電壓vddl為3伏，則第一電阻rfixed比第三電阻rvaried2可以為1:5。在這種情況下，2.5伏的第二輸出電壓vddl’可以經(jīng)由第二節(jié)點(diǎn)node_c輸出。如果2.5伏的第二輸出電壓vddl’被施加給第四p溝道晶體管pm40的柵極，則第四p溝道晶體管pm40的柵極-源極電壓vgs可以為大約-0.5伏。由于第四p溝道晶體管pm40的柵極-源極電壓vgs(即，-0.5伏)的絕對(duì)值小于第四p溝道晶體管pm40的閾值電壓(例如，-0.7伏)的絕對(duì)值，因此第四p溝道晶體管pm40可以關(guān)斷。

圖9是圖示當(dāng)?shù)碗娫措妷簐ddl被施加給非易失性存儲(chǔ)器件200時(shí)，在具有編程態(tài)的非易失性存儲(chǔ)單元210的讀取操作期間，構(gòu)成圖5的非易失性存儲(chǔ)器件200中所包括的電阻式負(fù)載部分221的第三p溝道晶體管pm30和第四p溝道晶體管pm40的等效電阻的電路圖。在圖9中，與圖5中所使用的相同的附圖標(biāo)記或標(biāo)識(shí)符表示相同的元件。

參見(jiàn)圖5和圖9，當(dāng)電阻式負(fù)載部分221的第四p溝道晶體管pm40關(guān)斷時(shí)，僅與第三p溝道晶體管pm30相對(duì)應(yīng)的第一電阻式負(fù)載元件可以耦接在電源電壓線201與第一節(jié)點(diǎn)node_b之間。即，如果低電源電壓vddl被施加給電源電壓線201，則電阻式負(fù)載部分221可以僅用第一電阻式負(fù)載元件來(lái)取代，所述第一電阻式負(fù)載元件具有與耦接在電源電壓線201與第一節(jié)點(diǎn)b之間的第三p溝道晶體管pm30的等效電阻值相對(duì)應(yīng)的第一等效負(fù)載電阻值rload1。

如果非易失性存儲(chǔ)單元210的用作單元晶體管的第一p溝道晶體管pm1具有編程態(tài)，則相比于具有初始的第一p溝道晶體管pm1的非易失性存儲(chǔ)單元210，該非易失性存儲(chǔ)單元210可以具有較低的第二單元電阻值rcell2。

如參照?qǐng)D2所述，如果電源電壓vdd降低，則具有編程態(tài)的非易失性存儲(chǔ)單元的單元電阻值(即，與第二單元電阻值rcell2相對(duì)應(yīng)的單元電阻值)可以增大。結(jié)果，單元電阻值與電阻式負(fù)載部分的固定負(fù)載電阻值之差可以減小。這意味著當(dāng)?shù)碗娫措妷簐ddl被施加給非易失性存儲(chǔ)器件時(shí)，具有編程態(tài)的非易失性存儲(chǔ)單元的讀取裕度減小。

然而，在根據(jù)本實(shí)施例的非易失性存儲(chǔ)器件的情況下，當(dāng)?shù)碗娫措妷簐ddl被施加給非易失性存儲(chǔ)器件200時(shí)，第三p溝道晶體管pm30的等效電阻值(即，第一等效負(fù)載電阻值rload1)可以較高。因此，即使低電源電壓vddl被施加給非易失性存儲(chǔ)器件200，第一等效負(fù)載電阻值rload1與第二單元電阻值rcell2之差也可以增大以獲得具有編程態(tài)的非易失性存儲(chǔ)單元210的充足的讀取裕度。具體地，即使低電源電壓vddl被施加給非易失性存儲(chǔ)器件200，相比于非易失性存儲(chǔ)單元210的第二單元電阻值rcell2，電阻式負(fù)載部分221的第一等效負(fù)載電阻值rload1也可以足夠高。因此，第一節(jié)點(diǎn)node_b處的輸出電壓可以具有與地電壓基本上相同的電平。

如果與地電壓相對(duì)應(yīng)的輸出電壓被輸入給感測(cè)電路230，則第二n溝道晶體管nm20可以關(guān)斷，而第五p溝道晶體管pm50可以導(dǎo)通。相應(yīng)地，感測(cè)電路230可以輸出具有低電源電壓vddl的水平的感測(cè)輸出信號(hào)sa_out。

圖10是圖示圖5中所示的非易失性存儲(chǔ)器件200的讀取操作裕度作為電源電壓vdd的函數(shù)的圖。在圖10中，通過(guò)附圖標(biāo)記“301”繪制的數(shù)據(jù)對(duì)應(yīng)于電阻式負(fù)載部分221的等效電阻值與具有初始狀態(tài)(即，截止態(tài))的非易失性存儲(chǔ)單元210的等效電阻值的比例，而通過(guò)附圖標(biāo)記“302”繪制的數(shù)據(jù)對(duì)應(yīng)于電阻式負(fù)載部分221的等效電阻值與具有編程態(tài)(即，導(dǎo)通態(tài))的非易失性存儲(chǔ)單元210的等效電阻值的比例。此外，通過(guò)附圖標(biāo)記“303”繪制的數(shù)據(jù)對(duì)應(yīng)于電阻式負(fù)載部分221的等效電阻值與非易失性存儲(chǔ)單元210的等效電阻值的臨界比例或參考比例(其適用于成功執(zhí)行讀取操作)。

如圖10中所示，根據(jù)一個(gè)實(shí)施例，通過(guò)附圖標(biāo)記“303”繪制的第三數(shù)據(jù)線定位于通過(guò)附圖標(biāo)記“301”繪制的第一數(shù)據(jù)線與通過(guò)附圖標(biāo)記“302”繪制的第二數(shù)據(jù)線之間。這意味著無(wú)論非易失性存儲(chǔ)單元210是處于初始狀態(tài)還是處于編程態(tài)，都可以在電源電壓vdd的全部范圍中無(wú)任何錯(cuò)誤地、成功地執(zhí)行非易失性存儲(chǔ)單元210的讀取操作。

具體地，第三數(shù)據(jù)線303被定位為在電源電壓vdd的低范圍(例如，圖10的“c”部分)中距離第二數(shù)據(jù)線302具有充足的比例差。因此，可以理解為，即使在電源電壓vdd的低范圍中，也可以無(wú)任何錯(cuò)誤地執(zhí)行具有編程態(tài)的非易失性存儲(chǔ)單元210的讀取操作。此外，由于第三數(shù)據(jù)線303位于第一數(shù)據(jù)線301之上，因此也可以無(wú)任何錯(cuò)誤地執(zhí)行具有初始狀態(tài)的非易失性存儲(chǔ)單元210的讀取操作。具體地，在電源電壓vdd的高范圍中，第二數(shù)據(jù)線302被定位為距離第三數(shù)據(jù)線303具有充足的比例差。因此，在電源電壓vdd的高范圍中也可以無(wú)任何錯(cuò)誤地執(zhí)行具有編程態(tài)的非易失性存儲(chǔ)單元210的讀取操作。

此外，在電源電壓vdd的高范圍(圖10的“d”部分)中，第一數(shù)據(jù)線301被定位為距離第三數(shù)據(jù)線303具有充足的比例差。這是因?yàn)橥ㄟ^(guò)非易失性存儲(chǔ)器件200的可變電阻式負(fù)載部分220的操作，在具有初始狀態(tài)的非易失性存儲(chǔ)單元210的讀取操作期間，電阻式負(fù)載部分221的等效電阻值因高電源電壓vddh而減小，以及在具有初始狀態(tài)的非易失性存儲(chǔ)單元210的讀取操作期間，電阻式負(fù)載部分221的等效電阻值因低電源電壓vddl而增大。

圖11是圖示根據(jù)本公開(kāi)的另一實(shí)施例的非易失性存儲(chǔ)器件400的電路圖。在圖11中，與圖5中所使用的相同的附圖標(biāo)記或標(biāo)識(shí)符表示相同的元件。因此，為了避免不必要的重復(fù)說(shuō)明，在本實(shí)施例中可以省略或簡(jiǎn)要提及對(duì)與圖5中所示的相同元件的描述。

參見(jiàn)圖11，非易失性存儲(chǔ)器件400可以被配置成包括非易失性存儲(chǔ)單元210、可變電阻式負(fù)載部分420和感測(cè)電路230?？勺冸娮枋截?fù)載部分420可以包括電阻式負(fù)載部分221和偏壓發(fā)生器422。電阻式負(fù)載部分221可以包括參照?qǐng)D5所描述的第三p溝道晶體管pm30和第四p溝道晶體管pm40。偏壓發(fā)生器422可以包括電阻器r和多個(gè)第一n溝道晶體管nm11至nm1m，其中，“m”表示等于或大于2的自然數(shù)。電阻器r與多個(gè)第一n溝道晶體管nm11至nm1m可以串聯(lián)耦接在電源電壓線201與地端子之間。第一n溝道晶體管nm11至nm1m中的每個(gè)可以具有彼此直接連接的柵極和漏極。因此，第一n溝道晶體管nm11至nm1m中的每個(gè)可以具有二極管連接結(jié)構(gòu)。電阻器r可以具有恒定的電阻值，即，固定的電阻值。電阻器r的一個(gè)端子可以耦接到電源電壓線201，而電阻器r的另一個(gè)端子可以耦接到第二節(jié)點(diǎn)node_c。第二節(jié)點(diǎn)node_c可以耦接到第四p溝道晶體管pm40的柵極。第一n溝道晶體管nm11的漏極可以耦接到第二節(jié)點(diǎn)node_c，而第一n溝道晶體管nm11的源極可以耦接到第一n溝道晶體管nm12的漏極。第一n溝道晶體管nm11至nm1m之中的最后的第一n溝道晶體管nm1m的源極可以耦接到地端子。

根據(jù)上述的偏壓發(fā)生器422的配置，因?yàn)榫哂卸O管連接結(jié)構(gòu)的第一n溝道晶體管nm11至nm1m串聯(lián)連接，所以第二節(jié)點(diǎn)node_c處的電壓可以對(duì)應(yīng)于多個(gè)第一n溝道晶體管nm11至nm1m的閾值電壓的總和。例如，如果第一n溝道晶體管nm11至nm1m的數(shù)量為3且第一n溝道晶體管nm11至nm1m中的每個(gè)的閾值電壓為+0.7伏，則第二節(jié)點(diǎn)node_c處的電壓可以不低于+2.1伏。如果第一n溝道晶體管nm11至nm1m的數(shù)量增大，則第二節(jié)點(diǎn)node_c處的電壓也可以增大。如參照?qǐng)D6所述，無(wú)論電源電壓vdd如何，電阻器r都可以具有恒定的電阻值。與此相反的是，第一n溝道晶體管nm11至nm1m中的每個(gè)可以具有根據(jù)電源電壓vdd而變化的等效電阻值。即，如果電源電壓vdd增大，則第一n溝道晶體管nm11至nm1m的總電阻值與電阻器r的固定電阻值的比例可以減小，而如果電源電壓vdd降低，則第一n溝道晶體管nm11至nm1m的總電阻值與電阻器r的固定電阻值的比例可以增大。

如果第一n溝道晶體管nm11至nm1m的數(shù)量增大，則在特定的電源電壓vdd處，第一n溝道晶體管nm11至nm1m的總電阻值與電阻器r的固定電阻值的比例可以增大。這意味著隨著第一n溝道晶體管nm11至nm1m的數(shù)量增大，用于使在高電源電壓vdd處導(dǎo)通的第四p溝道晶體管pm40關(guān)斷所需的電源電壓vdd增大。類似地，隨著第一n溝道晶體管nm11至nm1m的數(shù)量增大，用于使在低電源電壓vdd處關(guān)斷的第四p溝道晶體管pm40導(dǎo)通所需的電源電壓vdd增大。例如，如果第一n溝道晶體管nm11至nm1m的數(shù)量為1，則在+5伏的高電源電壓vdd處導(dǎo)通的第四p溝道晶體管pm40可以在大約+3.2伏的電源電壓vdd處關(guān)斷，且可以在低于+3.2伏的低電源電壓vdd處維持關(guān)斷態(tài)。相比之下，如果多個(gè)第一n溝道晶體管nm11至nm1m像本實(shí)施例一樣串聯(lián)耦接在第二節(jié)點(diǎn)node_c與地端子之間，則在+5伏的高電源電壓vdd處導(dǎo)通的第四p溝道晶體管pm40可以在大約+3.5伏的電源電壓vdd處關(guān)斷，且在低于+3.5伏的低電源電壓vdd處可以維持關(guān)斷態(tài)。即，根據(jù)本實(shí)施例，能夠使第四p溝道晶體管pm40關(guān)斷的電源電壓vdd的范圍可以增大。

圖12是圖示根據(jù)本公開(kāi)的又一實(shí)施例的非易失性存儲(chǔ)器件600的電路圖。在圖12中，與圖5中所使用的相同的附圖標(biāo)記或標(biāo)識(shí)符表示相同的元件。因此，為了避免不必要的重復(fù)說(shuō)明，在此實(shí)施例中可以省略或簡(jiǎn)要提及與圖5所示的相同元件的描述。

參見(jiàn)圖12，非易失性存儲(chǔ)器件600可以被配置成包括非易失性存儲(chǔ)單元210、可變電阻式負(fù)載部分620和感測(cè)電路230?？勺冸娮枋截?fù)載部分620可以包括電阻式負(fù)載部分621和偏壓發(fā)生器222。電阻式負(fù)載部分621可以包括第一電阻式負(fù)載元件rlarge、第二電阻式負(fù)載元件rsmall和開(kāi)關(guān)晶體管pm45。偏壓發(fā)生器222可以包括第一n溝道晶體管nm10和電阻器r。第一電阻式負(fù)載元件rlarge可以對(duì)應(yīng)于第一負(fù)載電阻器，而第二電阻式負(fù)載元件rsmall可以對(duì)應(yīng)于第二負(fù)載電阻器?？勺冸娮枋截?fù)載部分620的第一電阻式負(fù)載元件rlarge可以耦接在電源電壓線201與第一節(jié)點(diǎn)node_b之間。第二電阻式負(fù)載元件rsmall和開(kāi)關(guān)晶體管pm45可以串聯(lián)耦接在電源電壓線201與第一節(jié)點(diǎn)node_b之間。因此，第一電阻式負(fù)載元件rlarge和第二電阻式負(fù)載元件rsmall可以并聯(lián)耦接到電源電壓線201，以及第一電阻式負(fù)載元件rlarge和開(kāi)關(guān)晶體管pm45可以并聯(lián)耦接到第一節(jié)點(diǎn)node_b。開(kāi)關(guān)晶體管pm45可以使用p溝道晶體管來(lái)實(shí)現(xiàn)。開(kāi)關(guān)晶體管pm45的源極和漏極可以分別耦接到第二電阻式負(fù)載元件rsmall和第一節(jié)點(diǎn)node_b。開(kāi)關(guān)晶體管pm45的柵極可以耦接到偏壓發(fā)生器222的輸出端子(即，第二節(jié)點(diǎn)node_c)。第一電阻式負(fù)載元件rlarge可以具有比第二電阻式負(fù)載元件rsmall的電阻值高的電阻值。

如果開(kāi)關(guān)晶體管pm45關(guān)斷，則僅第一電阻式負(fù)載元件rlarge可以耦接在電源電壓線201與第一節(jié)點(diǎn)node_b之間，且開(kāi)路可以設(shè)置在第二電阻式負(fù)載元件rsmall與第一節(jié)點(diǎn)node_b之間。因此，僅第一電阻式負(fù)載元件rlarge的負(fù)載電阻值可以存在于電源電壓線201與第一節(jié)點(diǎn)node_b之間。如果開(kāi)關(guān)晶體管pm45導(dǎo)通，則第一電阻式負(fù)載元件rlarge和第二電阻式負(fù)載元件rsmall可以并聯(lián)耦接在電源電壓線201與第一節(jié)點(diǎn)node_b之間。因此，第一電阻式負(fù)載元件rlarge和第二電阻式負(fù)載元件rsmall的并聯(lián)電阻值可以存在于電源電壓線201與第一節(jié)點(diǎn)node_b之間。由于第一電阻式負(fù)載元件rlarge與第二電阻式負(fù)載元件rsmall并聯(lián)耦接，因此并聯(lián)耦接的第一電阻式負(fù)載元件rlarge和第二電阻式負(fù)載元件rsmall的并聯(lián)電阻值可以低于第一電阻式負(fù)載元件rlarge的電阻值。

如參照?qǐng)D6至圖9所述，在電源電壓vdd的高范圍中，開(kāi)關(guān)晶體管pm45可以通過(guò)偏壓發(fā)生器222的輸出電壓而導(dǎo)通。因此，在電源電壓vdd的高范圍中，電源電壓線201與第一節(jié)點(diǎn)node_b之間的等效電阻值可以較低。相比之下，在電源電壓vdd的低范圍中，開(kāi)關(guān)晶體管pm45可以通過(guò)偏壓發(fā)生器222的輸出電壓而關(guān)斷。因此，在電源電壓vdd的低范圍中，電源電壓線201與第一節(jié)點(diǎn)node_b之間的等效電阻值可以較高。相應(yīng)地，在電源電壓vdd的高范圍中，電阻式負(fù)載部分621的等效負(fù)載電阻值與具有初始狀態(tài)(即，截止態(tài))的非易失性存儲(chǔ)單元210的等效單元電阻值的比例可以降低，以改善具有初始狀態(tài)的非易失性存儲(chǔ)單元210的讀取裕度。此外，在電源電壓vdd的低范圍中，電阻式負(fù)載部分621的等效負(fù)載電阻值與具有編程態(tài)(即，導(dǎo)通態(tài))的非易失性存儲(chǔ)單元210的等效單元電阻值的比例可以增大，以改善具有編程態(tài)的非易失性存儲(chǔ)單元210的讀取裕度。

圖13是圖示根據(jù)本公開(kāi)的又一實(shí)施例的非易失性存儲(chǔ)器件700的電路圖。在圖13中，與圖5中所使用的相同的附圖標(biāo)記或標(biāo)識(shí)符表示相同的元件。因此，為了避免重復(fù)說(shuō)明，在此實(shí)施例中將省略或簡(jiǎn)要提及對(duì)與圖5中所示的相同元件的描述。

參見(jiàn)圖13，非易失性存儲(chǔ)器件700可以在非易失性存儲(chǔ)單元210的位線bl與電阻式負(fù)載部分221的第一節(jié)點(diǎn)node_b之間的電連接關(guān)系方面與圖5至圖10的非易失性存儲(chǔ)器件200不同。具體地，根據(jù)本實(shí)施例的非易失性存儲(chǔ)器件700還可以包括耦接在位線bl與第一節(jié)點(diǎn)node_b之間的第三n溝道晶體管nm30，而非易失性存儲(chǔ)器件200的位線bl與第一節(jié)點(diǎn)node_b彼此直接連接。位線bl可以耦接到非易失性存儲(chǔ)單元210的用作選擇晶體管的第二p溝道晶體管pm20的源極。感測(cè)輸入線702可以耦接到第一節(jié)點(diǎn)node_b(即，第三p溝道晶體管pm30和第四p溝道晶體管pm40的漏極)。第三n溝道晶體管nm30可以耦接在位線bl與感測(cè)輸入線702之間以抑制讀取干擾現(xiàn)象。感測(cè)放大器使能信號(hào)saen可以被輸入給第三n溝道晶體管nm30的柵極。第三n溝道晶體管nm30的漏極和源極可以分別耦接到感測(cè)輸入線702和位線bl。

如果感測(cè)放大器使能信號(hào)saen被施加給第三n溝道晶體管nm30的柵極以執(zhí)行讀取操作，則第三n溝道晶體管nm30可以導(dǎo)通，且在第三n溝道晶體管nm30的漏極與源極之間可以產(chǎn)生與第三n溝道晶體管nm30的閾值電壓相對(duì)應(yīng)的電壓差。因此，位線bl的電壓可以比感測(cè)輸入線702的電壓低第三n溝道晶體管nm30的閾值電壓。

這意味者包括第三n溝道晶體管nm30的本實(shí)施例中的施加給位線bl的電壓低于圖5中所示的實(shí)施例中施加給位線bl的電壓。因此，在讀取操作期間，施加給非易失性存儲(chǔ)單元210的用作單元晶體管的第一p溝道晶體管pm10的電壓應(yīng)力可以減小。具體地，如果在讀取操作期間施加給非易失性存儲(chǔ)器件700的電源電壓vdd具有特定電壓水平之上的高電平，則第三n溝道晶體管nm30可以抑制讀取干擾現(xiàn)象，讀取干擾現(xiàn)象為在讀取操作期間第一p溝道晶體管pm10被不期望地編程。

根據(jù)上述的實(shí)施例，在電源電壓的高范圍中，耦接在電源電壓線與位線之間的電阻式負(fù)載部分的等效電阻值可以降低，而在電源電壓的低范圍中，耦接在電源電壓線與位線之間的電阻式負(fù)載部分的等效電阻值可以增大。因此，甚至在電源電壓的寬范圍中，都可以改善耦接在位線與地端子之間的存儲(chǔ)單元的讀取裕度。

以上已經(jīng)出于說(shuō)明性的目的而公開(kāi)了本公開(kāi)的實(shí)施例。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，在不脫離所附權(quán)利要求中所公開(kāi)的本公開(kāi)的范圍和精神的情況下，各種修改、添加和替代是可能的。