【技術(shù)領(lǐng)域】

本發(fā)明涉及存儲器控制領(lǐng)域，尤其涉及一種存儲器系統(tǒng)、存儲器模塊以及存儲器模塊的控制方法。

背景技術(shù)：

傳統(tǒng)的動態(tài)隨機訪問存儲器(dynamicrandomaccessmemory，dram)模塊通常包括終端電阻(on-dietermination)，所述終端電阻用于信號線的阻抗匹配，并降低信號失真。傳統(tǒng)的終端電阻通常耦接至參考電壓，例如接地電壓。但是，這樣的設(shè)計不能使信號質(zhì)量最優(yōu)。

技術(shù)實現(xiàn)要素：

本發(fā)明提供存儲器系統(tǒng)、存儲器模塊以及存儲器模塊的控制方法。可提高信號的完整性。

本發(fā)明提供的一種存儲器系統(tǒng)，可包括：存儲器控制器，用于至少產(chǎn)生第一時鐘信號和反向第一時鐘信號；以及存儲器模塊，耦接于所述存儲器控制器，用于從所述存儲器控制至少接收所述第一時鐘信號和所述反向第一時鐘信號；其中，所述存儲器模塊包括第一終端模塊，所述第一時鐘信號通過所述第一終端模塊與所述反向第一時鐘信號耦接。

本發(fā)明提供的一種存儲器模塊，可包括：存儲器接口電路，用于從存儲器控制器至少接收第一時鐘信號和反向第一時鐘信號；以及第一終端模塊，耦接于所述存儲器接口電路；其中，所述第一時鐘信號通過所述第一終端模塊耦接于所述反向第一時鐘信號。

本發(fā)明提供的一種存儲器模塊的控制方法，可應(yīng)用與本發(fā)明的存儲器模塊及存儲器系統(tǒng)中，所述控制方法可包括：從存儲器控制器接收時鐘信號和反向時鐘信號；以及在所述存儲器模塊內(nèi)，通過所述終端模塊耦接所述時鐘信號和所述反向時鐘信號。

由上可知，在本發(fā)明的技術(shù)方案中，通過終端模塊使時鐘信號和反向時鐘信號可在芯片上建立耦接。因此，阻抗匹配可更準確，信號的反射被降低，由此提高了信號的完整性。

【附圖說明】

圖1根據(jù)本發(fā)明的一個實施例示出存儲器系統(tǒng)100。

圖2根據(jù)本發(fā)明的一個實施例示出存儲器系統(tǒng)100的終端電阻的設(shè)計方案。

圖3根據(jù)本發(fā)明的另一個實施例示出存儲器系統(tǒng)100的終端電阻的設(shè)計方案。

【具體實施方式】

在說明書及權(quán)利要求當(dāng)中使用了某些詞匯來指稱特定的組件。本領(lǐng)域技術(shù)人員應(yīng)可理解，硬件制造商可能會用不同的名詞來稱呼同一個組件。本說明書及權(quán)利要求并不以名稱的差異來作為區(qū)分組件的方式，而是以組件在功能上的差異來作為區(qū)分的準則。在通篇說明書及權(quán)利要求當(dāng)中所提及的“包含”及“包括”為一開放式的用語，故應(yīng)解釋成“包含但不限定于”?！按篌w上”是指在可接受的誤差范圍內(nèi)，本領(lǐng)域技術(shù)人員能夠在一定誤差范圍內(nèi)解決所述技術(shù)問題，基本達到所述技術(shù)效果。此外，“耦接”一詞在此包含任何直接及間接的電性耦接手段。因此，若文中描述一第一裝置耦接于一第二裝置，則代表該第一裝置可直接電性耦接于該第二裝置，或通過其它裝置或耦接手段間接地電性耦接至該第二裝置。以下所述為實施本發(fā)明的較佳方式，目的在于說明本發(fā)明的精神而非用以限定本發(fā)明的保護范圍，本發(fā)明的保護范圍當(dāng)視后附的權(quán)利要求所界定者為準。

請參考圖1，其根據(jù)本發(fā)明的一個實施例示出存儲器系統(tǒng)100。如圖1所示，存儲器系統(tǒng)100包括存儲器控制器110和由電源電壓vdd供電的存儲器模塊120，其中，存儲器模塊120包括存儲器接口電路122、控制電路124以及存儲器陣列126。在本實施例中，存儲器控制器110和存儲器模塊120通過多個耦接線互連，所述多個耦接線用于傳輸多個雙向(bi-directional)數(shù)據(jù)信號dq、寫時鐘信號wck、反向?qū)憰r鐘信號wckb、多個命令信號cmd、時鐘信號clk以及反向時鐘信號ckb。在一個實施例中，存儲器系統(tǒng)100為易失性存儲器系統(tǒng)，例如，dram系統(tǒng)，存儲器控制器110為dram存儲器控制器，而存儲器模塊120為dram存儲器模塊。

當(dāng)存儲器系統(tǒng)100為dram系統(tǒng)，所述多個命令信號至少包括行地址選通(rowaddressstrobe)、列地址選通(columnaddressstrobe)以及寫使能信號。此外，寫時鐘信號wck和反向?qū)憰r鐘信號wckb用于將數(shù)據(jù)信號dq鎖存至存儲器模塊120，時鐘信號clk和反向時鐘信號clkb用于將命令信號cmd鎖存至存儲器模塊120，且寫時鐘信號wck的頻率大于或等于時鐘信號clk的頻率。例如，存儲器120可使用寫時鐘信號wck和反向?qū)憰r鐘信號wckb對所述數(shù)據(jù)信號dq進行采樣和存儲，以供后續(xù)的信號處理。存儲器模塊120可使用時鐘信號clk和反向時鐘信號clkb對所述命令信號cmd進行采樣和存儲，以供后續(xù)的信號處理。

在存儲器系統(tǒng)100的操作中，存儲器控制器110用于從主機或處理器接收請求，并將數(shù)據(jù)信號dq、寫時鐘信號wck、反向?qū)憰r鐘信號wckb、多個命令信號cmd、時鐘信號clk以及反向時鐘信號ckb中的一部分傳輸至存儲器模塊120用于訪問存儲器模塊120。此外，存儲器控制110可包括相關(guān)的電路，例如，地址解碼器、處理電路、讀/寫緩沖器、控制邏輯和仲裁器等，用于執(zhí)行相應(yīng)的操作。存儲器接口電路122包括多個針腳(或襯墊)以及相關(guān)的接收電路。存儲器接口電路122用于從存儲器控制器110接收數(shù)據(jù)信號dq、寫時鐘信號wck、反向?qū)憰r鐘信號wckb、多個命令信號cmd、時鐘信號clk以及反向時鐘信號ckb，并選擇性地輸出所述接收的信號給控制電路124。控制電路124可包括讀/寫控制器、行解碼器和列解碼器?？刂齐娐?24用于從存儲器接口電路122接收信號以訪問存儲器陣列126。

由于本發(fā)明實施例主要關(guān)注終端電阻的耦接，因此，本發(fā)明將省略其他組件的詳細的描述。

請參考圖2，其根據(jù)本發(fā)明的一個實施例示出存儲器系統(tǒng)100的終端電阻的設(shè)計方案。如圖2所示，存儲器模塊120包括兩個終端電阻odt1和odt2，且終端電阻odt1和odt2彼此相連以允許寫時鐘信號wck和反向?qū)憰r鐘信號wckb在芯片上互連。終端電阻odt1和odt2可由金屬氧化物半導(dǎo)體、金屬線、多晶硅中的任意一種實現(xiàn)，或者，odt1和odt2為任意的阻抗可調(diào)的電阻器。終端電阻odt1和odt2不與任意的偏置電壓耦接，例如，接地電壓或電源電壓。具體而言，當(dāng)寫時鐘信號wck為高電壓電平，反向?qū)憰r鐘信號wckb為低電壓電平，電流流經(jīng)驅(qū)動器201、通道210_1、襯墊n1、終端電阻odt1和odt2、襯墊n2以及通道210_2后到達驅(qū)動器202；而當(dāng)寫時鐘信號wck為低電壓電平，反向?qū)憰r鐘信號wckb為高電壓電平，電流流經(jīng)驅(qū)動器202、通道210_2、襯墊n2、終端電阻odt1和odt2、襯墊n1以及通道210_1后到達驅(qū)動器201。在本實施例中，通道210_1和210_2可為封裝或印刷電路板上的傳輸線。

圖2中示出的終端電阻的數(shù)量僅用于描述的目地，并不是對本發(fā)明的限定。只需要存儲器120包括終端模塊(該終端模塊包括至少一個終端電阻)用于使寫時鐘信號wck與反向?qū)憰r鐘信號wckb建立耦接即可。實踐中，存儲器模塊120中的終端電阻的數(shù)量可由設(shè)計需要確定。

如圖2所示，通過使用終端電阻，阻抗匹配可更準確，信號的反射被降低，由此提高了信號的完整性。

圖2示出存儲器模塊120包括兩個終端電阻odt1和odt2用于耦接寫時鐘信號wck和反向?qū)憰r鐘信號wckb。在另一個實施例中，存儲器芯片120可進一步包括其他終端電阻用于耦接時鐘信號clk和反向時鐘信號clkb。請參考圖3，存儲器模塊120進一步包括終端電阻odt3和odt4，終端電阻odt3和odt4彼此相連以允許時鐘信號clk和反向?qū)憰r鐘信號clkb互連。在本實施例中，終端電阻可由金屬氧化物半導(dǎo)體、金屬線、多晶硅中的任意一種實現(xiàn)，或者，odt3和odt3為任意的阻抗可調(diào)的電阻器。且終端電阻odt3和odt4不與任意的偏置電壓耦接，例如，接地電壓或電源電壓。具體而言，當(dāng)時鐘信號clk為高電壓電平，反向時鐘信號clkb為低電壓電平，電流流經(jīng)驅(qū)動器203、通道210_3、襯墊n3、終端電阻odt3和odt4、襯墊n4以及通道210_4后到達驅(qū)動器204；而當(dāng)時鐘信號clk為低電壓電平，反向時鐘信號clkb為高電壓電平，電流流經(jīng)驅(qū)動器204、通道210_4、襯墊n4、終端電阻odt3和odt4、襯墊n3以及通道210_3后到達驅(qū)動器203。在本實施例中，通道210_3和210_4可為封裝或印刷電路板上的傳輸線。

此外，圖3中示出的終端電阻的數(shù)量僅用于描述的目地，并不是對本發(fā)明的限定。只需要存儲器120包括終端模塊(該終端模塊包括至少一個終端電阻)用于使時鐘信號clk與反向時鐘信號clkb建立耦接即可。實踐中，存儲器模塊120中的終端電阻的數(shù)量可由設(shè)計需要確定。

簡言之，在本發(fā)明的終端電阻結(jié)構(gòu)中，允許時鐘信號和反向時鐘信號在芯片上建立耦接。因此，阻抗匹配可更準確，信號的反射被降低，由此提高了信號的完整性。

權(quán)利要求書中用以修飾元件的“第一”、“第二”等序數(shù)詞的使用本身未暗示任何優(yōu)先權(quán)、優(yōu)先次序、各元件之間的先后次序、或所執(zhí)行方法的時間次序，而僅用作標識來區(qū)分具有相同名稱(具有不同序數(shù)詞)的不同元件。

本發(fā)明雖以較佳實施例揭露如上，然其并非用以限定本發(fā)明的范圍，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可做些許的更動與潤飾，因此本發(fā)明的保護范圍當(dāng)視權(quán)利要求所界定者為準。