本發(fā)明是有關(guān)于一種非易失性存儲器元件(non-volatile memory devices)。特別是有關(guān)于一種閃存元件，以及閃存元件的制作。

背景技術(shù)：

在使用介電電荷捕捉結(jié)構(gòu)(dielectric charge trapping structures)的存儲單元中，因?yàn)闆]有將電容耦合系數(shù)工程(coupling ratio engineering)納入設(shè)計之中，所以元件可以是平面結(jié)構(gòu)(planar)的。因?yàn)樵瞧矫娼Y(jié)構(gòu)，所以相鄰存儲單元之間的連接相當(dāng)小。隨著工藝的特征尺寸微小化的程度超過(小于)45納米，使用介電電荷捕捉結(jié)構(gòu)的存儲單元，預(yù)計將會超越浮柵(floating gate)存儲單元的重要性。

在一些平面存儲單元(planar memory cells)中，浮柵是與位于控制柵和浮柵之間的介電電荷捕捉結(jié)構(gòu)相互結(jié)合。在這種案例中，由于很難在介電電荷捕捉結(jié)構(gòu)中進(jìn)行擦除(erase)，使這種元件被認(rèn)為難以擦除而不具實(shí)用性。雖然增加額外材質(zhì)層會增加額外的工藝步驟成本，有一種平面存儲單元可以使用ONONO結(jié)構(gòu)作為介電電荷捕捉結(jié)構(gòu)。在這些使用ONONO結(jié)構(gòu)來作為介電電荷捕捉結(jié)構(gòu)的實(shí)例中，電荷主要是在介電電荷捕捉結(jié)構(gòu)上被寫入或擦除，而不是在浮柵上。

平面浮柵元件(planar floating gate devices)所面臨的問題之一，是在寫入過程中因?yàn)楫a(chǎn)生較大的電場，導(dǎo)致電荷容易注入多晶硅層間介電層(interpoly dielectric，IPD)。然而，由于位于多晶硅層間介電層中的電荷相當(dāng)難以移除，導(dǎo)致元件很難擦除，結(jié)果是使其不能用于閃存元件的應(yīng)用。

因此，有需要制作出一種具有簡單介電電荷捕捉結(jié)構(gòu)的平面存儲單元，并且使其在用來滿足寫入擦除操作時，能具有實(shí)用性。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的一個面向是在提供一種方法，其包括：

通過比位于非易失性存儲單元的電荷捕捉介電層上的第二電荷密度大的電荷密度來改變非易失性存儲單元的浮柵的第一電荷密度，藉以控制非易失性存儲單元的寫入與擦除。其中，浮柵和非易失性存儲單元皆是平面結(jié)構(gòu)。

本發(fā)明的一實(shí)施例更包括：上述寫入操作會通過改變第一電荷密度，使其從一個凈正電荷密度值(net positive charge density value)變成一個更負(fù)值(more negative)，來增加非易失性存儲單元的閾值電壓(threshold voltage)。

本發(fā)明的一實(shí)施例更包括：上述擦除操作會通過改變第一電荷密度，使其變成一個具有更正值(more positive)的凈正電荷密度值，來降低非易失性存儲單元的閾值電壓。

本發(fā)明的一實(shí)施例更包括：在擦除操作和寫入操作任一者之前，以一初始寫入操作(initial program operation)改變非易失性存儲單元的初始狀態(tài)(initial state)，使得電荷捕捉介電層具有第二電荷密度。

本發(fā)明的一實(shí)施例更包括：在擦除操作和寫入操作任一者之前，以一初始擦除操作(initial erase operation)改變非易失性存儲單元的初始狀態(tài)，使得電荷捕捉介電層具有第二電荷密度。

本發(fā)明的一實(shí)施例更包括：在擦除操作和寫入操作任一者之前，在非易失性存儲單元上進(jìn)行一初始寫入操作，使電荷捕捉介電層具有負(fù)值電荷密(negative charge density)，并使浮柵具有非負(fù)值電荷密度(nonnegative charge density)。

本發(fā)明說明書的一實(shí)施例更包括：在擦除操作和寫入操作任一者之前，在非易失性存儲單元上進(jìn)行一初始擦除操作，使電荷捕捉介電層具有負(fù)值電荷密，并使浮柵具有正值電荷密度(positive charge density)。

本發(fā)明的一實(shí)施例更包括：此非易失性存儲單元包括：

一半導(dǎo)體基材，具有一表面與位于基材中，該表面具有被通道區(qū)所分離的源極區(qū)和漏極區(qū)。

位于通道區(qū)上方的多層疊層結(jié)構(gòu)(multilayer stack)，其包括基材表面上的通道區(qū)上方的第一隧穿勢壘結(jié)構(gòu)(tunneling barrier)；位于隧穿勢壘結(jié)構(gòu)上方，且位于通道區(qū)上方的浮柵；以及位于浮柵的上方，且位于通道區(qū)上 方的電荷捕捉介電層；以及

一上方導(dǎo)體層，位于多層疊層結(jié)構(gòu)上方，且位于通道區(qū)的上方。

在本發(fā)明的一實(shí)施例中，電荷捕捉介電層是多層疊層結(jié)構(gòu)中唯一的一層電荷捕捉層。

在本發(fā)明的一實(shí)施例中，在非易失性存儲單元上的寫入和擦除操作，改變非易失性存儲單元的電荷捕捉介電層的第二電荷密度不超過50％。

本發(fā)明的一實(shí)施例更包括，在非易失性存儲單元上進(jìn)行一額外的-寫入或擦除-操作，通過施加一第二偏壓安排(bias arrangement)以改變電荷捕捉介電層的第二電荷密度，其中第二偏壓安排具有一個比寫入操作或擦除操作的第一電壓幅度(voltage magnitude)或第一持續(xù)時間(duration)還大的電壓強(qiáng)度。

本發(fā)明的一個面向是在提供一種非易失性存儲單元，包括一半導(dǎo)體基材、一多層疊層結(jié)構(gòu)、一上方導(dǎo)體層和一控制電路。半導(dǎo)體基材具有一表面與位于基材中且被通道區(qū)所分離的源極區(qū)和漏極區(qū)。多層疊層結(jié)構(gòu)位于通道區(qū)上方，其包括位于通道區(qū)上方的基材表面上方的第一隧穿勢壘結(jié)構(gòu)；位于隧穿勢壘結(jié)構(gòu)上方且位于通道區(qū)的上方的浮柵；以及位于浮柵的上方，且位于通道區(qū)的上方的電荷捕捉介電層。其中，浮柵和電荷捕捉介電層是平面結(jié)構(gòu)。上方導(dǎo)體層位于多層疊層結(jié)構(gòu)上方，且位于通道區(qū)的上方。控制電路，通過于電荷捕捉介電層上施加比第二電荷密度還大的電荷密度，使寫入與擦除操作改變浮柵的第一電荷密度，進(jìn)而控制非易失性存儲單元上的寫入和擦除操作。

在本發(fā)明的一實(shí)施例中，被此控制電路所控制的寫入操作，通過改變第一電荷密度，使其從一個凈正電荷密度值變成更負(fù)值，來增加非易失性存儲單元的閾值電壓。

在本發(fā)明的一實(shí)施例中，被此控制電路所控制的擦除操作，通過改變第一電荷密度，使其變成一個具有更正值的一個凈正電荷密度值，來降低非易失性存儲單元的閾值電壓。

在本發(fā)明的一實(shí)施例中，非易失性存儲單元在擦除操作和寫入操作任一者之前，具有一初始狀態(tài)；且此一控制電路在擦除操作和寫入操作任一者之前，控制一初始操作，以改變非易失性存儲單元初始狀態(tài)，使得電荷 捕捉介電層具有第二電荷密度。此初始操作可以是寫入操作或擦除操作。此初始操作可以使電荷捕捉介電層具有負(fù)值電荷密度，并使浮柵具有非負(fù)值電荷密度。

在本發(fā)明的一實(shí)施例中，控制電路控制寫入操作以施加具有第一寫入電壓值的第一寫入偏壓安排?？刂齐娐房刂莆挥诜且资源鎯卧系囊粋€額外寫入操作，通過施加具有第二寫入電壓值的第二寫入偏壓安排，來改變電荷捕捉介電層上的第二電荷密度。其中，第二寫入電壓值大于第一寫入電壓值。

在本發(fā)明的一實(shí)施例中，控制電路控制寫入操作以施加具有第一寫入持續(xù)時間的第一寫入偏壓安排?？刂齐娐房刂莆挥诜且资源鎯卧系囊粋€額外寫入操作，通過施加具有一個大于第一寫入持續(xù)時間的第二寫入持續(xù)時間的第二寫入偏壓安排，來改變電荷捕捉介電層上的第二電荷密度。

在本發(fā)明的一實(shí)施例中，控制電路控制寫入操作以施加具有第一擦除電壓值的第一擦除偏壓安排?？刂齐娐房刂莆挥诜且资源鎯卧系囊粋€額外擦除操作，通過施加具有一個大于第一擦除電壓值的第二擦除電壓值的第二擦除偏壓安排，來改變電荷捕捉介電層上的第二電荷密度。

在本發(fā)明的一實(shí)施例中，控制電路控制寫入操作以施加具有第一擦除持續(xù)時間的第一擦除偏壓安排?？刂齐娐房刂莆挥诜且资源鎯卧系囊粋€額外擦除操作，通過施加具有一個大于第一擦除持續(xù)時間的第二擦除持續(xù)時間的第二擦除偏壓安排，來改變電荷捕捉介電層上的第二電荷密度。

在本發(fā)明的一實(shí)施例中，電荷捕捉介電層是多層疊層結(jié)構(gòu)中唯一的一層電荷捕捉層。

本發(fā)明的另一個面向是在提供一種制作存儲單元的方法，其包括：

提供一半導(dǎo)體基材，此半導(dǎo)體基材具有一表面與位于基材中且被通道區(qū)所分離的源極區(qū)和漏極區(qū)；

提供位于通道區(qū)上方的一多層疊層結(jié)構(gòu)，其包括位于通道區(qū)上方的基材表面上的第一隧穿勢壘結(jié)構(gòu)；位于第一隧穿勢壘結(jié)構(gòu)上方，且位于通道區(qū)上方的一浮柵；以及位于浮柵的上方，且位于通道區(qū)上方的一電荷捕捉介電層，其中浮柵和電荷捕捉介電層都是平面結(jié)構(gòu)；以及

提供一上方導(dǎo)體層，位于多層疊層結(jié)構(gòu)上方，且位于通道區(qū)的上方。

提供一控制電路，控制非易失性存儲單元上的寫入和擦除操作。通過施加比位于電荷捕捉介電層上的第二電荷密度還大的電荷密度，使寫入與擦除操作改變浮柵的第一電荷密度。本發(fā)明的上述實(shí)施例及其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，特舉數(shù)個較佳實(shí)施例，并配合所附圖式，作詳細(xì)說明如下：

附圖說明

圖1是沿著一已知浮柵存儲單元的字線方向所繪示的結(jié)構(gòu)剖面示意圖。

圖2是沿著一已知具有平面存儲單元結(jié)構(gòu)和連續(xù)電荷捕捉架構(gòu)的浮柵存儲單元的字線方向所繪示的結(jié)構(gòu)剖面示意圖。

圖3是沿著一已知具有平面存儲單元結(jié)構(gòu)和塊狀(lumped)電荷捕捉架構(gòu)浮柵存儲單元的字線方向所繪示的結(jié)構(gòu)剖面示意圖。

圖4是繪示一種包含存儲單元的存儲器陣列的結(jié)構(gòu)透視圖，其具有浮柵結(jié)構(gòu)和介電電荷捕捉結(jié)構(gòu)的組合，且介電電荷捕捉結(jié)構(gòu)在充電之后，其電荷密度實(shí)值保持恒定。

圖5是繪示正和負(fù)柵極電壓在有和沒有電荷捕捉的情形下，其閾值電壓的漂移圖。

圖6是繪示有電荷捕捉的不同氧化物層中的電流密度圖。

圖7是繪示沒有電荷捕捉的不同氧化物層中的電流密度圖。

圖8是繪示沒有電荷捕捉的寫入操作的能帶圖(band diagram)。

圖9是繪示沒有電荷捕捉的擦除操作的能帶圖。

圖10是繪示浮柵具有和不具有初始電荷密度時，寫入和擦除操作的閾值電壓漂移圖。

圖11是繪示隧穿氧化物層(tunnel oxide)在不同隧穿氧化物層厚度與不同電流機(jī)制(current mechanisms)中的電流密度-電場關(guān)系圖。

圖12是繪示寫入操作對于位于氮化物層和浮柵之間不同厚度的O1氧化物層的電流密度圖。

圖13是繪示在位于氮化物層和浮柵之間具有不同厚度的O1氧化物層中進(jìn)行寫入操作的閾值電壓漂移圖。

圖14是繪示在位于氮化物層和浮柵之間具有不同厚度的O1氧化物層 中進(jìn)行擦除操作的閾值電壓漂移圖。

圖15是繪示在具有不同厚度的隧穿氧化物層中進(jìn)行寫入操作的電流密度圖。

圖16是繪示具有不同固定電荷密度的電荷捕捉層的寫入和擦除操作閾值電壓圖。

圖17是繪示具有不同固定電荷密度的電荷捕捉層的電壓-電流關(guān)系圖。

圖18是繪示具有不同固定電荷密度的電荷捕捉層的浮柵電壓-控制柵電壓關(guān)系圖。

圖19是繪示具有不同固定電荷密度的電荷捕捉層的寫入操作閾值電壓偏移圖。

圖20是繪示具有電荷捕捉的寫入操作的能帶圖。

圖21是繪示具有不同固定電荷密度的電荷捕捉層的擦除操作閾值電壓偏移圖。

圖22是繪示具有電荷捕捉的擦除操作的能帶圖。

圖23是繪示寫入操作動態(tài)地將電荷加入電荷捕捉層時的閾值電壓偏移圖。

圖24是繪示寫入操作在不同氧化物層上的電流密度圖。

圖25是繪示寫入操作動態(tài)地將電荷加入電荷捕捉層時浮柵上的電壓偏移圖。

圖26是繪示寫入操作動態(tài)地將電荷加入電荷捕捉層時浮柵上的電荷密度圖。

圖27是繪示寫入操作動態(tài)地將電荷加入電荷捕捉層時電荷捕捉層上的電壓偏移圖。

圖28是繪示寫入操作動態(tài)地將電荷加入電荷捕捉層時電荷捕捉層上的電荷密度圖。

圖29是繪示擦除操作動態(tài)地將電荷加入電荷捕捉層時的閾值電壓偏移圖。

圖30是繪示擦除入操作在不同氧化物層上的電荷密度圖。

圖31是繪示擦除操作動態(tài)地將電荷加入電荷捕捉層時浮柵上的閾值電壓偏移圖。

圖32是繪示擦除操作動態(tài)地將電荷加入電荷捕捉層時浮柵上的電荷密度圖。

圖33是繪示擦除操作動態(tài)地將電荷加入電荷捕捉層時電荷捕捉層上的電壓偏移圖。

圖34是繪示擦除操作動態(tài)地將電荷加入電荷捕捉層時電荷捕捉層上的電荷密度圖。

圖35至圖37是繪示顯示寫入與擦除循環(huán)動作的閾值電壓圖，其分別依序繪示一初始寫入操作、后續(xù)擦除操作以及另一個寫入操作。

圖38至圖40是繪示顯示寫入與擦除循環(huán)動作的閾值電壓圖，其分別依序繪示一初始擦除操作、后續(xù)寫入操作以及另一個擦除操作。

圖41至圖43是繪示顯示寫入與擦除循環(huán)動作的浮柵和電荷捕捉層電荷密度圖，其分別依序繪示一初始寫入操作、后續(xù)擦除操作以及另一個寫入操作。

圖44至圖46是繪示顯示寫入與擦除循環(huán)動作的浮柵和電荷捕捉層電荷密度圖，其分別依序繪示一初始擦除操作、后續(xù)寫入操作以及另一個擦除操作。

圖47是繪示具有電荷捕捉的寫入操作的另一種能帶圖。

圖48是繪示具有電荷捕捉的擦除操作的另一種能帶圖。

圖49是根據(jù)本發(fā)明的一實(shí)施例繪示一具有電荷捕捉浮柵(charge trapping floating gate，CTFG)存儲單元陣列和控制電路的集成電路的簡化圖，其中電荷捕捉層在充電之后，其電荷密度在正常操作(regular operation)中實(shí)質(zhì)保持恒定。

【符號說明】

1：通道 2：介電溝道

3：隧穿勢壘結(jié)構(gòu) 4：浮柵

5：氧化硅層 6：氮化硅層

7：氧化硅層 8：字線

9：字線 10：字線

11：通道 12：介電溝道

13：隧穿勢壘結(jié)構(gòu) 14：浮柵

15：介電層 16：電荷捕捉結(jié)構(gòu)

17：介電層 20：介電電荷捕捉結(jié)構(gòu)

35：電場 36：電場

112：反向存儲窗 117：區(qū)域

135：電場 136：電場

22、23、25、26、28、29、30、32、33、38、39、40、41、45、45、47、48、50、51、52、53、54、56、57、59、60、62、63、64、65、79、80、81、83、84、85、87、88、89、90、91、93、94、95、96、97、99、100、102’103、105、106、107、108、109、111、114、115、116、121、119、123、125、127、129、130、131、135、133、137、139、141，143，145、147，149、151、153、154、156、157、159、160、162、163：跡線

1900：高密度快閃陣列具有/浮柵/電荷捕捉存儲單元電荷捕捉層充電后，電荷密度實(shí)質(zhì)保持恒定

1901：行譯碼器 1902：字線

1903：列譯碼器 1904：位線

1905：總線 1906：偵測放大器以及數(shù)據(jù)輸入結(jié)構(gòu)

1907：數(shù)據(jù)總線 1908：偏壓安排供應(yīng)電壓

1909：寫入、擦除及讀取的偏壓安排狀態(tài)機(jī)

19111：數(shù)據(jù)輸入線 1915：數(shù)據(jù)輸出線

1950：集成電路 STI：介電溝道

CHANNEL/BL：通道/位線

FG：浮柵 W：存儲單元間距

J_O1：流入電流密度 J_O2：外流電流密度

J_TUNOX：隧穿氧化層電流密度

J_ONO：ONO電流密度 J_in：流入電流密度

J_out：流出電流密度 O2：氧化物層

O1：氧化物層 T_unOx：隧穿氧化層

TOX：隧穿氧化層 Sub：基材

IGD：柵極層間介電層 F_igd：電場

F_tunox：電場 F_blkox：電場

F_IL：電場 FN：FN隧穿

DT：直接隧穿 CG：控制柵

PGM：寫入 ERS：擦除

Q_{fg_ini}：浮柵初始電荷密度

Q_fg：浮柵電荷密度

Q_ipd：柵極層間介電層電荷密度

Q_IL：中間層電荷密度

WL：字線

具體實(shí)施方式

圖1是沿著一傳統(tǒng)浮柵元件的字線8所繪示的結(jié)構(gòu)剖面示意圖。存儲單元的通道1形成在半導(dǎo)體本體(semiconductor body)上，并沿著垂直分頁(page)的方向延伸，用以作為位線(bit line，CHANNEL/BL)。半導(dǎo)體本體中的每一條位線是通過使用，例如淺溝道隔離(shallow trench isolation，STI)技術(shù)或其他方法，所形成的介電溝道(dielectric trench)2來和另一條位線彼此隔離。隧穿勢壘結(jié)構(gòu)3，例如隧穿氧化物層，形成在通道1上方。多晶硅浮柵4形成在隧穿勢壘結(jié)構(gòu)3上方。多晶硅層間介電層，在本實(shí)施例中，包含氧化硅層(silicon oxide)5、氮化硅層6和氧化硅層7，形成在多晶硅浮柵(FG)4上方。這些非平面的(nonplanar)多晶硅層間介電層(5-7)是設(shè)計來阻擋字線(WL)8和多晶硅浮柵4之間的電荷泄漏(charge leakage)。同時，多晶硅浮柵4必須相對較厚(在本技術(shù)中，必需大于100納米(nanometers))，藉以提供較大的表面積，以連接字線8和多晶硅浮柵4。這個較大的表面積可以增加浮柵元件的電容耦合系數(shù)(coupling ratio)，在寫入和擦除其間，由字線8傳輸較大的電壓至浮柵4。然而，這個較厚的浮柵構(gòu)件，會在相鄰導(dǎo)線的相鄰浮柵之間形成嚴(yán)重的干擾。在圖式中，電子散布在圖式左邊的存儲單元的浮柵表面。圖式右邊的存儲單元中的任何電子，會在相鄰的浮柵之間形成不希望產(chǎn)生的電場，進(jìn)而造成電荷泄漏，例如通過逸散(de-trapping)而進(jìn)入淺溝道隔離結(jié)構(gòu)中的外圍缺陷(surrounding defects)或氧化物層陷阱(oxide traps)中。相鄰存儲單元之間的干擾問題，一直是促使SONOS-型介電電荷捕捉元件的研究與實(shí)施的顯著動機(jī)。在SONOS-型介 電電荷捕捉元件中，電荷被網(wǎng)羅于深層陷阱(deep traps)中，而較不會裸露干擾鄰接的存儲單元，進(jìn)而造成電荷泄漏。

再加上，隨著存儲器胞的制造技術(shù)可用來制作30納米的元件，儲存在存儲單元中的電子變得非常少。例如一般相信，在較小存儲單元中用來形成存儲狀態(tài)的電子數(shù)目可能小于100個。隨著形成存儲狀態(tài)的電子數(shù)目越來越少，相鄰存儲單元間的干擾及其他形式的電荷泄漏，對于存儲單元結(jié)構(gòu)的設(shè)計變得更加關(guān)鍵。

圖2是沿著字線(WL)10所繪示的浮柵元件的結(jié)構(gòu)剖面示意圖。在圖2所繪示的結(jié)構(gòu)中，存儲單元的通道11形成在半導(dǎo)體本體上，并沿著垂直分頁的方向延伸，用以作為位線(bit line)。半導(dǎo)體本體中的每一條位線是通過使用介電溝道12來和另一條位線彼此隔離。隧穿勢壘結(jié)構(gòu)13形成在通道11上方。浮柵14形成在隧穿勢壘結(jié)構(gòu)13上方。一種平面或近似平面的多晶硅層間介電層，也稱作柵極間介電層(intergate dielectric，IGD)，在本實(shí)施例中包括介電層15、電荷捕捉結(jié)構(gòu)16和介電層17，沿著字線10延伸跨過浮柵結(jié)構(gòu)的上表面。在將于下文詳述的初始寫入或擦除操作之后，氮化硅層16繪示為被電子所填充。用來加入或從柵極間介電層移除電子的寫入或擦除操作，可以在電荷捕捉結(jié)構(gòu)16中儲存或從移除電荷。

在一些實(shí)施例之中，隧穿勢壘結(jié)構(gòu)13可以包括二氧化硅(silicon dioxide)或氮氧化硅(silicon oxynitride)。在一些實(shí)施例之中，隧穿勢壘結(jié)構(gòu)13包括厚度在4納米到6納米之間的二氧化硅。在一些實(shí)施例之中，電荷捕捉結(jié)構(gòu)16包括氮化硅、富硅氮化硅(silicon rich nitride)、納米粒子嵌入介電層(nano-particle embedded dielectrics)或其他電荷捕捉材料。在一些實(shí)施例之中，電荷捕捉結(jié)構(gòu)16包括厚度在3納米到7納米之間的氮化硅。在一些實(shí)施例之中，介電層15和17(具有2納米到5納米之間的等效氧化層厚度(equivalent oxide thickness,EOT))包括二氧化硅或其他介電材料，例如高介電系數(shù)(high-k)金屬氧化物，像氧化鋁(Al₂O₃)或氧化鋡(Hf₂O₃)等…。在一些實(shí)施例之中，浮柵14可以包括p型多晶硅、n型多晶硅或無摻雜多晶硅。在一些實(shí)施例之中，字線10(也稱作上方導(dǎo)體層、柵極或控制柵)可以包括p型多晶硅、n型多晶硅或其他摻雜的半導(dǎo)體材質(zhì)。其他實(shí)施例則使用金屬、金屬復(fù)合物或金屬和金屬復(fù)合物的組合來作為柵極，例如使用 鉑(platinum)、氮化鉭(tantalum nitride,)、金屬硅化物(metal silicides)、鋁或其他金屬或其他金屬復(fù)合物的柵極材料(例如，鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、釕(Ru)、銥(Ir)、氧化釕(RuO₂)、氧化銥(IrO₂)、鎢(W)、氮化鎢(WN)以及其他)。這些實(shí)施例中所選用的材料，都僅是例示容易制造的材料。其它各種材料及其組合也可用于存儲單元的各層和其結(jié)構(gòu)之中。

在一個代表性的實(shí)施例之中，介電層15、電荷捕捉結(jié)構(gòu)16和介電層17可以稱為O1/N/O2。因此，多晶硅層間介電層/柵極間介電層包含氮化物層；且隧穿勢壘結(jié)構(gòu)13可以稱為隧穿氧化物結(jié)構(gòu)。

圖3是沿著字線10所繪示的浮柵元件的結(jié)構(gòu)剖面示意圖。圖3所繪示的結(jié)構(gòu)與圖2所繪示的結(jié)構(gòu)類似。差別在圖3繪示的電荷捕捉結(jié)構(gòu)16為塊體而非連續(xù)的結(jié)構(gòu)。因此相鄰?fù)ǖ?1之間的電荷捕捉結(jié)構(gòu)16為非連續(xù)結(jié)構(gòu)。在將于下文詳述的初始寫入或擦除操作之后，電荷捕捉結(jié)構(gòu)16繪示為被電子所填充。

圖4是繪示位于具有第一字線10和第二字線9的基材上的一部分陣列結(jié)構(gòu)的簡化透視圖。其中第一字線10和第二字線90是沿著存儲單元行(row)排列。源極區(qū)和漏極區(qū)是通過在字線之間注入摻質(zhì)(implant dopants)的方式，定義在字線的相反兩側(cè)。介電材料(為了便于觀察，在圖4中被移除)填充在字線之間。溝道隔離結(jié)構(gòu)12電性隔離相鄰的浮柵和相鄰的位線。在圖4中，此結(jié)構(gòu)被簡化以繪示位于浮柵14上方的介電電荷捕捉結(jié)構(gòu)20為一單獨(dú)元件，并認(rèn)知到介電電荷捕捉結(jié)構(gòu)20可以通過塊狀或連續(xù)的結(jié)構(gòu)，以及不同材質(zhì)及不同厚度的組合來制作。所形成的元件的近似平面結(jié)構(gòu)，可以使存儲單元間距(pitch)W的尺寸，隨著工藝的最小特征尺寸的縮小而縮小。

此處所述的存儲單元也可以適用于其他陣列結(jié)構(gòu)。例如此處所述用于電荷捕捉/浮柵存儲單元的陣列結(jié)構(gòu)，可以在NOR閃存結(jié)構(gòu)及NAND閃存結(jié)構(gòu)中實(shí)施。另外，此處所述用于電荷捕捉/浮柵存儲單元的陣列結(jié)構(gòu)，也可以使用薄膜晶體管(thin-film transistor，TFT)技術(shù)和絕緣體上硅(silicon-on-insulator)技術(shù)來加以實(shí)現(xiàn)。電荷捕捉/浮柵存儲元件可以在n-型通道和p-型通道技術(shù)中實(shí)施。

圖5是繪示正和負(fù)柵極電壓在有和沒有電荷捕捉的情形下，其閾值電 壓的漂移圖。圖5是繪示以18V的控制柵電壓在柵極層間介電層上所作的寫入跡線(program traces)，其中柵極層間介電層僅捕捉電荷22而不捕捉電荷23。圖5也繪示以-18V的控制柵電壓在柵極層間介電層上所作的擦除跡線。其中柵極層間介電層僅捕捉電荷25而不捕捉電荷26。

在一個實(shí)際的非易失性存儲器元件中，寫入和擦除操作，會在執(zhí)行寫入和擦除操作之后，形成足夠的寫入和擦除存儲窗(program and erase window)或閾值電壓差。柵極層間介電層缺乏捕捉電荷23和26的能力，所以并沒有寫入和擦除存儲窗形成。柵極層間介電層具有捕捉電荷22和25的能力，所以有寫入和擦除存儲窗形成。

圖6是繪示有電荷捕捉的不同氧化物層中的電流密度圖。圖6是繪示以18V的控制柵電壓6所作的寫入跡線，并繪示在O1氧化物層、O2氧化物層和隧穿氧化物結(jié)構(gòu)中的電流密度圖。在曲線的早期部分，O2氧化物層的電流密度跡線28因?yàn)闁艠O層間介電層捕捉電荷，與O1氧化物層的電流密度跡線29和隧穿氧化物結(jié)構(gòu)的電流密度跡線30相比，顯得非常低。這樣的電流密度差異顯示，在曲線的早期部分，流入的電流密度(current density-in)遠(yuǎn)高于流出的電流密度(current density-out)，因此寫入和擦除存儲窗被打開。O1氧化物層的電流密度跡線29和隧穿氧化物結(jié)構(gòu)的電流密度跡線30相等。

圖7至圖10是有關(guān)在不具有介電電荷捕捉結(jié)構(gòu)的狀況下的寫入和擦除存儲窗。

圖7是繪示在沒有電荷捕捉的不同氧化物層中的電流密度曲線。圖7繪示具有18V控制柵電壓的寫入跡線，繪示在ONO 32和隧穿氧化物結(jié)構(gòu)33中的電流密度跡線。僅管為氮化物，在此一模擬中，柵極層間介電層16并不捕捉電荷。ONO 32中的電流密度J_ONO跡線等于隧穿氧化物結(jié)構(gòu)33中的電流密度J_TUNOX跡線。相等的電流密度顯示，流入的電流密度J_O1實(shí)質(zhì)等于流出的電流密度J_O2，寫入和擦除存儲窗并未被打開。流入的電流密度實(shí)質(zhì)等于流出的電流密度，是因?yàn)橄嗤碾妶隹缭搅薕NO和隧穿氧化物結(jié)構(gòu)。而相同的電場是起因于非易失性存儲單元的平面結(jié)構(gòu)。

按照柵極層間介電結(jié)構(gòu)(igd)和隧穿氧化物結(jié)構(gòu)(tunox)的面積(A)和電容(C)的關(guān)系，柵極耦合率(gate coupling ratio，GCR)的公式如下，其中有 效氧化物厚度(EOT)被代入作為電容值，具體公式如下：

GCR＝A_igd*C_igd/(A_igd*C_igd+A_tunox*C_tunox)

＝A_igd*EOT_tunox/(A_igd*EOT_tunox+A_tunox*EOT_igd)

在上述的GCR公式中，具有較高A_igd和較薄EOT_igd者，其GCR較高。

在平面存儲單元構(gòu)造中，因?yàn)锳_igd＝A_tunox使得GCR公式簡化如下：

GCR＝EOT_tunox/(EOT_tunox+EOT_igd)

在前述的GCR公式中，具有較薄EOT_igd者，其GCR較高。EOT可被定義為等于介電層厚度乘以二氧化硅的介電常數(shù)和該材質(zhì)層的介電系數(shù)的比值。然而，較薄EOT_igd會減損可靠度，且可能會影響寫入和擦除存儲窗。一種解決方式是采用具有高介電系數(shù)的柵極層間介電層，使其厚度夠薄或電容值足夠，且厚度足以被隧穿。

在一個實(shí)施例中，柵極層間介電層的結(jié)構(gòu)可以是O1/N/O2，其中O1氧化物層和O2氧化物層是氧化硅，N層是氮化硅。O1氧化物層位于浮柵和氮化硅層之間。O2氧化物層位于氮化硅層和控制柵之間。在一些實(shí)施例中，為了元件可靠度(reliability)，O1氧化物層和O2氧化物層二者界面氧化物(interfacial oxide)的厚度大于在這個厚度范圍中，寫入和擦除操作會產(chǎn)生強(qiáng)度約為10-12MV/cm的電場。在此一模擬中，柵極層間介電層并不會捕捉電荷，而是以FN注入(FN injection)為主。不論GCR大或小，流入浮柵14中的注入電流(injection current)等于流出浮柵14的排出電流(ejection current)。如圖7至圖10的連續(xù)繪示，當(dāng)流入的電流密度實(shí)質(zhì)等于流出的電流密度時，寫入和擦除存儲窗不會被打開。

圖8是繪示沒有電荷捕捉的寫入操作的能帶圖。此能帶圖，由左至右，包括控制柵(CG)10、O2氧化物層17、柵極層間介電層(IGD)16、O1氧化物層15、浮柵(FG)14、隧穿氧化層(Tun ox)13和基材(Sub)11。圖8繪示兩個相等的電場F_igd 35和F_tunox 36。

圖9是繪示沒有電荷捕捉的擦除操作的能帶圖。此能帶圖，由左至右，包括控制柵(CG)10、O2氧化物層17、柵極層間介電層16、O1氧化物層15、浮柵14、隧穿氧化層(Tun ox)13和基材(Sub)11。圖9繪示兩個相等的電場F_igd 35和F_tunox 36。

在圖8和圖9之中，柵極層間介電層16不會捕捉電荷。應(yīng)用高斯定 律(Gauss’s Law)，電場的發(fā)散程度(divergence)代表電荷密度，由于各相等的電場F_igd 35和F_tunox 36，在靜止?fàn)顟B(tài)下(steady state,)，浮柵14的電荷密度為零(且柵極層間介電層16中的電荷密度也為零)。

圖10是繪示浮柵具有和不具有初始電荷密度時，寫入和擦除操作的閾值電壓漂移圖。圖10繪示以18V的控制柵電壓，在不會捕捉電荷的柵極層間介電層上所作的寫入跡線，其在浮柵39上具有起始電荷密度(Wi Qfg_ini)，在浮柵38上則不具有起始電荷密度(Wo Qfg_ini)。圖10同時繪示以-18V的控制柵電壓，在不會捕捉電荷的柵極層間介電層上所作的擦除跡線，其在浮柵41上具有起始電荷密度，在浮柵40上則不具有起始電荷密度。所有的跡線合壟于曲線圖的右側(cè)43。這表示，無論浮柵上的起始電荷密度為何，在穩(wěn)定狀態(tài)下浮柵的電荷密度為零(且柵極層間介電層中的電荷密度也為零)。

圖11至圖15是有關(guān)于具有直接隧穿的寫入和擦除存儲窗。

圖11是繪示隧穿氧化物層在不同隧穿氧化物層厚度與不同電流機(jī)制中的電流密度-電場關(guān)系圖。

施加于厚度為的隧穿氧化物層(TOX＝20A)，跡線45和46分別代表通過FN隧穿和直接隧穿所形成的電流密度分量(current density component)。施加于厚度為的隧穿氧化物層(TOX＝40A)，跡線50和51分別代表通過FN隧穿和直接隧穿所形成的電流密度分量。施加于厚度為的隧穿氧化物層(TOX＝60A)，跡線47和48分別代表通過FN隧穿和直接隧穿所形成的電流密度分量。施加于厚度為的隧穿氧化物層(TOX＝100A)，跡線53和54分別代表通過FN隧穿和直接隧穿所形成的電流密度分量。此圖顯示在整個電場范圍中，厚度為的隧穿氧化物層以直接隧穿為主。當(dāng)?shù)璧膶?dǎo)帶邊緣(conduction band edge)Ec(SiN)由氧化硅的導(dǎo)帶邊緣Ec(SiO)偏移1.2eV時，厚度為的O1氧化物層，在電場強(qiáng)度>10MV/cm下，只有O1氧化物層被測繪出產(chǎn)生隧穿現(xiàn)象。此圖也顯示，較厚的隧穿氧化層，在較高的電場強(qiáng)度下，F(xiàn)N隧穿凌駕于直接隧穿之上。此圖也顯示，當(dāng)隧穿氧化層的厚度增加，以FN隧穿為主的電場范圍延伸至較低的電場值。由于將氮化硅排除于模擬之外，此模擬過分夸大厚度小于的隧穿氧化物層的電流。

圖12是繪示寫入操作對于位于氮化物層和浮柵之間不同厚度的O1氧化物層的電流密度圖。

具有厚度分別為的O1/N/O2的柵極層間介電結(jié)構(gòu)，跡線56和57分別顯示流出的電流密度J_out和流入的電流密度J_in。二者間巨大的差異表示，跡線56中的直接隧穿電流分量居主導(dǎo)地位，而凌駕于跡線57中的FN隧穿電流分量。其中跡線56代表從浮柵穿過O1氧化物層往控制柵流出的電流密度；跡線57代表由通道往浮柵流出的電流密度。由于流出的電流密度大于流出的電流密度，因此打開寫入存儲窗。具有厚度分別為的O1/N/O2的柵極層間介電結(jié)構(gòu)，跡線59和60分別顯示流出的電流密度和流入的電流密度。跡線57、59和60顯示FN隧穿電流分量居于主導(dǎo)地位。

圖13是繪示在位于氮化物層和浮柵之間具有不同厚度的O1氧化物層中進(jìn)行寫入操作的閾值電壓漂移圖。

當(dāng)控制柵施加18V的寫入電壓時，跡線62和63分別代表具有厚度分別為的O1/N/O2的柵極層間介電結(jié)構(gòu)與具有厚度分別為的O1/N/O2的柵極層間介電結(jié)構(gòu)的電壓漂移。其中具有厚度分別為的O1/N/O2的柵極層間介電結(jié)構(gòu)的跡線62顯示，因?yàn)樨?fù)向電壓偏移，使寫入存儲窗反向打開。具有厚度分別為的O1/N/O2的柵極層間介電結(jié)構(gòu)的跡線63顯示極小的寫入存儲窗。對寫入操作而言，O1氧化物層的厚度決定了電壓偏移的行為。

圖14是繪示在位于氮化物層和浮柵之間具有不同厚度的O1氧化物層中進(jìn)行擦除操作的閾值電壓漂移圖。

當(dāng)控制柵施加-18V的寫入電壓時，跡線64和65分別代表具有厚度分別為的O1/N/O2的柵極層間介電結(jié)構(gòu)與具有厚度分別為的O1/N/O2的柵極層間介電結(jié)構(gòu)的電壓漂移。由于跡線64和65顯示流入浮柵的電流等于流出符柵的電流，跡線64和65都未顯示出擦除存儲窗。對擦除操作而言，O2氧化物層的厚度決定了電壓偏移的行為。

圖15是繪示在具有不同厚度的隧穿氧化物層中進(jìn)行寫入操作的電流密度圖。如圖11所繪示，并補(bǔ)充方框66以標(biāo)示出和圖13及圖14的寫入 及擦除操作相關(guān)的電場強(qiáng)度范圍。

圖16至圖21是有關(guān)于固定捕捉電荷的柵極層間介電結(jié)構(gòu)，其中電荷并非在寫入或擦除過程中被捕捉，而是在寫入或擦除之前，被放置于柵極層間介電結(jié)構(gòu)上。

圖16是繪示具有不同固定電荷密度的電荷捕捉層的寫入和擦除操作閾值電壓圖。當(dāng)柵極層間介電結(jié)構(gòu)O1/N/O2的O1氧化層和O2氧化層具有至少的厚度時，F(xiàn)N隧穿為主要的電流機(jī)制。固定于電荷捕捉層中的電荷數(shù)量并不應(yīng)響GCR。其中，被仿真的元件具有厚度為的O1/N/O2以及厚度為的隧穿氧化層。

當(dāng)控制柵施加18V的寫入電壓時，跡線79、80和81顯示閾值電壓以及位于電荷捕捉層上的柵極層間介電結(jié)構(gòu)的電荷密度(C/um)，在未充電的狀況下分別為2×10¹⁹和-2×10¹⁹。沒有一條跡線顯示出閾值電壓偏移。

當(dāng)控制柵施加-18V的擦除電壓時，跡線83、84和85顯示閾值電壓和位于電荷捕捉層上的柵極層間介電結(jié)構(gòu)的電荷密度(C/um)之間的關(guān)系。其中柵極層間介電結(jié)構(gòu)的電荷密度(C/um)在未充電的狀況下分別為2×10¹⁹和-2×10¹⁹。不像所有寫入跡線，跡線84顯示出「反向」存儲窗，其中擦除導(dǎo)致了正向閾值電壓偏移；跡線85顯示出一般的存儲窗，其中擦除導(dǎo)致了負(fù)向閾值電壓偏移。固定在柵極層間介電結(jié)構(gòu)上的負(fù)電荷密度(-Qigd)和正電荷密度(-Qigd)分別造成一般和反向的寫入和擦除瞬時(transient)。

圖17是繪示具有不同固定電荷密度的電荷捕捉層的電壓-電流關(guān)系圖。跡線87、88、89、90和91顯示電壓-電流和位于電荷捕捉層上的柵極層間介電結(jié)構(gòu)的電荷密度(C/um)之間的關(guān)系，其中柵極層間介電結(jié)構(gòu)的電荷密度(C/um)在未充電的狀況下分別為1×10¹⁹、2×10¹⁹、-1×10¹⁹和-2×10¹⁹。這個趨勢顯示，更多的正電荷密度會導(dǎo)致較高的電流，并在較低的柵極電壓下達(dá)到電流飽和；更多的負(fù)電荷密度會導(dǎo)致較低的電流，并在較高的柵極電壓下達(dá)到電流飽和。

圖18是繪示具有不同固定電荷密度的電荷捕捉層的浮柵電壓-控制柵電壓關(guān)系圖。跡線93、94、95、96和97顯示浮柵電壓-控制柵和位于電荷捕捉層上的柵極層間介電結(jié)構(gòu)的電荷密度(C/um)之間的關(guān)系，其中柵極層間介電結(jié)構(gòu)的電荷密度(C/um)在未充電的狀況下分別為1×10¹⁹、2×10¹⁹、 -1×10¹⁹和-2×10¹⁹。所有跡線的GCR都同為0.434。這表示柵極層間介電結(jié)構(gòu)上不同的電荷密度，并不會改變GCR。

圖19是繪示具有不同固定電荷密度的電荷捕捉層的寫入操作閾值電壓偏移圖。當(dāng)控制柵施加18V的寫入電壓時，跡線99、100、101、102和103顯示閾值電壓的改變和位于電荷捕捉層上的柵極層間介電結(jié)構(gòu)的電荷密度(C/um)之間的關(guān)系。其中柵極層間介電結(jié)構(gòu)的電荷密度(C/um)在未充電的狀況下分別為1×10¹⁹、2×10¹⁹、-1×10¹⁹和-2×10¹⁹。所有跡線都等于0。

圖20是繪示具有電荷捕捉的寫入操作的能帶圖。

此能帶圖，由左至右，包括控制柵(CG)10、O2氧化物層17、柵極層間介電層(IGD)16、O1氧化物層15、浮柵(FG)14、隧穿氧化層(Tun ox)13和基材(Sub)11。圖20繪示兩個相等的電場F_igd 35和F_tunox 36，以及兩個相等的電流密度J_igd和J_tunox分別穿過兩氧化物層。

應(yīng)用高斯定律，電場的發(fā)散程度代表電荷密度，由于個相等的電場F_igd35和F_tunox 36，在靜止?fàn)顟B(tài)下，無論柵極層間介電結(jié)構(gòu)上的電荷密度為何，浮柵14的電荷密度為0。來自于寫入操作的閾值電壓變化量也為0。寫入操作之后的閾值電壓偏移為-Q_{igd x}/C_igd，其中X表示浮柵的電荷密度Q_fg電容值與柵極層間介電結(jié)構(gòu)的電荷密度Q_{igd x}電容值的比例。

圖21是繪示具有不同固定電荷密度的電荷捕捉層的擦除操作閾值電壓偏移圖。跡線105、106、107、108和109顯示閾值電壓的改變和位于電荷捕捉層上的柵極層間介電結(jié)構(gòu)的電荷密度(C/um)之間的關(guān)系。其中柵極層間介電結(jié)構(gòu)的電荷密度(C/um)在未充電的狀況下分別為1×10¹⁹、2×10¹⁹、-1×10¹⁹和-2×10¹⁹。只有跡線105沒有電荷密度，其值為0。這個趨勢顯示，更多的正電荷密度會導(dǎo)致更多正向的閾值電壓變化量；更多的負(fù)電荷密度會導(dǎo)致更多負(fù)向的閾值電壓變化量。

圖22是繪示具有電荷捕捉的擦除操作的能帶圖。

此能帶圖，由左至右，包括控制柵(CG)10、O2氧化物層17、柵極層間介電層(IGD)16、O1氧化物層15、浮柵(FG)14、隧穿氧化層(Tun ox)13和基材(Sub)11。圖21繪示兩個相等的電場F_igd 35和F_tunox 36，以及兩個相等的電流密度J_igd和J_tunox分別穿過兩氧化物層。

應(yīng)用高斯定律，電場的發(fā)散程度代表電荷密度，由于個相等的電場F_igd 35和F_tunox 36，在靜止?fàn)顟B(tài)下，浮柵14和柵極層間介電結(jié)構(gòu)上電荷密度的總和為0。浮柵14和柵極層間介電結(jié)構(gòu)上的電荷密度數(shù)值相等，但正負(fù)相反。來自于擦除操作的閾值電壓變化為–Q_fg/C_igd＝Q_igd/C_igd。擦除操作后的閾值電壓偏移(1–x)/C_igd，其中X表示浮柵的電荷密度Q_fg電容值與柵極層間介電結(jié)構(gòu)的電荷密度Q_{igd x}電容值的比例。

綜合寫入與擦除操作的結(jié)果，寫入與擦除操作存儲窗為–Q_igd/C_igd，因此擦除操作存儲窗的存在與大小可通過柵極層間介電結(jié)構(gòu)的電荷密度來決定，在穩(wěn)定狀態(tài)下，寫入與擦除操作存儲窗在寫入和擦除操作過程中會保持固定或?qū)嵸|(zhì)不變。

圖23至圖28是有關(guān)柵極層間介電結(jié)構(gòu)的動態(tài)電荷捕捉，其中電荷是在寫入或擦除操作期間，例如是在早于正常寫入和擦除操作的起始寫入和擦除操作期間，被捕捉的。柵極層間介電結(jié)構(gòu)具有厚度分別為的O1/N/O2。隧穿氧化層的厚度為在寫入操作中控制柵施加18V的電壓。

圖23是繪示寫入操作動態(tài)地將電荷加入電荷捕捉層時的閾值電壓偏移圖。

電壓變化跡線111從0V開始，然后稍微降低至負(fù)電壓區(qū)域112(「反向存儲窗」)，逐漸上升至正電壓。此時寫入(PGM)存儲窗打開且越來越寬。

圖24是繪示寫入操作在不同氧化物層上的電流密度圖。

外流電流密度J_O2的電流密度跡線114為0。在區(qū)域117中，流入電流密度J_O1的跡線115，起始于比流入電流密度J_TUNOX跡線116還高的值。這個電流密度的差異造成圖23所繪示的「反向存儲窗」112。在通過區(qū)域117之后，外流電流密度J_O2的跡線115等于流入電流密度J_TUNOX跡線116，并且緩步下降。

圖25是繪示寫入操作動態(tài)地將電荷加入電荷捕捉層時浮柵上的電壓偏移圖。

浮柵上的電壓偏移119稍微往負(fù)向偏移，然后部分地返回0。

圖26是繪示寫入操作動態(tài)地將電荷加入電荷捕捉層時浮柵上的電荷密度圖。

當(dāng)按照圖24外流電流密度J_O1等于流入電流密度J_TUNOX時，浮柵上的 電荷密度120稍微往正向偏移，然后偏移方向基本上保持不變。

圖27是繪示寫入操作動態(tài)地將電荷加入電荷捕捉層時電荷捕捉層上的電壓偏移圖。

在多晶硅層間介電層上的電壓偏移123，逐漸朝向正電壓偏移。

圖28是繪示寫入操作動態(tài)地將電荷加入電荷捕捉層時電荷捕捉層上的電荷密度圖。

當(dāng)按外流電流密度J_O2等于0，流入電流密度J_O1不等于0時，多晶硅層間介電層上的電荷密度125，逐漸變?yōu)檎姾伞?/p>

圖29至圖34是有關(guān)柵極層間介電結(jié)構(gòu)的動態(tài)電荷捕捉，其中電荷是在寫入或擦除操作期間，例如是在早于正常寫入和擦除操作的起始寫入和擦除操作期間，被捕捉的。柵極層間介電結(jié)構(gòu)具有厚度分別為的O1/N/O2。隧穿氧化層的厚度為在擦除操作中控制柵施加-18V的電壓。

圖29是繪示擦除操作動態(tài)地將電荷加入電荷捕捉層時的閾值電壓偏移圖。

電壓變化跡線127從0V開始，然后逐漸降至負(fù)電壓。此時擦除(ERS)存儲窗打開且越來越寬。

圖30是繪示擦除入操作在不同氧化物層上的電荷密度圖。

流入電流密度JO1的跡線130為0。外流電流密度JO2的跡線129等于隧穿氧化層電流密度J_TUNOX的跡線131。O2氧化物層和隧穿氧化層的厚度皆至少為因此二者的載子注入機(jī)制(carrier injection mechanism)皆為FN隧穿。

圖31是繪示擦除操作動態(tài)地將電荷加入電荷捕捉層時浮柵上的電壓偏移圖。

浮柵上的電壓偏移133從0開始，然后逐漸變成負(fù)電壓。

圖32是繪示擦除操作動態(tài)地將電荷加入電荷捕捉層時浮柵上的電荷密度圖。

浮柵上的電荷密度135從0開始，然后逐漸變成正電荷。

圖33是繪示擦除操作動態(tài)地將電荷加入電荷捕捉層時電荷捕捉層上的電壓偏移圖。

多晶硅層間介電層上的電壓偏移137由0開始逐漸變?yōu)檎龎?。多晶硅層間介電層到控制柵的距離，小于浮柵到控制柵的距離，導(dǎo)致浮柵上的負(fù)壓偏移量大于多晶硅層間介電層的正壓偏移量。

圖34是繪示擦除操作動態(tài)地將電荷加入電荷捕捉層時電荷捕捉層上的電荷密度圖。

多晶硅層間介電層上的電荷密度139由0開始逐漸變?yōu)樨?fù)電荷。的電荷密度135和139數(shù)值相等，但正負(fù)相反。

圖35至圖37是繪示顯示寫入與擦除循環(huán)動作的閾值電壓圖，其分別依序繪示一初始寫入操作、后續(xù)擦除操作以及另一個寫入操作。因?yàn)檫@些操作是連續(xù)不斷的，所以上一個圖式中的最終閾值電壓，是下一個圖式的起始閾值電壓。

在圖35中，跡線141代表在尚未進(jìn)行其他寫入操作或擦除操作之前所進(jìn)行的起始寫入操作的閾值電壓。柵極層間介電結(jié)構(gòu)具有厚度分別為的O1/N/O2。隧穿氧化層的厚度為控制柵施加-18V的擦除電壓。跡線141顯示閾值電壓因?yàn)槎嗑Ч鑼娱g介電層上的負(fù)電荷密度Q_ipd增加而增加。

在圖36中，跡線143代表緊接在圖35所繪示的寫入操作之后所進(jìn)行的擦除操作的閾值電壓。控制柵施加-18V的擦除電壓。跡線143顯示閾值電壓因?yàn)楦派系恼姾擅芏萉_fg增加而降低。擦除操作結(jié)束于實(shí)心三角形結(jié)束的地方。

在另一個擦除操作的實(shí)施例中，擦除操作繼續(xù)執(zhí)行，如空心三角形所示，超過實(shí)心三角形結(jié)束的地方。在此實(shí)施例中，閾值電壓因?yàn)楦派系恼姾擅芏萉_fg的增加，伴隨多晶硅層間介電層上的負(fù)電荷密度Q_ipd的增加，而繼續(xù)降低至負(fù)電壓。

在圖37中，跡線145代表緊接在圖36所繪示的擦除操作之后所進(jìn)行的寫入操作的閾值電壓?？刂茤攀┘?8V的寫入電壓。跡線145顯示閾值電壓因?yàn)楦派系恼姾擅芏萉_fg的減少而增加。寫入操作結(jié)束于實(shí)心三角形結(jié)束的地方。

在另一個寫入操作的實(shí)施例中，寫入操作繼續(xù)執(zhí)行，如空心三角形所示，超過實(shí)心三角形結(jié)束的地方，并且超過圖35所繪示的最終閾值電壓。 在此實(shí)施例中，閾值電壓因?yàn)槎嗑Ч鑼娱g介電層上的負(fù)電荷密度Q_ipd的增加，繼續(xù)增加而超過圖35的最終閾值電壓。

圖38至圖40是繪示顯示寫入與擦除循環(huán)動作的閾值電壓圖，其分別依序繪示一初始擦除操作、后續(xù)寫入操作以及另一個擦除操作。因?yàn)檫@些操作是連續(xù)不斷的，所以上一個圖式中的最終閾值電壓，是下一個圖式的起始閾值電壓。

在圖38中，跡線147代表在尚未進(jìn)行其他寫入操作或擦除操作之前所進(jìn)行的起始擦除操作的閾值電壓。柵極層間介電結(jié)構(gòu)具有厚度分別為的O1/N/O2。隧穿氧化層的厚度為控制柵施加18V的寫入電壓。跡線147顯示閾值電壓因?yàn)楦派险姾擅芏萉_fg的增加，伴隨多晶硅層間介電層上負(fù)電荷密度Q_ipd的增加，而降低。

在圖39中，跡線149代表緊接在圖38所繪示的擦除操作之后所進(jìn)行的寫入操作的閾值電壓?？刂茤攀┘?8V的寫入電壓。跡線149顯示閾值電壓因?yàn)楦派系恼姾擅芏萉_fg降低而增加。寫入操作結(jié)束于實(shí)心三角形結(jié)束的地方。

在另一個寫入操作的實(shí)施例中，寫入操作繼續(xù)執(zhí)行，如空心三角形所示，超過實(shí)心三角形結(jié)束的地方，并且超過圖39所繪示的最終閾值電壓。在此實(shí)施例中，閾值電壓因?yàn)槎嗑Ч鑼娱g介電層上的負(fù)電荷密度Q_ipd的增加而繼續(xù)增加。

在圖40中，跡線151代表緊接在圖39所繪示的寫入操作之后所進(jìn)行的擦除操作的閾值電壓?？刂茤攀┘?18V的擦除電壓。跡線151顯示閾值電壓因?yàn)楦派系恼姾擅芏萉_fg增加而降低。擦除操作結(jié)束于實(shí)心三角形結(jié)束的地方。

在另一個擦除操作的實(shí)施例中，擦除操作繼續(xù)執(zhí)行，如空心三角形所示，超過實(shí)心三角形結(jié)束的地方，并且超過圖38所繪示的最終閾值電壓。在此實(shí)施例中，閾值電壓因?yàn)楦派系恼姾擅芏萉_fg的增加，伴隨多晶硅層間介電層上的負(fù)電荷密度Q_ipd的增加，繼續(xù)降低而超過圖38的最終閾值電壓。

寫入與擦除循環(huán)動作顯示起始寫入操作或起始擦除操作決定了后續(xù)進(jìn)行的寫入操作或擦除操作在多晶硅層間介電層上的電荷密度。而緊接在 起始寫入操作或起始擦除操作之后的另一個寫入操作或擦除操作，也可以增加緊接其后的寫入操作或擦除操作在多晶硅層間介電層上的電荷密度。這種狀況會出現(xiàn)在，當(dāng)擦除操作的偏壓值或/和偏壓持續(xù)時間超過起始擦除操作時，或發(fā)生在當(dāng)寫入操作的偏壓值或/和偏壓持續(xù)時間超過起始寫入操作時。新的偏壓值或/和偏壓持續(xù)時間，變成后續(xù)寫入操作或擦除操作所要超越的新基準(zhǔn)，藉以更增加多晶硅層間介電層上的電荷密度值。在沒有超越此依基準(zhǔn)的后續(xù)寫入操作或擦除操作中，多晶硅層間介電層上的電荷密度值維持實(shí)質(zhì)不變。

圖41至圖43是繪示顯示寫入與擦除循環(huán)動作的浮柵和電荷捕捉層電荷密度圖，其分別依序繪示一初始寫入操作、后續(xù)擦除操作以及另一個寫入操作。因?yàn)檫@些操作是連續(xù)不斷的，所以上一個圖式中的最終電荷密度，是下一個圖式的起始電荷密度。

在圖41中，跡線153和154分別代表在尚未進(jìn)行其他寫入操作或擦除操作之前所進(jìn)行的起始寫入操作，浮柵和多晶硅層間介電層上的電荷密度。柵極層間介電結(jié)構(gòu)具有厚度分別為的O1/N/O2。隧穿氧化層的厚度為控制柵施加18V的寫入電壓。跡線154顯示多晶硅層間介電層上的負(fù)電荷密度Q_ipd的增加導(dǎo)致閾值電壓的增加。跡線153顯示浮柵上的正電荷密度Q_fg有些微的增加。

在圖42中，跡線156和157分別代表緊接在圖41所繪示的寫入操作之后所進(jìn)行的擦除操作，浮柵和多晶硅層間介電層上的電荷密度?？刂茤攀┘?18V的擦除電壓。跡線156顯示浮柵上的正電荷密度Q_fg的增加導(dǎo)致閾值電壓降低。跡線157顯示多晶硅層間介電層上的負(fù)電荷密度Q_ipd實(shí)質(zhì)不變。

在圖43中，跡線159和160分別代表緊接在圖42所繪示的擦除操作之后所進(jìn)行的寫入操作，浮柵和多晶硅層間介電層上的電荷密度?？刂茤攀┘?8V的寫入電壓。跡線159顯示浮柵上的正電荷密度Q_fg的減少導(dǎo)致閾值電壓增加。跡線160顯示多晶硅層間介電層上的負(fù)電荷密度Q_ipd實(shí)質(zhì)不變。

圖44至圖46是繪示顯示寫入與擦除循環(huán)動作的浮柵和電荷捕捉層電荷密度圖，其分別依序繪示一初始擦除操作、后續(xù)寫入操作以及另一個擦 除操作。因?yàn)檫@些操作是連續(xù)不斷的，所以上一個圖式中的最終電荷密度，是下一個圖式的起始電荷密度。

在圖44中，跡線162和163分別代表在尚未進(jìn)行其他寫入操作或擦除操作之前所進(jìn)行的起始擦除操作，浮柵和多晶硅層間介電層上的電荷密度。柵極層間介電結(jié)構(gòu)具有厚度分別為的O1/N/O2。隧穿氧化層的厚度為控制柵施加-18V的擦除電壓。跡線162顯示浮柵上的正電荷密度Q_fg的增加導(dǎo)致閾值電壓的降低。跡線163顯示多晶硅層間介電層上的負(fù)電荷密度Q_ipd有增加。

在圖45中，跡線165和166分別代表緊接在圖44所繪示的擦除操作之后所進(jìn)行的寫入操作，浮柵和多晶硅層間介電層上的電荷密度?？刂茤攀┘?8V的寫入電壓。跡線165顯示浮柵上的正電荷密度Q_fg的減少導(dǎo)致閾值電壓增加。跡線166顯示多晶硅層間介電層上的負(fù)電荷密度Q_ipd實(shí)質(zhì)不變。

在圖46中，跡線168和169分別代表緊接在圖45所繪示的寫入操作之后所進(jìn)行的擦除操作，浮柵和多晶硅層間介電層上的電荷密度?？刂茤攀┘?18V的擦除電壓。跡線168顯示浮柵上的正電荷密度Q_fg的增加導(dǎo)致閾值電壓降低。跡線169顯示多晶硅層間介電層上的負(fù)電荷密度Q_ipd實(shí)質(zhì)不變。

寫入與擦除循環(huán)動作再次顯示起始寫入操作或起始擦除操作決定了后續(xù)進(jìn)行的寫入操作或擦除操作在多晶硅層間介電層上的電荷密度。

圖47是繪示具有電荷捕捉層的寫入操作的另一種能帶圖。

此能帶圖，由左至右，包括控制柵(CG)10、O2氧化物層17、浮柵(FG)114、O1氧化物層15、中間層(intermediate layer，IL)116、隧穿氧化層(Tun ox)13和基材(Sub)11。圖47繪示兩個相等的電場F_IL135和F_blkox136，以及兩個相等的電流密度J_IL和J_blkox分別穿過兩氧化物層。中間層116可以用和制作電荷捕捉層相同的材質(zhì)和其他不同材質(zhì)來制成，而且可以有相同的厚度范圍。

應(yīng)用高斯定律，電場的發(fā)散程度代表電荷密度，由于兩個相等的電場F_IL136和F_blkox135，在穩(wěn)定狀態(tài)下，浮柵(FG)114和中間層(IL)116上電荷密度的總和為0。因此浮柵(FG)114和中間層(IL)116上的電荷密度Q_IL數(shù) 值相等，但正負(fù)相反。來自于擦除操作的閾值電壓變化量為–Q_fg/C _blkox＝Q_IL/C _blkox。寫入操作后的閾值電壓偏移為Q_IL(x/C_IL+1/C_blkox)–(Q_IL/C_blkox)＝Q_IL(x/C_IL)，其中X表示C_IL和Q_IL的有效電容值的比例。

圖48是繪示具有電荷捕捉的擦除操作的另一種能帶圖。

此能帶圖，由左至右，包括控制柵(CG)10、O2氧化物層17、浮柵(FG)114、O1氧化物層15、中間層(intermediate layer，IL)116、隧穿氧化層(Tun ox)13和基材(Sub)11。圖48繪示兩個相等的電場F_IL136和F_blkox135，以及兩個相等的電流密度J_IL和J_blkox分別穿過兩氧化物層。

應(yīng)用高斯定律，電場的發(fā)散程度代表電荷密度，由于兩個相等的電場F_IL136和F_blkox135，在靜止?fàn)顟B(tài)下，不論中間層(IL)116上的電荷密度為何，浮柵(FG)114上的電荷密度為0。來自于擦除操作的閾值電壓變化量為0。擦除操作后的閾值電壓偏移為Q_IL(x/C_IL+1/C_blkox)，其中X表示C_IL和Q_IL的有效電容值的比例。綜合寫入與擦除操作的結(jié)果，寫入與擦除操作存儲窗為–Q_IL/C _blkox，因此擦除操作存儲窗的存在與大小可通過中間層(IL)116的電荷密度來決定，在穩(wěn)定狀態(tài)下，寫入與擦除操作存儲窗在寫入和擦除稍作過程中會保持固定或?qū)嵸|(zhì)不變。

圖47和圖48所繪示的存儲單元的結(jié)構(gòu)，除了柵極層間介電結(jié)構(gòu)/多晶硅層間介電層和浮柵開關(guān)部分外，大致與圖22和圖23所繪示的存儲單元的結(jié)構(gòu)相似。

圖49是根據(jù)本發(fā)明的一實(shí)施例繪示一具有電荷捕捉浮柵存儲單元陣列和控制電路的集成電路的簡化圖，其中電荷捕捉層在充電之后，其電荷密度在正常操作中實(shí)質(zhì)保持恒定。

集成電路1950包括存儲器陣列1900，如此處所述，是使用非易失性電荷捕捉浮柵存儲單元在半導(dǎo)體基材上加以實(shí)現(xiàn)。存儲器陣列1900中的存儲單元可以平行內(nèi)連(interconnected in parallel)、串接或位于一虛擬接地陣列中(virtual ground array)。行譯碼器(row decoder)1901連接至多條字線1902，沿著存儲器陣列1900中的行排列。此處所述的存儲單元可以構(gòu)建為NAND陣列、NOR陣列或其他形式的陣列結(jié)構(gòu)。列譯碼器(column decoder)1903連接至多條位線1904，沿著存儲器陣列1900中的列排列。地址由總線(bus)1905提供至行譯碼器1901和列譯碼器1903。在方塊1906 中的偵測放大器(sense amplifiers)以及數(shù)據(jù)輸入結(jié)構(gòu)(data-in structures)經(jīng)由數(shù)據(jù)總線(data bus)1907連接至列譯碼器1903。數(shù)據(jù)是經(jīng)由數(shù)據(jù)輸入線(data-in line)1911，從集成電路1950上的輸入/輸出端口(input/output ports)所提供；或者是由集成電路1950內(nèi)部或外部的其他數(shù)據(jù)源，提供至方塊1906中的數(shù)據(jù)輸入結(jié)構(gòu)。數(shù)據(jù)是經(jīng)由數(shù)據(jù)輸入出線(data-out line)1915，從方塊1906中的偵測放大器提供至集成電路1950的其他數(shù)據(jù)目的地(data destinations)。偏壓安排狀態(tài)機(jī)(bias arrangement state machine)1909控制偏壓安排供應(yīng)電壓(bias arrangement supply voltages)1908，例如擦除驗(yàn)證及寫入驗(yàn)證電壓(erase verify and program verify voltages)，的應(yīng)用，以及寫入、擦除及讀取存儲單元的安排。這些陣列可以通過其他模塊，例如處理器(processer)、其他存儲器陣列、可編程邏輯陣列(programmable logic)、專用邏輯(dedicated logic)等，來與集成電路合并。

雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明。必須注意的是，此處所述的工藝步驟和結(jié)構(gòu)并未涵蓋制作整體集成電路的完整制造過程。本發(fā)明可以和許多目前已知或未來被發(fā)展出來的不同集成電路制作技術(shù)合并實(shí)施。本發(fā)明所屬技術(shù)領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種的更動與潤飾。因此，本發(fā)明的保護(hù)范圍當(dāng)視隨附的權(quán)利要求范圍所界定的為準(zhǔn)。