本發(fā)明涉及一種高密度存儲裝置，且特別涉及一種以多層存儲單元排列成三維立體陣列的存儲裝置。

背景技術：

三維存儲裝置已經發(fā)展成包含垂直信道結構(vertical channel structure)在內的各種變化的配置。在垂直信道結構中，包含電荷儲存結構(charge storage structure)的存儲單元(memory cell)設置于導電條帶的水平面及垂直主動條帶(vertical active strip)的鄰接區(qū)域。導電條帶作為字符線(word line)。垂直主動條帶包括存儲單元使用的多個通道。

存儲器可以包括存儲單元的多個平面，其包括多個水平導電條帶(horizontal conductive strip)或字符線的多個堆疊的排列。增加存儲器容量的趨勢促使水平導電條帶的堆疊的數量增加。水平條帶選擇線由行選擇線(string select line)所選擇。不幸地，堆疊的數量的增加導致電容、噪聲(noise)及耗電等問題。

一種增加存儲容量但不增加水平導電條帶的堆疊的數量的方法為增加平面的數量及階梯接點(staircase contacts)的數量。階梯接點存取增加數量的平面。然而，此方法與電性耦接于階梯接點及譯碼器的導線的密度有關。這些增加的密度導致另外一些工藝的挑戰(zhàn)。

目前極需發(fā)展一種采用垂直信道結構的三維集成電路存儲器，以減少增加存儲器容量所帶來的缺點。

技術實現(xiàn)要素：

根據本發(fā)明的各個方面，多個導線(conductive line)例如是區(qū)塊選擇線(block select line)，控制開關(control switch)例如是晶體管。其他導線(例如是層選擇線(layer select line))攜帶層選擇信號(layer select signal)， 以輪流選擇字符線的特定層。晶體管控制層選擇線是否電性耦接于字符線的不同層。層選擇線單獨時將開啟已選擇層的所有的字符線。層選擇線與區(qū)塊選擇線的組合，則可僅開啟已選擇層的部份的字符線。其余導線(例如是行選擇線(string select line))選擇導電條帶(conductive strip)的特定堆疊，例如是通過啟動位于與非門行(NAND string)的端點的存取晶體管(access transistor)。行選擇線所攜帶的行選擇信號及區(qū)塊選擇線所攜帶的區(qū)塊選擇信號均選擇導電條帶的特定堆疊。此種導線的排列方式能夠增加存儲器容量而不會再有上述問題。本發(fā)明的各方面將敘述如后。

根據本發(fā)明的一方面，提供一種存儲裝置。存儲裝置包括由多個導線(conductive line)所組成的堆疊(stack)、多個半導體垂直結構(semiconductive vertical structure)、多個存儲元件(memory element)、多個導線及一控制電路。半導體垂直結構正交于所述堆疊。存儲元件位于堆疊及半導體垂直結構的側表面交會點的鄰接區(qū)域。

導電條帶的堆疊交錯于絕緣條帶。堆疊包括導電條帶的一底層(bottom layer)、導電條帶的多個中間層、及導電條帶的一頂層。

多個第一導線電性耦接于導電條帶的頂層。多個第二導線及多個第三導線電性耦接于中間層。

控制電路用以使第一導線選擇所述堆疊的一第一特定堆疊(first particular stack)、使第二導線選擇所述堆疊的第一特定堆疊、并使第三導線選擇所述中間層的一特定層(particular layer)。

根據本發(fā)明的另一方面，還包括導線所使用的一譯碼器(decoder)。

根據本發(fā)明的另一方面，提供一種方法。此方法包括以下步驟：

使多個第一導線選擇多個堆疊的至少一第一特定堆疊(first particular stack)。所述堆疊由多個導電條帶(conductive strip)所組成。所述導電條帶交錯于多個絕緣條帶(insulating strip)。所述堆疊包括所述導電條帶的一底層、所述導電條帶的多個中間層、及所述導電條帶的一頂層。第一導線電性耦接于條帶的頂層。

使多個第二導線選擇所述堆疊的第一特定堆疊。第二導線電性耦接于中間層。

使第三導線選擇所述中間層的一特定層。第二導線電性耦接于中間層。

所述第一導線、所述第二導線及所述第三導線輔助多個存儲元件的至少之一的選擇。所述存儲元件位于所述堆疊與多個半導體垂直結構(semiconductive vertical structure)的側表面的多個交會點的多個鄰接區(qū)域。所述半導體垂直結構正交于所述堆疊。

在一實施例中，所述第一導線為行選擇線(string select line)。所述第二導線電性耦接于多個開關(switch)。所述開關電性耦接所述第三導線及所述導電條帶。所述第三導線為層選擇線(layer select line)。在一實施例中，所述開關為晶體管。所述晶體管具有多個側面柵(lateral gate)。所述側面柵位于多個側面導電通道(lateral conductive channel)之上。所述側面導電通道電性耦接于所述導電條帶及所述第三導線。在一實施例中，所述開關為晶體管。所述晶體管具有圍繞于垂直導電通道(vertical conductive channel)的多個柵(gate)。所述垂直導電通道電性耦接于所述導電條帶及所述第三導線。

在一實施例中，所述第三導線通過所述第二導線電性耦接于所述中間層。

在一實施例中，不同的中間層電性耦接至不同的階梯接點(staircase contact)，且不同的第三導線電性耦接至不同的階梯接點。

在一實施例中，所述第二導線包括一特定譯碼線(particular decoding line)。特定譯碼線選擇所述堆疊的多個。被選擇的堆疊電性耦接至所述第一導線的多個的一第一集合。第一集合的不同的第一導線選擇不同的堆疊。

在一實施例中，所述第二導線的一第一導電譯碼線僅選擇所述堆疊的其中之一。

在一實施例中，控制回路用以使所述第一導線選擇所述堆疊的至少一第一特定堆疊、使所述第二導線選擇所述堆疊的至少一第一特定堆疊并且不選擇所述堆疊的其他部分、并使所述第三導線選擇所述中間層的至少一特定層并且不選擇所述中間層的其他部分。

在一實施例中，還包括多個第四導線。所述第四導線電性耦接于所述半導體垂直結構?？刂苹芈肥顾龅谒膶Ь€選擇所述半導體垂直結構的一子集合。此子集合排列成一列，此列正交于所述堆疊。

在一實施例中，所述第三導線平行于所述第四導線。

在一實施例中，還包括一第一譯碼器、一第二譯碼器及一第三譯碼器。第一譯碼器電性耦接于所述第一導線。第二譯碼器電性耦接至所述第二導線。第一譯碼器及第二譯碼器位于所述堆疊上相對的一第一側與一第二側，且所述第一導線平行于所述第二導線。第三譯碼器電性耦接于所述第三導線。第三譯碼器位于所述堆疊的一第三側。第三側不同于第一側及第二側。

為了對本發(fā)明的上述及其他方面有更佳的了解，下文特舉較佳實施例，并配合所附圖式，作詳細說明如下：

附圖說明

圖1是一實施例的二維存儲器陣列的簡化電路圖；

圖2是一種采用垂直信道結構的三維存儲器陣列的簡化電路圖；

圖3是一種示采用垂直信道結構的三維存儲器陣列的示意圖；

圖4是一種采用垂直信道結構的三維存儲器陣列的上視圖；

圖5是一種采用垂直信道結構的大容量三維存儲器陣列的上視圖；

圖6是另一種采用垂直信道結構的大容量三維存儲器陣列的上視圖；

圖7是另一種采用垂直信道結構的大容量三維存儲器陣列的上視圖；

圖8是一種采用垂直信道結構的三維存儲器陣列的方塊圖；

圖9是類似于圖8的三維存儲裝置的通路晶體管的簡化電路圖；

圖10為是一種采用垂直信道結構且具有通路晶體管的三維存儲裝置的上視圖；

圖11是另一種采用垂直信道結構且具有通路晶體管的三維存儲裝置的上視圖；

圖12～13是另一種采用垂直信道結構且具有通路晶體管的三維存儲裝置的上視圖及剖面圖；

圖14～15是另一種采用垂直信道結構且具有通路晶體管的三維存儲裝置的上視圖及剖面圖；

圖16～17是另一種采用垂直信道結構且具有通路晶體管的三維存儲裝置的上視圖及剖面圖；

圖18是本發(fā)明的一實施例的集成電路存儲器的簡化方塊圖。

【附圖標記說明】

1、2、3：連接件階梯

10、11：頁面緩沖器

20、21：字符線譯碼器

101：集成電路板

120：堆疊間垂直信道結構

130、141、142、143：連接元件

151、152、153、161、162、163、164、165、166、171、172、173、174、175、176、181、182、183、184、185、186：層間連接件

160：參考導體

167、177、187：導電譯碼線

170、190：存取晶體管

180：交會點

201：行選擇線譯碼器

203：三維與非門存儲器陣列

204：X譯碼器

205：階梯連接件

206：全局字符線

207：字符線電壓產生器

208：區(qū)塊譯碼器

209：局部字符線驅動器

231、232、233、234、235、236：階層

251：垂直信道結構

252：存儲元件

261：垂直信道結構

262：介電質

263、264、301、302：導電插塞

310：水平信道結構

312、313：截面線

1800：集成電路

1802：感測放大器及數據輸入結構

1805：數據輸入線

1810：控制器

1820：偏壓安排裝置

1830：總線

1840：條帶譯碼器

1845：行選擇及接地選擇層

1850：層譯碼器/區(qū)塊譯碼器/局部字符線驅動器

1860：三維存儲器陣列

1865：位線

1870：位線譯碼器

1875：數據總線

1885：數據輸出線

1890：輸出電路

B1、B2、B3：區(qū)塊選擇線

BL1、BL1 12、BL1 13、BL2、BL2 14、BL2 15、BL3、BL3 16、BL3 17、BL4、BL4 18、BL4 19：位線

B#：導電譯碼線

L1、L2、L3、L4：全局字符線

GND 34：接地點

GSL、GSL 32；GSL 210：接地選擇線

SSL、SSL1、SSL2、SSL3、SSL 30、SSL1 42、SSL2 44、SSL3 46、SSL1 42、SSL2 44、SSL3 46、SSL4 48、SSL5 50、SSL6 52、SSL#240：行選擇線

WL1 22、WL1 23、WL2 24、WL2 25、WL3 26、WL3 27、WL4 28、WL4 29、WL₀～WL_N-1：字符線

具體實施方式

本發(fā)明的實施例搭配圖式詳細說明如下。本發(fā)明并非局限于實施例所揭露的特定結構與方法。本發(fā)明可以透過其他特征、元件方法或其他實施 方式來實現(xiàn)。較佳實施例僅用以示例性的說明本發(fā)明的內容，而非用以限制本發(fā)明的保護范圍。本發(fā)明的保護范圍仍以申請專利范圍為準。本發(fā)明所屬技術領域中具有通常知識者均可了解所敘述的內容包含其所均等的變化型態(tài)。并且，在不同實施例中，類似的元件以類似的標號敘述。

圖1是二維存儲器陣列的簡化電路圖。

連接于存儲單元的多個與非門(NAND)行通過位線(bit line)BL1 12、BL2 14、BL3 16、及BL4 18來存取。與非門行具有第一端。第一端透過位線連接于頁面緩沖器(page buffer)10。與非門行具有第二端。第二端位于接地點GND 34。連接于頁面緩沖器10的與非門行的第一端具有多個存取晶體管(access transistor)，其由行選擇線(string select line)SSL 30所控制。連接于接地點GND 34的與非門行的第二端具有多個存取晶體管，其由接地選擇線(ground select line)GSL 32所控制。沿著與非門行的不同的存儲單元通過字符線(word line)WL1 22、WL2 24、WL3 26、及WL4 28來存取。字符線WL1 22、WL2 24、WL3 26、及WL4 28由字符線譯碼器(word line decoder)20所控制。

圖2是采用垂直信道結構(vertical channel structure)的三維存儲器陣列的簡化電路圖。

三維陣列由多個相鄰的二維陣列組合而成。為了方便說明，簡化電路圖將多的二維陣列并列在一起。

與非門行分別由位線BL1 13、BL2 15、BL3 17、及BL4 19來存取。相同的位線被多個二維陣列所共享。與非門行的第一端透過位線連接于頁面緩沖器11。與非門行于接地點GND 34具有第二端。連接于頁面緩沖器11的與非門行的第一端具有存取晶體管，其受到行選擇線SSL1 42、SSL2 44、及SSL3 46的控制。特定的二維陣列的存取晶體管被對應的行選擇線SSL1 42、SSL2 44、及SSL3 46所選擇與控制。連接于接地點GND 34的與非門行的第二端具有多個存取晶體管，其受到接地選擇線GSL 32的控制。沿著與非門行的不同存儲單元通過字符線WL1 23、WL2 25、WL3 27、WL4 29來存取。字符線WL1 23、WL2 25、WL3 27、WL4 29受到字符線譯碼器21的控制。

圖3是采用垂直信道結構的三維存儲器陣列的示意圖。

存儲裝置包括與非門行的存儲單元的陣列。存儲裝置可以是雙柵極垂直信道存儲陣列(double-gate vertical channel memory array，DGVC)。在圖3中，三維存儲器陣列包括一集成電路基板(integrated circuit substrate)101及由多個導電條帶所組成的多個堆疊。各個導電條帶被絕緣材料分隔開來，且包括導電條帶的一底面(接地選擇線GSL)、導電條帶的多個中間層(字符線WL₀～WL_N-1)及導電條帶的頂面(行選擇線SSL)。

多個垂直信道結構正交于所述堆疊之上，且包括堆疊間垂直信道結構(inter-stack vertical channel structure)120及連接元件(linking element)130。堆疊間垂直信道結構120位于堆疊之間。連接元件130位于堆疊之上且連接堆疊間垂直信道結構120。此例的連接元件130的材質包括半導體，例如是多晶硅，其具有相對較高的摻雜濃度，以致于連接元件130具有高于堆疊間垂直信道結構120的導電性。堆疊間垂直信道結構120用以提供堆疊內的存儲單元的信道區(qū)域。在圖3中，連接元件130的材質可以包括N型重摻雜半導體材料(N+doped semiconductor material)。堆疊間垂直信道結構120的材質可以包括輕摻雜半導材料。存儲元件包括連接于垂直信道結構的圖案化導電層(未示出)，例如是包括連接于感測電路(sensing circuit)的多個全局位線(global bit line)。

存儲器裝置包括電荷儲存結構。電荷儲存結構位于堆疊的中間層(字符線WL₀～WL_N-1)的導電條帶及堆疊間垂直信道結構120的交會點(cross-point)180。在所敘述的例子中，位于交會點180的存儲單元為垂直型態(tài)。一個堆疊間垂直信道結構120的兩側的導電條作為雙柵極(dual-gates)且可被進行讀取、抹除或程序化程序。在其他實施例中，也可以采用環(huán)繞的柵極。垂直信道結構穿越水平條帶。水平條帶于垂直信道結構的平截頭體(frustum)環(huán)繞存儲層。參考導體160設置于條帶的底層(接地選擇線GSL)及集成電路基板101之間。

存儲裝置包括行選擇開關(string select switch)及參考選擇開關(reference select switch)。行選擇開關例如是位于條帶的頂層的存取晶體管(access transistor)190。參考選擇開關例如是位于條帶的底層(接地選擇線GSL)的存取晶體管(access transistor)170。在某些例子中，電荷儲存結構的介電層作為存取晶體管170、190的柵極介電層。

在一實施例中，為了降低參考導體160的電阻，存儲裝置可以包括鄰近于參考導體160的底柵極(bottom gate)。在讀取程序期間，透過施加適當的導通電壓(pass voltage)于基板內的摻雜井(doped well)或井(well)、或其他的圖案化導電結構，可以啟動底柵極，以增加參考導體160的導電性。

存儲裝置包括連接元件。連接元件包括水平字符線及接地選擇線GSL線路結構的著陸區(qū)域(landing rea)，以形成譯碼電路的階梯接點(staircase contact)。導電條帶的頂層的行選擇線獨立地耦接且受控制于行選擇線譯碼電路(string selection line decoding circuits)。

中間層(字符線WL₀～WL_N-1)的導電條帶及底層(接地選擇線GSL)的導電條帶連接在一起，以減少譯碼器的面積并縮減存儲裝置的整體尺寸。頂層(行選擇線SSL)的導電條帶獨立地譯碼，以允許位線進行譯碼。

存儲單元可以包括連接元件(linking element)(例如是連接元件141及142)及層間連接件(interlayer connector)(例如是層間連接件151及152)。于中間層(字符線WL₀～WL_N-1)，連接元件141、142提供字符線的著陸區(qū)域(landing area)。層間連接件151、152耦接于連接元件141、142的著陸區(qū)域。連接元件包括開口，以使層間連接件穿越此開口而耦接至較低的中間層延伸處的著陸區(qū)域。著陸區(qū)域位于層間連接件的底面及連接元件的頂面的鄰接處。

如圖3所示，連接元件141提供連接于字符線WL_N-1的著陸區(qū)域。連接元件142提供連接于字符線WL₀的著陸區(qū)域。

如圖3所示，于中間層連接字符線的層間連接件排列成階梯結構。舉例來說，層間連接件151連接于一著陸區(qū)域，以連接中間層與字符線WL_N-1。層間連接件152連接于另一著陸區(qū)域，以連接中間層與字符線WL₀。階梯結構可以形成于一字符線譯碼器，其設置于存儲單元的與非門行的陣列及周邊線路的邊緣。

在圖3的例子中，存儲裝置包括連接元件及層間連接件。連接元件例如是連接于導電條帶的底層內的接地選擇線GSL的連接元件143。層間連階層例如是耦接于底層的著陸區(qū)域的的層間連接件153。層間連接件延伸且穿越中間層(字符線WL₀～WL_N-1)的連接元件內的開口。著陸區(qū)域位于 層間連接件(例如是層間連接件153)的底面及連接元件(例如是連接元件143)的頂面的鄰接處。

采用垂直信道的三維與非門存儲器結構的數種例子已敘述于公元2014年5月21日申請的共有且同時待審(co-pending)的美國專利申請?zhí)?4/284,306的“三維獨立雙柵極閃存(3D Independent Double Gate Flash Memory)”美國專利申請案。本案參引合并(incorporated by reference)此專利申請案。并且核準于公元2011年9月6日的美國專利號8,013,383“包括多個存儲器條帶的非揮發(fā)半導體儲存裝置(Nonvolatile Semiconductor Storage Device Including a Plurality of Memory Strings)”美國專利案、公開于公元2012年11月29日的美國專利公開號2102/0299086“半導體存儲裝置(Semiconductor Memory Devices)”、及核準于公元2013年1月20日的美國專利號8,363,476“存儲裝置、制造方法及其操作方法(Memory Device，Manufacturing Method and Operating Method of the Same)”美國專利案均被本案同時參引合并。如這些引用的文獻所述，垂直信道存儲器結構的各種字符線的設計已經發(fā)展出來，且這些均可被采用于本發(fā)明的實施例中。

圖4是采用垂直信道結構的三維存儲裝置的上視圖。

連接于存儲單元的多個與非門行通過位線BL1 13、BL2 15、BL3 17、及BL4 19來存取。與非門行具有第一端及一第二端。第一端通過位線連接于一頁面緩沖器。第二端連接于接地點(未示出)。與非門行的第一端起始于受到行選擇線SSL1 42、SSL2 44、及SSL3 46所控制的存取晶體管。位于一特定垂直面的堆疊由對應的行選擇線SSL1 42、SSL2 44、及SSL3 46所選擇。行選擇線SSL1 42、SSL2 44、及SSL3 46控制位于特定垂直平面的存取晶體管。與非門行的第二端連接于接地點GND 34并具有受接地選擇線GSL 32所控制的存取晶體管。沿與非門行的不同的存儲單元通過字符線WL1 23、WL2 25、WL3 27、WL4 29來存取。字符線WL1 23、WL2 25、WL3 27、WL4 29受字符線譯碼器21的控制。

字符線的不同的中間層由層間連接件161、162、及163來選擇。層間連接件161、162、及163電性連接于不同中間層的著陸區(qū)域。陣列中的存儲單元包括垂直信道結構251及存儲元件252。

圖5是采用垂直信道結構的大容量三維存儲裝置的示意圖。

通過增加行選擇線的數量，并通過增加字符線堆疊的數量，圖5的三維存儲裝置的容量大于圖4的三維存儲裝置的容量。所述字符線設置于增加數量的垂直平面上。增加數量的行選擇線包括行選擇線SSL1 42、SSL2 44、SSL3 46、SSL4 48、SSL5 50、及SSL6 52。增加數量的層間連接件包括層間連接件161、162、163、164、165、及166。字符線的中間層的數量亦對應于層間連接件的數量增加。通過導線(例如是導電譯碼線(conductive decoding line)167，層間連接件161、162、163、164、165、及166電性連接于字符線譯碼器21及不同中間層的著陸區(qū)域之間。相對于圖4的較少數量的堆疊的三維存儲裝置，這些增加數量的堆疊會增加容量、噪聲、耗電量。

圖6是另一種采用垂直信道結構的大容量三維存儲裝置的示意圖。

通過增加字符線的中間層的數量，圖6的三維存儲裝置的容量相對于圖4增加。對應于層間連接件的數量，增加的層間連接件包括層間連接件171、172、173、174、175、及176。

層間連接件的數量與字符線的中間層的數量在第5及6圖是相等的。然而，行選擇線(字符線的堆疊的垂直面)的數量減少了。另一種情況是著陸區(qū)域的排列從深度1且寬度N變?yōu)樯疃萅且寬度1。在本文中，深度指的是字符線長度的方向，寬度指的是位線的方向。通過導電譯碼線177，間連接件161、162、163、164、165、及166電性耦接于字符線譯碼器21。由于導線擁擠于狹小空間，工藝復雜度遠高于圖5。

圖7是另一種采用垂直信道結構的大容量三維存儲裝置的示意圖。

相對于圖4，通過增加字符線的中間層的數量，圖7的三維存儲裝置的容量增加了。層間連接件增加為層間連接件181、182、183、184、185、及186。字符線的中間層的數量也對應于層間連接件的數量而增加。

層間連接件的數量及字符線的中間層的數量在第5、6、7圖均相同。然而，行選擇線的數量(字符線堆疊在垂直平面的堆疊數量)介于圖5及圖6。著陸區(qū)域的排列不是深度1及寬度N，也不是深度N及寬度1。反而，著陸區(qū)域的排列是深度2及寬度N/2。在本文中，深度指的是字符線長度的方向，寬度指的是位線的方向。層間連接件181、182、183、184、 185、及186通過導線(例如是導電譯碼線187)電性連接于字符線譯碼器21及不同中間層的著陸區(qū)域之間。導線被設置于比圖6還要大的空間中。此空間仍然小于圖5，且工藝較為復雜。

圖8是采用一種垂直信道結構的三維存儲裝置的方塊圖。

三維與非門存儲器陣列(3D NAND memory array)203包括多個與非門行。與非門行連接于存儲單元，存儲單元由位線存取。與非門行具有第一端及第二端，第一端透過位線連接頁面緩沖器11，第二端位于接地點。連接至頁面緩沖器11的與非門行的第一端具有多個存取晶體管，其受到行選擇線的控制。行選擇線受到行選擇線譯碼器201的控制。三維與非門陣列為多個二維陣列的類似排列。特定的二維陣列被對應的行選擇線所選擇，此行選擇線控制此二維陣列的存取晶體管。與非門行的不同的存儲單元通過字符線進行存取，字符線通過字符線電壓產生器(word line voltage generator)207啟動。層譯碼器(layer decoder)及狀態(tài)機電路(state machine circuitry)(未示出)位于字符線電壓產生器207中，以控制不同全局字符線(global word line)206的電壓。舉例來說，抹除、程序化及讀取程序可透過字符線電壓產生器207來控制不同的全局字符線206具有不同的電壓以進行抹除、程序化及讀取等程序。字符線電壓產生器207透過階梯連接件(staircase contact)205及局部字符線驅動器(local word line driver)209電性耦接于三維與非門存儲器陣列203的局部字符線。局部字符線驅動器可以作為如同晶體管的開關，來使全局字符線206電性連接或斷開于三維與非門存儲器陣列203的局部字符線。頁面緩沖器11至位線的信號、行選擇線譯碼器201至行選擇線的信號、字符線電壓產生器207經由局部字符線驅動器209至局部字符線的信號的組合可以充指出三維陣列中的一個存儲單元。

局部字符線驅動器209控制多個開關，所述開關透過階梯連接件205電性耦接全局字符線206至三維與非門存儲器陣列203的局部字符線。區(qū)塊譯碼器(block decoder)208執(zhí)行區(qū)塊譯碼，以開啟或關閉局部字符線驅動器209的一群開關。全局字符線驅動器207可以提供電壓至一個中間層的多個字符線，局部字符線驅動器209關閉被全局字符線206啟動的中間層的一部分字符線。

從字符線電壓產生器207而來的導電的全局字符線206平行于從頁面緩沖器11而來的導電的位線。在此實施例中，SSL譯碼器201及X譯碼器(X-decoder)204位于三維與非門存儲器陣列203的兩側。X譯碼器204可以包括局部字符線驅動器209及區(qū)塊譯碼器208。

在三維與非門存儲器陣列及階梯連接件205中，虛線表示相互電性絕緣的不同的區(qū)塊。這樣的電性絕緣允許在特定中間層中以不同的區(qū)塊選擇線(block select line)啟動部份的局部字符線。

一個區(qū)塊可以是與非門閃存(NAND flash)中最小的抹除單元。以二維與非門而言，各個區(qū)塊具有一個行選擇線SSL/接地選擇線GSL。在三維與非門中，多個行選擇線SSL及一個接地選擇線GSL可以位于單一個區(qū)塊中。閃存具有有限的生命周期；舉例來說，一個快閃存儲單元在1000次的程序化/抹除周期后，將會崩壞。為了增存儲器芯片的生命周期，各區(qū)塊的數據讀取/寫入必須平衡。在有損壞的區(qū)塊下，良好的區(qū)塊依然能夠使用。本發(fā)明的最小單位為區(qū)塊(block)。在二維與非門中，區(qū)塊尺寸為N_BL*N_WL。在三維與非門中，區(qū)塊尺寸為N_BL*N_WL*N_ssL。N_BL為一個區(qū)塊的位線的數量。N_WL為一個區(qū)塊的字符線的數量。N_SSL為一個區(qū)塊的行選擇線SSL的數量。

圖9是類似于圖8的三維存儲器裝置的階梯連接件的通路晶體管(pass transistor)的簡化電路圖。

字符線電壓產生器207控制不同的全局字符線(例如是全局字符線L1、L2、L3、及L4)具有不同的電壓來實現(xiàn)抹除、程序化及讀取等程序。

不同的全局字符線L1、L2、L3、及L4分別開啟/關閉字符線的不同層。全局字符線L1電性耦接至第一階層(staircase step 1)。全局字符線L2電性耦接至第二階層(staircase step 2)。全局字符線L3電性耦接至第三階層(staircase step 3)。全局字符線L4電性耦接至第四階層(staircase step4)。不同的階層電性耦接至字符線的不同的中間層。如上所述，各個階層可以是受區(qū)塊選擇信號(block select signal)控制的階梯連接件(staircase contact)的任何集合。

區(qū)塊譯碼器208控制晶體管而做為字符線驅動器，以切換全局字符線的信號是否抵達對應的階梯連接件及對應的字符線中間層。區(qū)塊譯碼器 208產生的信號由導電的區(qū)塊選擇線(block select line)B1、B2、及B3攜帶。區(qū)塊選擇線B1、B2、及B3分別啟動及關閉字符線驅動器的特定區(qū)塊，以啟動及關閉特定中間層的局部字符線。各個導電的區(qū)塊選擇線B1、B2、及B3控制一列的字符線驅動器晶體管，所述字符線驅動氣晶體管連接至不同的連接件階梯(staircase of contacts)。不同的連接件階梯相互電性絕緣。區(qū)塊選擇線B1控制連接至連接件階梯(contact staircase)1的一列字符線驅動器晶體管。區(qū)塊選擇線B2控制連接至連接件階梯(contact staircase)2的一列字符線驅動器晶體管。區(qū)塊選擇線B3控制連接至連接件階梯(contact staircase)3的一列字符線驅動器晶體管。連接件階梯1、2、及3相互電性絕緣。

圖10是具有通路晶體管(pass transistor)且采用垂直信道結構的三維存儲裝置的上視圖。通路晶體管啟動關聯(lián)于三維存儲裝置的一行選擇線的的特定字符線。

字符線電壓產生器207產生的信號由導電的全局字符線L1、L2、L3、L4、L5、及L6所攜帶。全局字符線L1、L2、L3、L4、L5、及L6啟動及關閉字符線的不同層。全局字符線L1電性耦接于階層231。全局字符線L2電性耦接于階層232。全局字符線L3電性耦接于階層233。全局字符線L4電性耦接于階層234。全局字符線L5電性耦接于階層235。全局字符線L6電性耦接于階層236。

區(qū)塊譯碼器208控制字符線驅動器晶體管。字符線驅動器晶體管切換全局字符線的信號是否抵達對應的層間連接件及局部字符線的對應的中間層。舉例來說，位于區(qū)塊選擇線B1及全局字符線L1交會處的字符線驅動器晶體管具有環(huán)繞柵極結構(gate all around structure)，其具有穿越介電質(dielectric)262的垂直信道結構261。區(qū)塊譯碼器209產生的信號由區(qū)塊選擇線B1、B2、及B3攜帶。區(qū)塊選擇線B1、B2、及B3分別開啟與關閉特定的字符線驅動器晶體管，并啟動與關閉各個中間層的特定區(qū)塊的局部字符線。

陣列內的存儲單元包括垂直信道結構251及存儲元件252。垂直信道結構可以包括能夠做為存儲元件的通道的半導體材料，例如是硅(Si)、鍺(Ge)、硅化鍺(SiGe)、砷化鎵(GaAs)、硅化碳(SiC)及Graphene。 存儲裝置的存儲元件可以包括電荷儲存結構(charge storage structure)，例如是閃存技術熟知的多層介電電荷陷獲結構(multilayer dielectric charge trapping structure)。多層介電電荷陷獲結構例如是ONO(oxide-nitride-oxide)、ONONO(oxide-nitride-oxide-nitride-oxide)、SONOS(silicon-oxide-nitride-oxide-silicon)、BE-SONOS(bandgap engineered silicon-oxide-nitride-oxide-silicon)、TANOS(tantalum nitride，aluminum oxide，silicon nitride，silicon oxide，silicon)、及MA BE-SONOS(metal-high-k bandgap-engineered silicon-oxide-nitride-oxide-silicon)。

連接存儲單元的與非門行通過位線BL1、BL2、BL3、及BL4所存取。位線沿著局部字符線選擇不同位置的存儲單元。相同的位于線沿著不同中間層的局部字符線選擇存儲單元。與非門行具有第一端。第一端透過位線連接于頁面緩沖器11。與非門行具有第二端。第二端位于接地點。連接于頁面緩沖器11的與非門行的第一端具有由行選擇線SSL1、SSL2、及SSL3所控制的多個存取晶體管。連接于接地點的與非門行的第二端具有由接地選擇線GSL所控制的多個存取晶體管。

第一行與非門行通過接地點SSL1開啟及關閉。位于第一行與非門行的局部字符線的晶體管通過接地點B1所控制。第二行與非門行通過行選擇線SSL2開啟及關閉。位于第一行與非門行的局部字符線的晶體管通過區(qū)塊選擇線B2所控制。第三行與非門行通過行選擇線SSL3開啟及關閉。位于第三行與非門行的局部字符線的晶體管通過區(qū)塊選擇線B3所控制。

如此一來，即使字符線電壓產生器207產生的全局字符線電壓耦接于位于同一中間層的多個局部字符線，區(qū)塊譯碼器208可以僅啟動所選擇的一部分的局部字符線驅動器晶體管。藉此，可以在同一中間層中僅啟動所選擇的一部分的局部字符線。舉例來說，字符線電壓產生器207可以采用導電的全局字符線L1來透過階層231選擇頂端中間層的多個局部字符線。從這些局部字符線中，區(qū)塊選擇線B1僅啟動相關于行選擇線SSL1的晶體管，區(qū)塊選擇線B2僅啟動相關于行選擇線SSL2的晶體管，區(qū)塊選擇線B3僅啟動相關于行選擇線SSL3的晶體管。

層選擇線(layer select line)平行于字符線。行選擇線SSL決定了垂直線寬(vertical pitch)。字符線及層選擇線決定了水平線寬(horizontal pitch)。區(qū)塊選擇線的數量可以等于或少于行選擇線SSL的數量。

圖11是采用垂直信道結構且具有通路晶體管的三維存儲結構的上視圖。通路晶體管啟動相關于多個行選擇線的特定字符線。

圖10與圖11的三維存儲裝置的排列類似。然而，在圖11中，區(qū)塊譯碼器208產生的信號由導電譯碼線B#攜帶。導電譯碼線B#啟動及關閉對應于多個行選擇線的特定的字符線晶體管。在圖11中，與非門行的全部晶體管通過導電譯碼線B#所控制的字符線驅動器晶體管來開啟與關閉。與非門行由行選擇線SSL1、SSL2、及SSL3開啟及關閉。相對地，在圖10中，區(qū)塊譯碼器208產生的信號由區(qū)塊選擇線B1、B2、及B3所攜帶，并分別開啟及關閉對應于一個行選擇線的特定區(qū)塊的字符線驅動器晶體管。在其他實施例中，區(qū)塊選擇線可以啟動及關閉對應于其他數量的行選擇線的特定區(qū)快的字符線驅動器晶體管。

圖12及圖13是采用垂直信道結構且具有通路晶體管的三維存儲裝置的上視圖及側視圖。通路晶體管啟動關于一個行選擇線的特定一部份的字符線。

圖10及圖11的不同的三維存儲裝置的部份元件更詳細地敘述于圖12及圖13。圖12及圖13詳細顯示了圖10的三維存儲裝置的行選擇線及區(qū)塊選擇線，例如是行選擇線SSL1及區(qū)塊選擇線B1、或行選擇線SSL2及區(qū)塊選擇線B2、或行選擇線SSL3及區(qū)塊選擇線B3。圖12及圖13亦詳細顯示了圖11的三維存儲裝置的行選擇線及區(qū)塊選擇線，例如是行選擇線SSL2及導電譯碼線B#。

導電的全局字符線L1、L2、L3、L4、L5、及L6分別啟動及關閉階層231、232、233、234、235、及236。導電的全局字符線L1、L2、L3、L4、L5、及L6分別攜帶字符線電壓產生器所產生的信號至階層231、232、233、234、235、及236。

全局字符線L1透過字符線驅動器晶體管電性耦接于層間連接件的階層231。全局字符線L2透過字符線驅動器晶體管電性耦接于層間連接件的階層232。全局字符線L3透過字符線驅動器晶體管電性耦接于層間連 接件的階層233。全局字符線L4透過字符線驅動器晶體管電性耦接于層間連接件的階層234。全局字符線L5透過字符線驅動器晶體管電性耦接于層間連接件的階層235。全局字符線L6透過字符線驅動器晶體管電性耦接于層間連接件的階層236。

區(qū)塊譯碼線(例如是導電譯碼線B#)攜帶來自區(qū)塊譯碼器的信號以控制字符線驅動器晶體管。字符線驅動器晶體管切換全局字符線的信號是否抵達對應的層間連接件及局部字符線的對應的中間層。舉例來說，于導電譯碼線B#及全局字符線L1交會處的導線字符線驅動器晶體管具有環(huán)繞柵極結構(gate all around structure)。環(huán)繞柵極結構具有垂直信道結構261，其穿越環(huán)繞垂直信道結構261的介電質262。字符線驅動器晶體管的垂直信道結構261通過導電插塞(conductive plug)263、264電性耦接于全局字符線L1及區(qū)域字符線平面231。導電譯碼線B#與其他全局字符線L2、L3、L4、L5、及L6的交會處亦具有對應的字符線驅動器晶體管，其具有環(huán)繞柵極結構。

導電譯碼線B#攜帶來自區(qū)塊譯碼器的信號，以啟動及關閉字符線驅動器晶體管及局部字符線。導電譯碼線B#啟動及關閉電性耦接于全局字符線L1及階層231的字符線驅動器晶體管、電性耦接于全局字符線L2及階層232的字符線驅動器晶體管、電性耦接于全局字符線L3及階層233的字符線驅動器晶體管、電性耦接于全局字符線L4及階層234的字符線驅動器晶體管、電性耦接于全局字符線L5及階層235的字符線驅動器晶體管、電性耦接于全局字符線L6及階層236的字符線驅動器晶體管。

陣列的存儲單元包括由位線BL1所存取的垂直信道結構251及存儲元件252。其余位線BL2、BL3、及BL4也存取包括垂直信道結構及存儲元件的類似的存儲單元。連接于存儲單元的與非門行由位線BL1、BL2、BL3、及BL4所存取。位線沿著階層231、232、233、234、235、及236的不同位置選擇存儲單元。

相同的位線沿著不同中間層選擇存儲單元。與非門行具有第一端。第一端通過位線BL1、BL2、BL3、及BL4連接于頁面緩沖器。與非門行具有第二端。第二端位于接地點。連接于頁面緩沖器的與非門行的第一端具有由行選擇線SSL#240所控制的存取晶體管。與非門行的第二端具有由 接地選擇線層(ground select line plane)GSL 210所控制的存取晶體管，以電性連接與非門行至接地點。

與非門行通過行選擇線SSL#啟動及關閉。與非門行中的字符線的晶體管通過導電譯碼線B#來啟動及關閉。

如此一來，即使字符線電壓產生器207產生的全局字符線電壓連接至同一中間層的多個局部字符線，區(qū)塊譯碼器208可以僅啟動局部字符線驅動器晶體管的一部份，并藉此可以僅啟動同一中間層的部份的局部字符線。舉例來說，字符線電壓產生器可以導電的全局字符線L1通過階層231來選擇頂部中間層。

圖14及圖15是采用垂直信道結構且具有薄膜通路晶體管(thin film pass transistor)的三維存儲裝置的上視圖及剖面圖。通路晶體管啟動關于行選擇線的字符線。

圖14具有截面線312，其用來指出圖15的剖面的位置。

圖14的三維存儲裝置相似于圖11的三維存儲裝置，其與非門行的字符線的存儲單元通過導電譯碼線B#來啟動及關閉。與非門行通過行選擇線SSL1、SSL2、及SSL3來啟動或關閉。然而，圖11由導電譯碼線B#所控制的晶體管具有環(huán)繞柵極結構(gate all around structure)，圖14由導電譯碼線B#所控制的晶體管為薄膜晶體管(thin film transistor)。

全局字符線L1、L2、L3、L4、L5、及L6攜帶由字符線電壓產生器所產生信號至階層231、232、233、234、235、及236。全局字符線L1、L2、L3、L4、L5、及L6電性耦接于導電插塞(例如是導電插塞301)。導電插塞(例如是導電插塞301)電性耦接于水平信道結構(horizontal channel structure)310的一第一端。在圖14的上視圖中，含有導電插塞301的一列導電插塞以實線顯示，此列位于水平信道結構310之上。水平信道結構310的材料可以相同于垂直信道結構251的材料?；蛘?，水平信道結構310及垂直信道結構251可選用不同的材料。水平信道結構310的第二端電性耦接于導電插塞(例如是導電插塞302)。在圖14的上視圖中，含有導電插塞302的一列導電插塞以虛實線顯示，此列位于水平信道結構310之下。

圖15示出了位于水平信道結構310之上的導電插塞301及位于水平信道結構之下的導電插塞302。

在含有導電插塞302的一列導電插塞中，對應于全局字符線L1的導電插塞電性耦接于階層231的層間連接件，對應于全局字符線L2的導電插塞電性耦接于階層232的層間連接件，對應于全局字符線L3的導電插塞電性耦接于階層233的層間連接件，對應于全局字符線L4的導電插塞電性耦接于階層234的層間連接件，對應于全局字符線L5的導電插塞電性耦接于階層235的層間連接件，對應于全局字符線L6的導電插塞電性耦接于階層236的層間連接件。

圖15未示出階層231的層間連接件。類似地，于全局字符線L1的剖面中，階層231位于階層232之上，水平信道結構310的第二端通過較短的導電插塞302連接于階層231。類似地，于全局字符線L3的剖面中，階層233位于階層232之下，水平信道結構310的第二端通過較長的導電插塞302連接于階層233。類似地，于全局字符線L4的剖面中，階層234位于階層232之下，水平信道結構310的第二端通過較長的導電插塞302連接于階層234。類似地，于全局字符線L5的剖面中，階層235位于階層232之下，水平信道結構310的第二端通過較長的導電插塞302連接于階層235。類似地，于全局字符線L6的剖面中，階層236位于階層232之下，水平信道結構310的第二端通過較長的導電插塞302連接于階層236。

圖16及圖17是另一種采用垂直信道結構且具有薄膜通路晶體管(thin film pass transistor)的三維存儲裝置的上視圖及剖面圖。通路晶體管啟動關于行選擇線的字符線。圖16具有截面線313，其用來指出圖17的剖面的位置。

圖16～17與圖14～15的三維存儲裝置類似。然而，圖14～15的水平信道結構310并未延伸至導電插塞302之上；在圖16～17中，水平信道結構310延伸至導電插塞302之上。

在其他實施例中，區(qū)塊譯碼器所控制的字符線驅動器晶體管具有長度大于1.5μm的長通道。

圖18為根據本發(fā)明一實施的集成電路存儲器的簡化方塊圖。

集成電路1800包括三維存儲器陣列1860，其位于集成電路板。

條帶譯碼器1840耦接于存儲器陣列1860內的行選擇及接地選擇層1845。位線譯碼器1870連接于存儲器陣列1860內的位線1865，以讀取與 程序化存儲器陣列1860的存儲單元。在層譯碼器/區(qū)塊譯碼器/局部字符線驅動器1850中，區(qū)塊譯碼器電性耦接于字符線驅動器的多個方塊。字符線驅動器例如是一晶體管，其可以電性耦接或電性分離存儲器陣列1860中的全局字符線與局部字符線。并且在層譯碼器/區(qū)塊譯碼器/局部字符線驅動器1850中，層譯碼器控制提供至全局字符線的程序化、抹除及讀取電壓。地址通過總線1830提供至位線譯碼器1870、條帶譯碼器1840及層譯碼器/區(qū)塊譯碼器/局部字符線驅動器1850。感測放大器及數據輸入結構(sense amplifiers and data-in structure)1802利用數據總線1875耦接至位線譯碼器1870。來自感測放大器的感測數據通過數據輸出線1885提供至輸出電路(output circuit)1890。輸出電路1890輸出感測數據至集成電路1800外部的一目的地。輸入數據透過數據輸入線(data-in line)1805從集成電路1800的輸入/輸出埠或集成電路1800的內部或外部數據源輸入。數據源例如是一般用途處理器、特殊應用電路、三維存儲器陣列1860所支持具有系統(tǒng)整合芯片(system-on-a-chip)功能的模塊。

在圖18的例子中，控制器1810控制偏壓安排裝置1820提供的讀取或程序化電壓?？刂破?810可以包括多層次儲存(multi-level cell，MLC)的程序化及讀取模式。控制器1810可以采用習知特殊應用邏輯電路(special-purpose logic circuitry)。在另一實施例，控制器包括一般用途處理器(general-purpose processor)。在其他實施例中，控制器可以是一般用途處理器及特殊應用邏輯電路的組合。

集成電路1800可以支持字符線驅動器開關，例如是晶體管。所述晶體管通過區(qū)塊譯碼器來開啟及關閉字符線。存儲器陣列1860可以包括第一導線。第一導線連接于導電條帶的頂層，以根據行選擇線譯碼器選擇第一特定堆疊。存儲器陣列1860可以包括第二導線。第二導線電性耦接于多個中間層，以根據區(qū)塊譯碼器選擇第一特定堆疊。存儲器陣列1860可以包括第三導線。第三導線電性連接于中間層，以根據層譯碼器選擇特定層。

在一些實施例中，行選擇線為扭曲的(twisted)，使得多組分離行選擇線可以存取陣列。在一些實施例中，位線為扭曲的，使得多組位線可以存取陣列。

以上所述的具體實施例，對本發(fā)明的目的、技術方案和有益效果進行了進一步詳細說明，應理解的是，以上所述僅為本發(fā)明的具體實施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內，所做的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內。