閃速存儲器及其復(fù)位信號輸出方法
【專利摘要】本發(fā)明提供一種閃速存儲器及其復(fù)位信號輸出方法，該閃速存儲器具有控制器以及被控制器訪問的存儲器，其中，閃速存儲器還設(shè)有復(fù)位信號輸出引腳，控制器的復(fù)位引腳與復(fù)位信號輸出引腳連接，復(fù)位引腳內(nèi)設(shè)有復(fù)位電路，復(fù)位電路包括依次串聯(lián)的第一電阻、第一開關(guān)、第二開關(guān)以及第二電阻，第一開關(guān)與第二開關(guān)由控制器控制開閉，復(fù)位信號輸出引腳連接至第一開關(guān)與第二開關(guān)之間。該方法是閃速存儲器初始化結(jié)束前，控制器控制第一開關(guān)斷開，且控制第二開關(guān)閉合，復(fù)位信號輸出引腳輸出低電平信號，閃速存儲器初始化結(jié)束后，控制器控制第一開關(guān)閉合，且控制第二開關(guān)斷開，復(fù)位信號輸出引腳輸出高電平信號。本發(fā)明能確保嵌入式控制器與閃速存儲器的同步通信。
【專利說明】閃速存儲器及其復(fù)位信號輸出方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路領(lǐng)域，具體地，是一種閃速存儲器以及這種閃速存儲器的復(fù)位信號輸出方法。
【背景技術(shù)】
[0002]現(xiàn)在的便攜式電子設(shè)備，諸如MP3音樂播放器、手機(jī)、平板電腦等大量使用嵌入式芯片，嵌入式芯片可以視為一個嵌入式系統(tǒng)，其包括一個嵌入式控制器以及非易失性存儲器，通常使用閃速存儲器(flash)作為非易失性存儲器。現(xiàn)有的SPI閃速存儲器是一種小容量、封裝簡單、使用方便、可重復(fù)燒錄的非易失性存儲器件，其存儲容量由IMB到16MB不等,但生產(chǎn)成本隨著容量的增大而迅速升高。
[0003]現(xiàn)有的SPI閃速存儲器需要迅速地響應(yīng)嵌入式控制的讀寫請求，通常其存儲結(jié)構(gòu)為NOR Flash，因此也稱作SPI NOR Flash。嵌入式芯片啟動的時候，嵌入式控制器將存儲在SPI NOR Flash中的程序讀取到嵌入式控制器中，并在隨機(jī)存儲器(RAM)中運(yùn)行。隨著嵌入式芯片的功能越來越強(qiáng)大，需要存放在SPI NOR Flash里面的數(shù)據(jù)除了越來越龐大的程序，還有越來越多的音頻和視頻數(shù)據(jù)?，F(xiàn)有的SPI NOR Flash的容量越來越難滿足這個趨勢要求。
[0004]NAND Flash是一種大容量、低成本、可重復(fù)燒錄的非易失性存儲器件，但是NANDFlash訪問方式復(fù)雜，需要強(qiáng)大的糾錯能力，數(shù)據(jù)存儲管理難度大，存儲方式復(fù)雜。為了滿足巨大的程序和數(shù)據(jù)容量需求?，F(xiàn)有的一些嵌入式芯片采用NAND Flash替換了現(xiàn)有的SPINOR Flash作為嵌入式芯片的非易失性存儲器件，但嵌入芯片的生產(chǎn)成本因此而大幅增加，嵌入式芯片的開發(fā)難度也越來越大。
[0005]為了解決存儲容量和成本的矛盾，人們研發(fā)了一種稱為SPI NAND Flash的SPI閃速存儲器，將NAND Flash和控制器封裝在一起，并應(yīng)用到嵌入式芯片中。但因為NAND Flash的管理難度大，初始化時間長并且難以確定，加上SPI通信協(xié)議的局限性，嵌入式芯片的控制器通常難以確定第一次讀SPI NAND Flash的時間，實現(xiàn)啟動同步的難度很大，從而限制了 SPI NAND Flash的應(yīng)用范圍。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的主要目的是提供一種在嵌入式芯片啟動時，可以被嵌入式控制器同步訪問的閃速存儲器。
[0007]本發(fā)明的另一目的是提供確保嵌入式控制器與閃速存儲器同步的閃速存儲器的復(fù)位信號輸出方法。
[0008]為了實現(xiàn)上述的主要目的，本發(fā)明提供的閃速存儲器具有控制器以及被控制器訪問的存儲器，其中，閃速存儲器還設(shè)有復(fù)位信號輸出引腳，控制器的復(fù)位引腳與復(fù)位信號輸出引腳連接，復(fù)位引腳內(nèi)設(shè)有復(fù)位電路，復(fù)位電路包括依次串聯(lián)的第一電阻、第一開關(guān)、第二開關(guān)以及第二電阻，第一開關(guān)與第二開關(guān)由控制器控制開閉，復(fù)位信號輸出引腳連接至第一開關(guān)與第二開關(guān)之間。
[0009]由上述方案可見，嵌入式系統(tǒng)啟動后，在閃速存儲器初始化過程中，控制器控制第一開關(guān)與第二開關(guān)的通斷，使復(fù)位信號輸出引腳輸出低電平信號。待閃速存儲器初始化結(jié)束后，控制器控制第一開關(guān)與第二開關(guān)的通斷，使復(fù)位信號輸出引腳輸出高電平信號，嵌入式控制器即可以確定閃速存儲器的初始化結(jié)束時間，從而確保閃速存儲器可以被嵌入式控制器同步訪問。
[0010]進(jìn)一步的方案是，復(fù)位信號輸出引腳為復(fù)用引腳，且與閃速存儲器的中止引腳或?qū)懕Ｗo(hù)引腳復(fù)用。
[0011]由此可見，復(fù)位信號輸出引腳與其他功能引腳復(fù)用，不增加閃速存儲器的引腳數(shù)量，不會增加閃速存儲器的生產(chǎn)成本。
[0012]更進(jìn)一步的方案是，第一開關(guān)為三極管或場效應(yīng)管，第一開關(guān)為三極管或場效應(yīng)管。
[0013]可見，控制器通過控制三極管或場效應(yīng)管的通斷來實現(xiàn)第一開關(guān)與第二開關(guān)的開閉，兩個開關(guān)的開閉控制簡單、精確。
[0014]為實現(xiàn)上述的另一目的，本發(fā)明提供上述閃速存儲器的復(fù)位信號輸出方法，包括閃速存儲器初始化結(jié)束前，控制器控制第一開關(guān)斷開，且控制第二開關(guān)閉合，復(fù)位信號輸出引腳輸出低電平信號，閃速存儲器初始化結(jié)束后，控制器控制第一開關(guān)閉合，且控制第二開關(guān)斷開，復(fù)位信號輸出引腳輸出高電平信號。
[0015]由上述方案可見，閃速存儲器初始化前后復(fù)位信號輸出引腳輸出的電平信號不相同，嵌入式控制器根據(jù)接收的信號即可以判斷閃速存儲器是否初始化完畢，待閃速存儲器初始化完畢后即訪問閃速存儲器，從而確保嵌入式控制器與閃速存儲器的同步工作。
[0016]進(jìn)一步的方案是，閃速存儲器初始化結(jié)束后并進(jìn)入正常工作狀態(tài)后，控制器控制第一開關(guān)與第二開關(guān)斷開，復(fù)位信號輸出引腳輸出高阻態(tài)信號。
[0017]由此可見，控制器根據(jù)所接收的閃速存儲器所發(fā)送的信號即可以精確地判斷閃速存儲器的工作狀態(tài)，有利于嵌入式控制器對閃速存儲器的訪問。
【專利附圖】

【附圖說明】
[0018]圖1是本發(fā)明閃速存儲器實施例封裝引腳結(jié)構(gòu)圖。
[0019]圖2是本發(fā)明閃速存儲器實施例的內(nèi)部電原理圖。
[0020]圖3是本發(fā)明閃速存儲器實施例中復(fù)位電路的電原理圖。
[0021]圖4是本發(fā)明閃速存儲器實施例中復(fù)位電路的在啟動復(fù)位狀態(tài)下的等效電路圖。
[0022]圖5是本發(fā)明閃速存儲器實施例中復(fù)位電路的在結(jié)束復(fù)位狀態(tài)下的等效電路圖。
[0023]圖6是本發(fā)明閃速存儲器實施例中復(fù)位電路的在正常工作狀態(tài)下的等效電路圖。
[0024]圖7是本發(fā)明閃速存儲器實施例與嵌入式控制器電連接的結(jié)構(gòu)圖。
[0025]圖8是本發(fā)明閃速存儲器的復(fù)位信號輸出方法實施例多個引腳的輸出信號的時序圖。
[0026]以下結(jié)合附圖及實施例對本發(fā)明作進(jìn)一步說明。
【具體實施方式】[0027]本發(fā)明的閃速存儲器主要應(yīng)用在嵌入式系統(tǒng)中，嵌入式系統(tǒng)為嵌入式芯片，其具有嵌入式控制器以及閃速存儲器，嵌入式控制器可以控制閃速存儲器的工作，并且讀取閃速存儲器所存儲的數(shù)據(jù)，且與閃速存儲器同步工作。
[0028]參見圖1與圖2，本發(fā)明的閃速存儲器10具有控制器11以及存儲器12，存儲器12為Nand Flash，是一種非易失性存儲器，控制器11通過控制總線、地址總線以及數(shù)據(jù)總線訪問存儲器12，讀取存儲在存儲器12內(nèi)的數(shù)據(jù)或者向存儲器12寫入數(shù)據(jù)。
[0029]閃速存儲器10的殼體外設(shè)有八個封裝引腳，分別是片選引腳CSB1、通信時鐘引腳CLK1、數(shù)據(jù)輸入引腳SDI1、數(shù)據(jù)輸出引腳SD01、寫保護(hù)引腳WPB1、復(fù)位中止復(fù)用引腳HOLDB1、電源引腳VDDI以及接地引腳GNDI，閃速存儲器IO的八個封裝引腳與嵌入式芯片的嵌入式控制器相應(yīng)的引腳連接，以便嵌入式控制器訪問閃速存儲器10。本實施例中，復(fù)位中止復(fù)用引腳HOLDBl作為復(fù)用引腳，既可以作為復(fù)位信號輸出弓丨腳使用，又作為中止弓丨腳使用，嵌入式控制器可以在不同階段向復(fù)位中止復(fù)用引腳HOLDBl發(fā)出信號或接收來自復(fù)位中止復(fù)用引腳HOLDBl的信號。
[0030]閃速存儲器10的控制器11也設(shè)有八個引腳，分別是片選引腳CSB、通信時鐘引腳CLK、數(shù)據(jù)輸入引腳SD1、數(shù)據(jù)輸出引腳SD0、寫保護(hù)引腳WPB、復(fù)位中止復(fù)用引腳H0LDB、電源引腳VDD以及接地引腳GND，其中復(fù)位中止復(fù)用引腳HOLDB也是復(fù)用引腳，既作為復(fù)位引腳使用，又作為中止引腳使用。
[0031]從圖2可見，控制器11的每一個引腳與閃速存儲器10對應(yīng)的引腳連接，即控制器11的片選引腳CSB與閃速存儲器10的片選引腳CSBl連接，控制器11的時鐘引腳CLK與閃速存儲器10的時鐘引腳CLKl連接，控制器11的數(shù)據(jù)輸入引腳SDI與閃速存儲器10的數(shù)據(jù)輸入引腳SDIl連接，控制器11數(shù)據(jù)輸出引腳SDO與閃速存儲器10的數(shù)據(jù)輸出引腳SDOl連接，控制器11的寫保護(hù)引腳WPB與閃速存儲器10的寫保護(hù)引腳WPBl連接，控制器11的復(fù)位中止復(fù)用引腳HOLDB與閃速存儲器10的復(fù)位中止復(fù)用引腳HOLDBl連接。
[0032]為了確保閃速存儲器10精確地向嵌入式控制器輸出復(fù)位信號，控制器11的復(fù)位中止復(fù)用引腳HOLDB內(nèi)設(shè)有復(fù)位電路。如圖3所示，復(fù)位電路包括電阻R1、作為開關(guān)器件的三極管Tl、三極管T2以及電阻R2，電阻Rl的第一端接電源VDD，第二端連接到三極管Tl，三極管Tl與三極管T2串聯(lián)連接，且三極管T1、T2均由控制器11控制通斷。閃速存儲器10的復(fù)位中止復(fù)用引腳HOLDBl連接至三極管Tl與三極管Τ2的連接處。電阻R2的第一端與三極管Τ2連接，第二端接地。當(dāng)然，本發(fā)明的三極管Τ1、Τ2均可以使用場效應(yīng)管替代。
[0033]在閃速存儲器10上電以及初始化過程中，控制器11控制三極管Tl截止，并控制三極管Τ2導(dǎo)通，此時復(fù)位電路的等效電路如圖4所示，圖4中使用開關(guān)SI等效三極管Tl，使用開關(guān)S2等效三極管Τ2。從圖4可見，閃速存儲器10初始化結(jié)束前，開關(guān)SI處于斷開狀態(tài)，開關(guān)S2處于導(dǎo)通狀態(tài)，因此復(fù)位中止復(fù)用引腳HOLDBl輸出的電平信號為低電平信號。
[0034]在閃速存儲器10初始化結(jié)束后，復(fù)位電路進(jìn)入結(jié)束復(fù)位狀態(tài)，此時等效電路如圖5所示?？刂破?1控制三極管Tl導(dǎo)通，并控制三極管Τ2截止，相當(dāng)于開關(guān)SI閉合，開關(guān)S2斷開，電源VDD通過開關(guān)SI向復(fù)位中止復(fù)用引腳HOLDBl輸出高電平信號，因此復(fù)位中止復(fù)用引腳HOLDBl輸出的電平信號為高電平信號。
[0035]在閃速存儲器10初始化結(jié)束后并進(jìn)入正常工作狀態(tài)時，控制器11控制三極管Tl、T2同時截止，如圖6所示，開關(guān)SI與開關(guān)S2均斷開，此時復(fù)位中止復(fù)用引腳HOLDBl輸出的電平信號為高阻態(tài)信號?？梢姡W速存儲器10的復(fù)位中止復(fù)用引腳HOLDBl在閃速存儲器10初始化結(jié)束前、初始化結(jié)束后以及進(jìn)入正常工作狀態(tài)后輸出的電平信號不相同，嵌入式控制器根據(jù)接收的電平信號即可以判斷閃速存儲器10當(dāng)前的狀態(tài)，便于與閃速存儲器10同步通信。
[0036]優(yōu)選地，電阻Rl與電阻R2的電阻值不相同，例如，電阻Rl的阻值是100千歐，電阻R2的阻值是10千歐，確保復(fù)位中止復(fù)用引腳HOLDBl輸出的高電平信號與低電平信號、高阻態(tài)信號的電平有明顯的區(qū)別，嵌入式控制器便可以精確地判斷閃速存儲器10不同的工作狀態(tài)。
[0037]當(dāng)然，實際應(yīng)用時，電阻Rl的阻值可以大于電阻R2的阻值，也可以是電阻Rl的阻值小于電阻R2的阻值，或者，電阻Rl的阻值與電阻R2的阻值相等。并且，電阻R1、R2的阻值可以根據(jù)復(fù)位電路、控制器11、電源電壓VDD的實際參數(shù)確定。
[0038]參見圖7，嵌入式芯片20包括嵌入式控制器21以及閃速存儲器10，嵌入式控制器包括復(fù)位信號輸入引腳RSTB、時鐘信號輸出引腳MCLK、數(shù)據(jù)輸出引腳MSD0、數(shù)據(jù)輸入引腳MSD1、寫保護(hù)輸出引腳MPWB以及選通輸出引腳MCSB。其中，復(fù)位信號引腳RSTB與閃速存儲器10的復(fù)位中止復(fù)用引腳HOLDBl連接，時鐘信號輸出引腳MCLK與閃速存儲器10的時鐘引腳CLKl連接，數(shù)據(jù)輸出引腳MSDO與閃速存儲器10的數(shù)據(jù)輸入引腳SDIl連接，數(shù)據(jù)輸入引腳MSDI與閃速存儲器10的數(shù)據(jù)輸出引腳SDOl連接，寫保護(hù)引腳MPWB與閃速存儲器10的寫保護(hù)引腳WPBI連接，選通輸出引腳MCSB與閃速存儲器IO的片選引腳CSBI連接，復(fù)位信號輸入引腳RSTB連接至電容Cl的一端，電容Cl的另一端接地。
[0039]下面結(jié)合圖8說明閃速存儲器10的復(fù)位信號輸出過程。閃速存儲器10初始化結(jié)束前，其處于啟動復(fù)位狀態(tài)，嵌入式控制器21的選通輸出引腳MCSB、時鐘信號輸出引腳MCLK均為高電平信號，數(shù)據(jù)輸入引腳MSD1、數(shù)據(jù)輸出引腳MSDO均為高阻態(tài)，寫保護(hù)輸出引腳MWPB為低電平信號。此時，由于復(fù)位電路中開關(guān)SI斷開，而開關(guān)S2閉合，閃速存儲器10的復(fù)位中止復(fù)用引腳HOLDBl輸出低電平信號，嵌入式控制器21的復(fù)位信號輸入引腳RSTB接收到低電平信號。與時，閃速存儲器10對存儲器12進(jìn)行初始化工作，直到存儲器12的初始化工作結(jié)束，閃速存儲器10準(zhǔn)備好與嵌入式控制器21通信后，閃速存儲器10進(jìn)入結(jié)束復(fù)位狀態(tài)。
[0040]在結(jié)束復(fù)位狀態(tài)，由于開關(guān)SI閉合，且開關(guān)S2斷開，閃速存儲器10的復(fù)位中止復(fù)用引腳HOLDBl輸出高電平信號，電容Cl開始充電，復(fù)位信號輸入引腳RSTB接收的電平信號逐漸上升到高電平VDD，閃速存儲器10控制嵌入式控制器21進(jìn)入初始化狀態(tài)。
[0041]在嵌入式控制器21進(jìn)入初始化狀態(tài)后，嵌入式控制器21進(jìn)行初始化工作，包括配置閃速存儲器10的通信時序等。然后，嵌入式控制器21開始讀取閃速存儲器10的數(shù)據(jù)，即進(jìn)行同步操作。在嵌入式控制器21從閃速存儲器10上讀取到啟動數(shù)據(jù)后，嵌入式芯片20進(jìn)入正常工作狀態(tài)。至此，嵌入式芯片20的啟動過程完成。
[0042]可見，閃速存儲器10在啟動復(fù)位狀態(tài)、結(jié)束復(fù)位狀態(tài)以及正常工作狀態(tài)下輸出的信號不相同，嵌入式控制器21可以根據(jù)接收到的芯片判斷閃速存儲器10的工作狀態(tài)，閃速存儲器10復(fù)位結(jié)束后隨即進(jìn)入正常工作狀態(tài)，確保嵌入式控制器21與閃速存儲器10的同步通信。[0043]當(dāng)然，上述實施例僅是本發(fā)明優(yōu)選的實施方式，實際應(yīng)用時還可以有更多的變化，例如復(fù)位信號輸出引腳不單可以與中止引腳復(fù)用，還可以與寫保護(hù)引腳WPB引腳復(fù)用；或者，閃速存儲器可以有一個數(shù)據(jù)輸入引腳、數(shù)據(jù)輸出引腳，也可以有多個數(shù)據(jù)輸入引腳、多個數(shù)據(jù)輸出引腳；又或者，閃速存儲器工作在正常工作狀態(tài)下，也可以將開關(guān)SI閉合，即復(fù)位信號輸出引腳輸出高電平信號，這樣的改變并不影響本發(fā)明的實施。
[0044]最后需要強(qiáng)調(diào)的是，本發(fā)明不限于上述實施方式，如閃速存儲器、控制器具體引腳的改變、復(fù)位電路中兩個電阻的電阻值的改變等變化也應(yīng)該包括在本發(fā)明權(quán)利要求的保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.閃速存儲器，包括: 控制器以及被所述控制器訪問的存儲器； 其特征在于: 所述閃速存儲器還設(shè)有復(fù)位信號輸出引腳，所述控制器的復(fù)位引腳與所述復(fù)位信號輸出引腳連接； 所述復(fù)位引腳內(nèi)設(shè)有復(fù)位電路，所述復(fù)位電路包括依次串聯(lián)的第一電阻、第一開關(guān)、第二開關(guān)以及第二電阻，所述第一開關(guān)與所述第二開關(guān)由所述控制器控制開閉，所述復(fù)位信號輸出引腳連接至所述第一開關(guān)與所述第二開關(guān)之間。
2.根據(jù)權(quán)利要求1所述的閃速存儲器，其特征在于: 所述復(fù)位信號輸出引腳為復(fù)用引腳。
3.根據(jù)權(quán)利要求2所述的閃速存儲器，其特征在于: 所述復(fù)位信號輸出引腳與所述閃速存儲器的中止引腳或?qū)懕Ｗo(hù)引腳復(fù)用。
4.根據(jù)權(quán)利要求1至3任一項所述的閃速存儲器，其特征在于: 所述第一電阻的電阻值大于或小于所述第二電阻的電阻值。
5.根據(jù)權(quán)利要求1至3任一項所述的閃速存儲器，其特征在于: 所述第一電阻與電源連接，所述第二電阻接地。
6.根據(jù)權(quán)利要求1至3任一項所述的閃速存儲器，其特征在于: 所述第一開關(guān)為三極管或場效應(yīng)管，所述第二開關(guān)為三極管或場效應(yīng)管。
7.閃速存儲器的復(fù)位信號輸出方法，該閃速存儲器具有控制器以及存儲器、復(fù)位信號輸出引腳，所述控制器的復(fù)位引腳與所述復(fù)位信號輸出引腳連接，且所述復(fù)位引腳內(nèi)設(shè)有復(fù)位電路，所述復(fù)位電路包括依次串聯(lián)的第一電阻、第一開關(guān)、第二開關(guān)以及第二電阻； 其特征在于:該方法包括 所述閃速存儲器初始化結(jié)束前，所述控制器控制所述第一開關(guān)斷開，且控制所述第二開關(guān)閉合，所述復(fù)位信號輸出引腳輸出低電平信號； 所述閃速存儲器初始化結(jié)束后，所述控制器控制所述第一開關(guān)閉合，且控制所述第二開關(guān)斷開，所述復(fù)位信號輸出引腳輸出高電平信號。
8.根據(jù)權(quán)利要求7所述的閃速存儲器的復(fù)位信號輸出方法，其特征在于: 所述閃速存儲器初始化結(jié)束后并進(jìn)入正常工作狀態(tài)后，所述控制器控制所述第一開關(guān)與所述第二開關(guān)斷開，所述復(fù)位信號輸出引腳輸出高阻態(tài)信號。
9.根據(jù)權(quán)利要求7或8所述的閃速存儲器的復(fù)位信號輸出方法，其特征在于: 所述復(fù)位信號輸出引腳為復(fù)用引腳，且所述復(fù)位信號輸出引腳與所述閃速存儲器的中止引腳或?qū)懕Ｗo(hù)引腳復(fù)用。
10.根據(jù)權(quán)利要求5或6所述的閃速存儲器的復(fù)位信號輸出方法，其特征在于: 所述第一電阻與電源連接，所述第二電阻接地。
【文檔編號】G11C16/20GK103943148SQ201410214734
【公開日】2014年7月23日 申請日期:2014年5月20日 優(yōu)先權(quán)日:2014年5月20日
【發(fā)明者】朱國鐘 申請人:建榮集成電路科技(珠海)有限公司