移位寄存器單元、移位寄存器、柵極驅(qū)動電路和顯示裝置制造方法
【專利摘要】本發(fā)明提供一種移位寄存器單元，該移位寄存器單元包括正向控制信號輸入端、反向控制信號輸入端、第一薄膜晶體管、第二薄膜晶體管、正向輸入端、反向輸入端、上拉模塊和第一復(fù)位模塊，所述第一薄膜晶體管的柵極與所述正向輸入端相連，所述第一薄膜晶體管的第一極與所述正向控制信號輸入端相連，所述第一薄膜晶體管的第二極與所述上拉模塊的上拉節(jié)點(diǎn)相連，所述第二薄膜晶體管的柵極與所述反向輸入端相連，所述第二薄膜晶體管的第一極與所述上拉模塊的上拉節(jié)點(diǎn)相連，所述第二薄膜晶體管的第二極與所述反向控制信號輸入端相連。相應(yīng)地，本發(fā)明還提供一種移位寄存器、柵極驅(qū)動電路和顯示裝置，能夠?qū)崿F(xiàn)雙向掃描，提高顯示的靈活性。
【專利說明】移位寄存器單元、移位寄存器、柵極驅(qū)動電路和顯示裝置

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及液晶顯示【技術(shù)領(lǐng)域】，尤其涉及移位寄存器單元、包括該移位寄存器單 元的移位寄存器、包括該移位寄存器的柵極驅(qū)動電路和包括該柵極驅(qū)動電路的顯示裝置。

【背景技術(shù)】
[0002] 液晶顯示器在進(jìn)行顯示時，通過液晶顯示器內(nèi)部的驅(qū)動電路輸出信號，對液晶顯 示器的像素單元進(jìn)行逐行掃描，以顯示圖像。液晶顯示器主要由移位寄存器實(shí)現(xiàn)圖像的逐 行掃描，如圖1所示，為現(xiàn)有的移位寄存器結(jié)構(gòu)示意圖，包括多級相連的移位寄存器單元、 低電壓提供線、第一時鐘信號提供線和第二時鐘信號提供線。第η級移位寄存器單元的輸 出作為第η-1級移位寄存器單元的復(fù)位信號，同時作為第η+1級移位寄存器單元的輸入信 號。
[0003] 但是這種掃描方法只能實(shí)現(xiàn)單方向自上而下進(jìn)行掃描，顯示方式比較單元，顯示 的靈活性差，無法滿足不同狀態(tài)的顯示需求。
[0004] 因此如何實(shí)現(xiàn)液晶顯示器的雙向掃描成為本領(lǐng)域亟待解決的技術(shù)問題。


【發(fā)明內(nèi)容】

[0005] 有鑒于此，本發(fā)明的目的在于提供一種移位寄存器單元、移位寄存器、柵極驅(qū)動電 路和顯示裝置，以實(shí)現(xiàn)雙向掃描。
[0006] 本發(fā)明提供一種移位寄存器單元，該移位寄存器單元包括正向控制信號輸入端、 反向控制信號輸入端、第一薄膜晶體管、第二薄膜晶體管、正向輸入端、反向輸入端、上拉模 塊和第一復(fù)位模塊，所述第一薄膜晶體管的柵極與所述正向輸入端相連，所述第一薄膜晶 體管的第一極與所述正向控制信號輸入端相連，所述第一薄膜晶體管的第二極與所述上拉 模塊的上拉節(jié)點(diǎn)相連，所述第二薄膜晶體管的柵極與所述反向輸入端相連，所述第二薄膜 晶體管的第一極與所述上拉模塊的上拉節(jié)點(diǎn)相連，所述第二薄膜晶體管的第二極與所述反 向控制信號輸入端相連；
[0007] 在正向掃描時，所述正向控制信號輸入端輸入高電平信號，所述反向控制信號輸 入端輸入低電平信號，
[0008] 在正向掃描的預(yù)充電階段，所述正向輸入端輸入高電平信號，所述反向輸入端輸 入低電平信號；
[0009] 在正向掃描的復(fù)位階段，所述反向輸入端輸入高電平信號；
[0010] 在反向掃描時，所述正向控制信號輸入端輸入低電平信號，所述反向控制信號輸 入端輸入高電平信號，
[0011] 在反向掃描的預(yù)充電階段，所述反向輸入端輸入高電平信號，所述正向輸入端輸 入低電平信號；
[0012] 在反向掃描的復(fù)位階段，所述正向輸入端輸入高電平信號。
[0013] 優(yōu)選地，所述第一復(fù)位模塊包括第四薄膜晶體管和第十四薄膜晶體管，所述第四 薄膜晶體管的柵極與所述反向輸入端相連，所述第四薄膜晶體管的第一極與所述移位寄存 器單元的輸出端相連，所述第四薄膜晶體管的第二極與低電平輸入端相連；所述第十四薄 膜晶體管的柵極與所述正向輸入端相連，所述第十四薄膜晶體管的第一極與所述移位寄存 器單元的輸出端相連，所述第十四薄膜晶體管的第二極與所述低電平輸入端相連。
[0014] 優(yōu)選地，所述上拉模塊包括第三薄膜晶體管，所述第三薄膜晶體管的柵極與上拉 節(jié)點(diǎn)相連，所述第三薄膜晶體管的第一極與第一時鐘信號輸入端相連，所述第三薄膜晶體 管的第二極與所述移位寄存器單元的輸出端相連。
[0015] 優(yōu)選地，所述移位寄存器單元還包括第二復(fù)位模塊，該第二復(fù)位模塊包括：
[0016] 第五薄膜晶體管，該第五薄膜晶體管的柵極與下拉控制節(jié)點(diǎn)相連，所述第五薄膜 晶體管的第一極與第二時鐘信號輸入端相連，所述第五薄膜晶體管的第二極與下拉節(jié)點(diǎn)相 連；
[0017] 第六薄膜晶體管，該第六薄膜晶體管的柵極與所述上拉節(jié)點(diǎn)相連，所述第六薄膜 晶體管的第一極與下拉節(jié)點(diǎn)相連，所述第六薄膜晶體管的第二極與所述低電平輸入端相 連；
[0018] 第八薄膜晶體管，該第八薄膜晶體管的柵極與所述上拉節(jié)點(diǎn)相連，所述第八薄膜 晶體管的第一極與所述下拉控制節(jié)點(diǎn)相連，所述第八薄膜晶體管的第二極與所述低電平輸 入端相連；
[0019] 第九薄膜晶體管，該第九薄膜晶體管的柵極和第一極均與所述第二時鐘信號輸入 端相連，所述第九薄膜晶體管的第二極與所述下拉控制節(jié)點(diǎn)相連；
[0020] 第十薄膜晶體管，該第十薄膜晶體管的柵極與所述下拉節(jié)點(diǎn)相連，所述第十薄膜 晶體管的第一極與所述上拉節(jié)點(diǎn)相連，所述第十薄膜晶體管的第二極與所述低電平輸入端 相連；
[0021] 第十一薄膜晶體管，該第十一薄膜晶體管的柵極與所述下拉節(jié)點(diǎn)相連，所述第 十一薄膜晶體管的第一極與所述移位寄存器單元的輸出端相連，所述第十一薄膜晶體管的 第二極與所述低電平輸入端相連；
[0022] 第十二薄膜晶體管，該第十二薄膜晶體管的柵極與所述第二時鐘信號輸入端相 連，所述第十二薄膜晶體管的第一極與所述移位寄存器單元的輸出端相連，所述第十二薄 膜晶體管的第二極與所述低電平輸入端相連。
[0023] 優(yōu)選地，所述移位寄存器單元的輸出端包括第一輸出端口和第二輸出端口，所述 移位寄存器單元還包括第十五薄膜晶體管，該第十五薄膜晶體管的柵極與所述上拉節(jié)點(diǎn)相 連，所述第十五薄膜晶體管的第一極與所述第一時鐘信號輸入端相連，所述第十五薄膜晶 體管的第二極與所述第二輸出端口相連，所述第三薄膜晶體管的第二極、所述第四薄膜晶 體管的第一極、所述第十一薄膜晶體管的第一極、所述第十二薄膜晶體管的第一極和所述 第十四薄膜晶體管的第一極均與所述第一輸出端口相連。
[0024] 相應(yīng)地，本發(fā)明還提供一種移位寄存器，該移位寄存器包括至少三級移位寄存器 單元，其中，所述移位寄存器單元為本發(fā)明所提供上述移位寄存器單元，在依次相連的三級 所述移位寄存器單元中，中間一級所述移位寄存器單元的輸出端與最下一級所述移位寄存 器單元的正向輸入端以及最上一級所述移位寄存器單元的反向輸入端均相連。
[0025] 優(yōu)選地，所述移位寄存器單元的輸出端包括第一輸出端口和第二輸出端口，在依 次相連的三級所述移位寄存器單元中，中間一級所述移位寄存器單元的第二輸出端口與最 下一級所述移位寄存器單元的正向輸入端以及最上一級所述移位寄存器單元的反向輸入 端均相連。
[0026] 相應(yīng)地，本發(fā)明還提供一種柵極驅(qū)動電路，該柵極驅(qū)動電路包括移位寄存器，其 中，上述移位寄存器為本發(fā)明所提供的上述移位寄存器。
[0027] 相應(yīng)地，本發(fā)明還提供一種顯示裝置，該顯示裝置包括柵極驅(qū)動電路，其中，該柵 極驅(qū)動電路本發(fā)明所提供的上述柵極驅(qū)動電路。
[0028] 在本發(fā)明中，正向掃描時，所述正向輸入端輸入的高電平信號作為掃描信號，所述 反向輸入端輸入的高電平信號作為復(fù)位信號；在反向掃描時，所述反向輸入端輸入的高電 平信號作為掃描信號，所述正向輸入端輸入的高電平信號作為復(fù)位信號，從而實(shí)現(xiàn)雙向掃 描。同時，本發(fā)明中的輸出端包括第一輸出端口和第二輸出端口，單獨(dú)為下一級的移位寄存 器單元提供觸發(fā)信號，能夠有效地防止信號延遲現(xiàn)象的出現(xiàn)。

【專利附圖】

【附圖說明】
[0029] 附圖是用來提供對本發(fā)明的進(jìn)一步理解，并且構(gòu)成說明書的一部分，與下面的具 體實(shí)施方式一起用于解釋本發(fā)明，但并不構(gòu)成對本發(fā)明的限制。在附圖中：
[0030] 圖1所示的是現(xiàn)有技術(shù)中移位寄存器的結(jié)構(gòu)示意圖；
[0031] 圖2所示的是本發(fā)明所提供的移位寄存器單元的第一種結(jié)構(gòu)示意圖；
[0032] 圖3所示的是本發(fā)明所提供的移位寄存器單元的第二種結(jié)構(gòu)示意圖；
[0033] 圖4所示的是本發(fā)明所提供的移位寄存器單元的第三種結(jié)構(gòu)示意圖；
[0034] 圖5所示的是本發(fā)明所提供的移位寄存器的結(jié)構(gòu)示意圖；
[0035] 圖6所示的是本發(fā)明所提供的移位寄存器正向掃描時的信號時序圖；
[0036] 圖7所示的是本發(fā)明所提供的移位寄存器反向掃描時的信號時序圖。

【具體實(shí)施方式】
[0037] 以下結(jié)合附圖對本發(fā)明的【具體實(shí)施方式】進(jìn)行詳細(xì)說明。應(yīng)當(dāng)理解的是，此處所描 述的【具體實(shí)施方式】僅用于說明和解釋本發(fā)明，并不用于限制本發(fā)明。
[0038] 本發(fā)明提供一種移位寄存器單元，如圖2至圖4所示，該移位寄存器單元可以包括 正向控制信號輸入端FW、反向控制信號輸入端BW、第一薄膜晶體管Ml、第二薄膜晶體管M2、 正向輸入端INPUT_F、反向輸入端INPUT_W、上拉模塊1和第一復(fù)位模塊2,第一薄膜晶體管 Ml的柵極與正向輸入端INPUT_F相連，第一薄膜晶體管Ml的第一極與正向控制信號輸入端 FW相連，第一薄膜晶體管Ml的第二極與上拉模塊的上拉節(jié)點(diǎn)PU相連，第二薄膜晶體管M2 的柵極與反向輸入端INPUT_W相連，第二薄膜晶體管M2的第一極與上拉模塊的上拉節(jié)點(diǎn)PU 相連，第二薄膜晶體管M2的第二極與反向控制信號輸入端BW相連；
[0039] 在正向掃描時，正向控制信號輸入端FW輸入高電平信號，反向控制信號輸入端BW 輸入低電平信號，在正向掃描的預(yù)充電階段，正向輸入端INPUT_F輸入高電平，反向輸入端 INPUT_W輸入低電平；在正向掃描的復(fù)位階段，反向輸入端INPUT_W輸入高電平；
[0040] 在反向掃描時，正向控制信號輸入端FW輸入低電平信號，反向控制信號輸入端BW 輸入高電平信號，在反向掃描的預(yù)充電階段，反向輸入端INPUT_W輸入高電平信號，正向輸 入端INPUT_F輸入低電平信號；在反向掃描的復(fù)位階段，正向輸入端輸入高電平信號。
[0041] 在本發(fā)明中，正向掃描時，通過正向控制信號輸入端FW向移位寄存單元輸入高電 平信號，通過反向控制信號輸入端BW向移位寄存單兀輸入低電平信號，因而在正向掃描的 預(yù)充電階段，正向輸入端入高電平信號，第一薄膜晶體管Ml導(dǎo)通，正向控制信號 輸入端FW可以通過第一薄膜晶體管Ml向上拉節(jié)點(diǎn)PU充電；在正向掃描的求值階段，移位 寄存器的輸出端OUTPUT輸出高電平信號；在正向掃描的復(fù)位階段，反向輸入端INPUT_W輸 入高電平信號，第二薄膜晶體管M2導(dǎo)通，上拉節(jié)點(diǎn)PU通過第二薄膜晶體管M2向反向控制 信號輸入端BW放電，存儲電容C通過第一復(fù)位模塊2向低電平輸入端VSS放電。反向掃描 時，通過正向控制信號輸入端FW向移位寄存單兀輸入低電平信號，反向控制信號輸入端BW 輸入高電平信號，因而在反向掃描的預(yù)充電階段，反向輸入端1即171_1輸入高電平信號，第 二薄膜晶體管M2導(dǎo)通，反向控制信號輸入端BW通過第二薄膜晶體管M2向上拉節(jié)點(diǎn)PU充 電；在反向掃描的求值階段，所述移位寄存器的輸出端OUTPUT輸出高電平；在反向復(fù)位階 段，正向輸入端INPUT_F輸入高電平信號，第一薄膜晶體管Ml導(dǎo)通，上拉節(jié)點(diǎn)PU通過第一 薄膜晶體管Ml向正向控制信號輸入端FW放電，存儲電容C通過第一復(fù)位模塊向低電平輸 入端VSS放電。
[0042] 上述過程可以簡單看作在正向掃描時，正向輸入端INPUT_F輸入的高電平信號作 為掃描信號，反向輸入端INPUT_W輸入的高電平信號作為復(fù)位信號；在反向掃描時，反向輸 入端INPUT_W輸入的高電平信號作為掃描信號，正向輸入端INPUT_F輸入的高電平信號作 為復(fù)位信號，從而實(shí)現(xiàn)雙向掃描。而現(xiàn)有技術(shù)中掃描信號只能從正向輸入端輸入，通過第一 薄膜晶體管Ml為上拉節(jié)點(diǎn)充電，通過第二薄膜晶體管M2為上拉節(jié)點(diǎn)PU放電，通過第一復(fù) 位單元為輸出端OUTPUT放電。
[0043] 作為本發(fā)明的一種【具體實(shí)施方式】，第一復(fù)位模塊2可以包括第四薄膜晶體管M4和 第十四薄膜晶體管M14,如圖3所示，第四薄膜晶體管M4的柵極與反向輸入端INPUT_W相 連，第四薄膜晶體管M4的第一極與移位寄存器單元的輸出端OUTPUT相連，第四薄膜晶體管 M4的第二極與低電平輸入端VSS相連。第十四薄膜晶體管M14的柵極與正向輸入端INPUT_ F相連，第十四薄膜晶體管M14的第一極與移位寄存器單元的輸出端OUTPUT相連，第十四薄 膜晶體管M14的第二極與低電平輸入端VSS相連。
[0044] 在正向掃描的復(fù)位階段，反向輸入端入高電平信號，第二薄膜晶體管 M2導(dǎo)通，為上拉節(jié)點(diǎn)PU放電，第四薄膜晶體管M4導(dǎo)通為輸出端OUTPUT放電；在反向掃描 的復(fù)位階段，正向輸入端輸入高電平信號，第一薄膜晶體管Ml導(dǎo)通，為上拉節(jié)點(diǎn)PU放電，第 十四薄膜晶體管M14導(dǎo)通為輸出端OUTPUT放電。
[0045] 所述上拉模塊的作用在于將上拉節(jié)點(diǎn)TO的電平拉高，作為本發(fā)明的一種具體實(shí) 施方式，上拉模塊1可以包括第三薄膜晶體管M3,如圖3和圖4所示，第三薄膜晶體管M3的 柵極與上拉節(jié)點(diǎn)PU相連，第三薄膜晶體管M3的第一極與第一時鐘信號輸入端CLK相連，第 三薄膜晶體管M3的第二極與移位寄存器單元的輸出端OUTPUT相連。在正向掃描的求值階 段和反向掃描的求值階段，第一時鐘信號輸入端CLK輸入高電平信號，第三薄膜晶體管M3 導(dǎo)通，輸出端OUTPUT輸出高電平，同時，存儲電容C的自舉作用將上拉節(jié)點(diǎn)PU的電位進(jìn)一 步拉商。
[0046] 為了減少掃描時產(chǎn)生的噪聲，更進(jìn)一步地，所述移位寄存器單元還可以包括第二 復(fù)位模塊，該第二復(fù)位模塊包括：第五薄膜晶體管M5,第六薄膜晶體管M6,第八薄膜晶體管 M8,第九薄膜晶體管M9,第十薄膜晶體管M10,第十一薄膜晶體管M11，第十二薄膜晶體管 M12。所述第二復(fù)位模塊用于在上拉節(jié)點(diǎn)PU和輸出端OUTPUT復(fù)位后，對上拉節(jié)點(diǎn)PU和輸 出端OUTPUT持續(xù)進(jìn)行放電，直至輸出端OUTPUT再次輸出高電平以開啟所述移位寄存器單 元所對應(yīng)的柵線。
[0047] 具體地，如圖3和圖4所示，第五薄膜晶體管M5的柵極與下拉控制節(jié)點(diǎn)PD_CN相 連，第五薄膜晶體管M5的第一極與第二時鐘信號輸入端CLKB相連，第五薄膜晶體管M5的 第二極與下拉節(jié)點(diǎn)ro相連；第六薄膜晶體管M6的柵極與上拉節(jié)點(diǎn)PU相連，第六薄膜晶體 管M6的第一極與下拉節(jié)點(diǎn)相連，第六薄膜晶體管M6的第二極與低電平輸入端VSS相 連；第八薄膜晶體管M8的柵極與上拉節(jié)點(diǎn)PU相連，第八薄膜晶體管M8的第一極與下拉控 制節(jié)點(diǎn)PD_CN相連，第八薄膜晶體管M8的第二極與低電平輸入端VSS相連；第九薄膜晶體 管M9的柵極和第一極均與第二時鐘信號輸入端CLKB相連，第九薄膜晶體管M9的第二極與 下拉控制節(jié)點(diǎn)PD_CN相連；第十薄膜晶體管M10的柵極與下拉節(jié)點(diǎn)ro相連，第十薄膜晶體 管M10的第一極與上拉節(jié)點(diǎn)PU相連，第十薄膜晶體管M10第二極與低電平輸入端VSS相連； 第十一薄膜晶體管Mil的柵極與下拉節(jié)點(diǎn)ro相連，第十一薄膜晶體管Mil的第一極與移 位寄存器單元的輸出端OUTPUT相連，第i^一薄膜晶體管Mil的第二極與低電平輸入端VSS 相連；第十二薄膜晶體管M12的柵極與第二時鐘信號輸入端CLKB相連，第十二薄膜晶體管 M12的第一極與移位寄存器單元的輸出端OUTPUT相連，第十二薄膜晶體管M12的第二極與 低電平輸入端VSS相連。
[0048] 在正向掃描的復(fù)位階段，正向輸入端INPUT_F輸入低電平信號，反向輸入端 INPUT_W輸入高電平信號，從而對上拉節(jié)點(diǎn)PU和輸出端OUTPUT進(jìn)行復(fù)位；隨后，第二時鐘 信號輸入端CLKB輸入高電平信號，第一時鐘信號輸入端CLK輸入低電平信號，第十二薄膜 晶體管M12、第九薄膜晶體管M9導(dǎo)通，第八薄膜晶體管M8、第六薄膜晶體管M6截止，下拉控 制節(jié)點(diǎn)PD_CN為高電平，第五薄膜晶體管M5導(dǎo)通，下拉節(jié)點(diǎn)變?yōu)楦唠娖?，則第十薄膜晶 體管M10、第i^一薄膜晶體管Mil導(dǎo)通，上拉節(jié)點(diǎn)PU和輸出端OUTPUT分別被拉至低電平。 從而實(shí)現(xiàn)在非求值階段對上拉節(jié)點(diǎn)TO和輸出端OUTPUT持續(xù)進(jìn)行放電。在反向掃描的復(fù)位 階段，正向輸入端入高電平信號，反向輸入端入低電平信號，從而對 上拉節(jié)點(diǎn)PU和輸出端OUTPUT進(jìn)行復(fù)位；隨后，第二時鐘信號輸入端CLKB輸入高電平信號， 第一時鐘信號輸入端CLK輸入低電平信號，與正向掃描時的原理相同，上拉節(jié)點(diǎn)PU和輸出 端OUTPUT分別被拉至低電平。
[0049] 為了防止上一級移位寄存器單元的輸出信號為下一級移位寄存器單元提供觸發(fā) 信號而帶來的延遲（即，第η級移位寄存器單元的輸出信號為第n+1級移位寄存器單元提 供觸發(fā)信號而帶來的延遲），作為本發(fā)明的一種優(yōu)選實(shí)施方式，如圖4所示，所述移位寄存 器單元的輸出端可以包括第一輸出端口和第二輸出端口，所述移位寄存器單元還可以包括 第十五薄膜晶體管M15,第十五薄膜晶體管M15的柵極與上拉節(jié)點(diǎn)PU相連，第十五薄膜晶 體管M15的第一極與第一時鐘信號輸入端CLK相連，第十五薄膜晶體管M15的第二極與第 二輸出端口 〇UTPUT_2相連，第三薄膜晶體管M3的第二極、第四薄膜晶體管M4的第一極、第 十一薄膜晶體管Mil的第一極、第十二薄膜晶體管M12的第一極和第十四薄膜晶體管M14 的第一極均與第一輸出端口 〇UTPUT_l相連。第一輸出端口為柵線負(fù)載提供掃描信號，在正 向掃描的復(fù)位階段和反向掃描的復(fù)位階段，第一輸出端口的電壓被拉低。如圖5所不，第η 級移位寄存器單元的第二輸出端口 〇UTPUT_2 (η)與第η+1級移位寄存器單元的正向輸入端 INPUT_F(n+l)和第η-1級移位寄存器單元的反向輸入端INPUT_W(n-l)均相連。在正向掃 描時，第η級移位寄存器單元的第二輸出端口 0UTPUT_2 (η)用于為第η+1級移位寄存器單 元提供觸發(fā)信號，同時為第η-1級移位寄存器單元提供復(fù)位信號；在反向掃描時，第η級移 位寄存器單元的第二輸出端口 〇UTPUT_2 (η)用于為第η-1級移位寄存器單元提供觸發(fā)信 號，同時為第η+1級移位寄存器單元提供復(fù)位信號。從而避免了由于各級移位寄存器單元 輸出信號的延遲造成的在后掃描的顯示行無法顯示的現(xiàn)象。
[0050] 下面結(jié)合圖4至圖7對本發(fā)明所提供的移位寄存器單元的正向掃描過程和反向掃 描過程進(jìn)行描述。
[0051] 以Ν級相連的移位寄存器單元為例，當(dāng)正向掃描時，各信號的時序如圖6所示。正 向控制信號輸入端FW輸入高電平信號，反向控制信號端BW輸入低電平信號，在時間段t (1) 內(nèi)，第一級移位寄存器單兀的正向輸入端INPUT_F(1)輸入開啟信號STV，第一時鐘信號輸 入端CLK(l)低電平信號，第二時鐘信號輸入端CLKB(l)輸入高電平信號，此時，第一薄膜晶 體管Ml導(dǎo)通，為上拉節(jié)點(diǎn)PU充電。在時間段t(2)內(nèi)，第一時鐘信號輸入端CLK(l)輸入高電 平信號，上拉節(jié)點(diǎn)PU的電位被進(jìn)一步拉高，第三薄膜晶體管M3和第十五薄膜晶體管M15導(dǎo) 通，輸出端〇UTPUT(l)(即，第一輸出端口 0UTPUT_1(1)和第二輸出端口 0UTPUT_2(1))輸出 高電平信號；同時，第二輸出端口 〇UTPUT_2(l)的輸出信號由第二級的正向輸入端INPUT_ F (2)輸入第二級移位寄存器單兀。在時間段t (3)內(nèi)，第一時鐘信號輸入端CLK (2)輸入高電 平信號，輸出端〇UTPUT(2)(即，第一輸出端口 0UTPUT_1(2)和第二輸出端口 0UTPUT_2(2)) 輸出高電平信號，同時第二輸出端口 〇UTPUT_2(2)的輸出信號由第一級移位寄存器單元的 反向輸出端INPUT_W(1)輸入第一級移位寄存器，第一級移位寄存器的第二薄膜晶體管M2 和第四薄膜晶體管M4導(dǎo)通，分別為上拉節(jié)點(diǎn)PU和第一輸出端口 0UTPUT_1(1)放電，即實(shí) 現(xiàn)上拉節(jié)點(diǎn)PU和第一輸出端口 0UTPUT_1(1)的復(fù)位。在時間段t(4)內(nèi)，第二時鐘信號輸 入端CLKB輸入高電平，下拉控制節(jié)點(diǎn)PD_CN和下拉節(jié)點(diǎn)均為高電平，第十薄膜晶體管 M10和第十四薄膜晶體管M14導(dǎo)通，分別為上拉節(jié)點(diǎn)PU和第一輸出端口 0UTPUT_1(1)持 續(xù)放電，防止出現(xiàn)噪聲。以此類推，在時間段t(m)內(nèi)，第η-1級移位寄存器單元的輸出端 OUTPUT(n-l)(即，第一輸出端口 0UTPUT_l(n-l)和第二輸出端口 0UTPUT_2(n-l))輸出高 電平信號，即第η級移位寄存器單元的正向輸入端INPUT_F(n)輸入高電平信號；在時間段 t(m+l)內(nèi)，第η級移位寄存器單元的輸出端OUTPUT(n)(即，第一輸出端口 0UTPUT_l(n)和 第二輸出端口 〇UTPUT_2(n))輸出高電平信號，在時間段t(m+2)內(nèi)，第η+1級移位寄存器單 元的第一輸出端口 〇UTPUT_l(n+l)和第二輸出端口 0UTPUT_2(n+l)輸出高電平信號，第η 級移位寄存器單元的第一輸出端口 〇UTPUT_l (η)和第二輸出端口 0UTPUT_2(n)輸出低電平 信號。
[0052] 反向掃描時，各信號的時序如圖7所不。正向控制信號輸入端FW輸入低電平信 號，反向控制信號端BW輸入高電平信號，在時間段t(l)內(nèi)，第N級（最后一級）移位寄存 器單兀的反向輸入端INPUT_W(N)輸入開啟信號STV，第一時鐘信號輸入端CLK(N)輸入低 電平信號，第二時鐘信號輸入端CLKB(N)輸入低電平信號，此時，第二薄膜晶體管M2導(dǎo)通， 為上拉節(jié)點(diǎn)PU充電。在時間段t(2)內(nèi)，第一時鐘信號輸入端CLK(N)輸入高電平信號，上 拉節(jié)點(diǎn)PU的電位被進(jìn)一步拉高，第三薄膜晶體管M3和第十五薄膜晶體管M15導(dǎo)通，輸出端 0UTPUT_1(N) (S卩，第一輸出端口 0UTPUT_1(N)和第二輸出端口 0UTPUT_2(N))輸出高電平信 號；同時，第二輸出端口 〇UTPUT_2(N)的輸出信號由第N-1級的正向輸入端INPUT_F(N-1) 輸入第N-1級移位寄存器單兀。在時間段t(3)內(nèi)，第一時鐘信號輸入端CLK(N-l)輸入高 電平信號，第N-1級移位寄存器的輸出端0UTPUT_1 (N-1) ( S卩，第一輸出端口 0UTPUT_1 (N-1) 和第二輸出端口 〇UTPUT_2(N-l))輸出高電平信號，同時第N級移位寄存器單元的正向輸 出端INPUT_F(N)輸入高電平信號，第N級移位寄存器的第二薄膜晶體管M2和第四薄膜晶 體管M4導(dǎo)通，分別為上拉節(jié)點(diǎn)PU和輸出端OUTPUT(N)放電，實(shí)現(xiàn)上拉節(jié)點(diǎn)PU和輸出端 OUTPUT (N)的復(fù)位。在時間段t (4)內(nèi)，第二時鐘信號輸入端CLKB輸入高電平信號，下拉控 制節(jié)點(diǎn)PD_CN和下拉節(jié)點(diǎn)ro均為高電平信號，第十薄膜晶體管M10和第十四薄膜晶體管 M14導(dǎo)通，分別為上拉節(jié)點(diǎn)PU和輸出端OUTPUT (N)持續(xù)放電，防止出現(xiàn)噪聲。以此類推，在 時間段t (m)內(nèi)，第n+1級移位寄存器單元的第一輸出端口 0UTPUT_1 (n+1)和第二輸出端口 0UTPUT_2(n+l)輸出高電平信號，即第η級移位寄存器單元的反向輸入端INPUT_W(n)輸入 高電平信號；在時間段t(m+l)內(nèi)，第η級移位寄存器單元的第一輸出端口 0UTPUT_l(n)和 第二輸出端口 〇UTPUT_2(n)輸出高電平信號，在時間段t(m+2)內(nèi)，第n-Ι級移位寄存器單 元的第一輸出端口 〇UTPUT_l(n-l)和第二輸出端口 0UTPUT_2(n-l)輸出高電平信號。
[0053] 本發(fā)明中的n、N和m均為大于1的整數(shù)。
[0054] 上述為對本發(fā)明所提供的移位寄存器單元的描述，可以看出，通過控制正向控制 信號輸入端FW和反向控制信號輸入端BW的信號，使得正向掃描時，正向控制信號輸入端 FW可以通過第一薄膜晶體管Ml向上拉節(jié)點(diǎn)PU充電；在移位寄存器的輸出端輸出高電平 之后，上拉節(jié)點(diǎn)PU通過第二薄膜晶體管M2向反向控制信號輸入端BW放電，第一輸出端口 0UTPUT_1通過第四薄膜晶體管M4向低電平輸入端VSS放電。反向掃描時，反向控制信號 輸入端BW通過第二薄膜晶體管M2向上拉節(jié)點(diǎn)PU充電；移位寄存器的輸出端OUTPUT輸出 高電平之后；上拉節(jié)點(diǎn)TO通過第一薄膜晶體管Ml向正向控制信號輸入端FW放電，第一輸 出端口 0UTPUT_1通過第十四薄膜晶體管M14向低電平輸入端VSS放電。即，在正向掃描 時，正向輸入端輸入的高電平信號作為掃描信號，反向輸入端輸入的高電平信號作為復(fù)位 信號；在反向掃描時，反向輸入端輸入的高電平信號作為掃描信號，正向輸入端輸入的高電 平信號作為復(fù)位信號，從而實(shí)現(xiàn)雙向掃描。另一方面，本發(fā)明提供的移位寄存器單元的第二 輸出端口單獨(dú)提供掃描信號和復(fù)位信號，從而防止在后掃描的移位寄存器單元的輸出信號 出現(xiàn)延遲，提高畫面顯示質(zhì)量。
[0055] 作為本發(fā)明的另一方面，提供一種移位寄存器，該移位寄存器可以包括至少三級 移位寄存器單元，該移位寄存器單元為本發(fā)明所提供的移位寄存器單元，在依次相連的三 級所述移位寄存單元中，中間一級所述移位寄存器單元的輸出端與最下一級所述移位寄存 器單元的正向輸入端以及最上一級所述移位寄存器單元的反向輸入端均相連。
[0056] 優(yōu)選地，每級移位器單元還可以包括次級輸出端，所述移位寄存器單元的輸出端 包括第一輸出端口和第二輸出端口，在依次相連的三級所述移位寄存單元中，中間一級所 述移位寄存器單元的第二輸出端口（圖7中所示的0UTPUT_2 (η)端）與最下一級所述移位 寄存器單元的正向輸入端（圖7中所示的INPUT_F(n+l)端）以及最上一級所述移位寄存 器單元的反向輸入端（圖7中所示的INPUT_W(n-Ι)端）均相連。
[0057] 作為本發(fā)明的又一方面，提供一種柵極驅(qū)動電路，其中，該柵極驅(qū)動電路包括本發(fā) 明所提供的上述移位寄存器。
[0058] 作為本發(fā)明的再一方面，提供一種顯示裝置，其中，該顯示裝置包括本發(fā)明所提供 的上述柵極驅(qū)動電路。
[0059] 可以理解的是，以上實(shí)施方式僅僅是為了說明本發(fā)明的原理而采用的示例性實(shí)施 方式，然而本發(fā)明并不局限于此。對于本領(lǐng)域內(nèi)的普通技術(shù)人員而言，在不脫離本發(fā)明的精 神和實(shí)質(zhì)的情況下，可以做出各種變型和改進(jìn)，這些變型和改進(jìn)也視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1. 一種移位寄存器單元，其特征在于，該移位寄存器單元包括正向控制信號輸入端、反 向控制信號輸入端、第一薄膜晶體管、第二薄膜晶體管、正向輸入端、反向輸入端、上拉模塊 和第一復(fù)位模塊，所述第一薄膜晶體管的柵極與所述正向輸入端相連，所述第一薄膜晶體 管的第一極與所述正向控制信號輸入端相連，所述第一薄膜晶體管的第二極與所述上拉模 塊的上拉節(jié)點(diǎn)相連，所述第二薄膜晶體管的柵極與所述反向輸入端相連，所述第二薄膜晶 體管的第一極與所述上拉模塊的上拉節(jié)點(diǎn)相連，所述第二薄膜晶體管的第二極與所述反向 控制信號輸入端相連； 在正向掃描時，所述正向控制信號輸入端輸入高電平信號，所述反向控制信號輸入端 輸入低電平信號， 在正向掃描的預(yù)充電階段，所述正向輸入端輸入高電平信號，所述反向輸入端輸入低 電平信號； 在正向掃描的復(fù)位階段，所述反向輸入端輸入高電平信號； 在反向掃描時，所述正向控制信號輸入端輸入低電平信號，所述反向控制信號輸入端 輸入高電平信號， 在反向掃描的預(yù)充電階段，所述反向輸入端輸入高電平信號，所述正向輸入端輸入低 電平信號； 在反向掃描的復(fù)位階段，所述正向輸入端輸入高電平信號。
2. 根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述第一復(fù)位模塊包括第四 薄膜晶體管和第十四薄膜晶體管，所述第四薄膜晶體管的柵極與所述反向輸入端相連，所 述第四薄膜晶體管的第一極與所述移位寄存器單元的輸出端相連，所述第四薄膜晶體管的 第二極與低電平輸入端相連；所述第十四薄膜晶體管的柵極與所述正向輸入端相連，所述 第十四薄膜晶體管的第一極與所述移位寄存器單元的輸出端相連，所述第十四薄膜晶體管 的第二極與所述低電平輸入端相連。
3. 根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述上拉模塊包括第三薄膜 晶體管，所述第三薄膜晶體管的柵極與所述上拉節(jié)點(diǎn)相連，所述第三薄膜晶體管的第一極 與第一時鐘信號輸入端相連，所述第三薄膜晶體管的第二極與所述移位寄存器單元的輸出 端相連。
4. 根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述移位寄存器單元還包括 第二復(fù)位模塊，該第二復(fù)位模塊包括： 第五薄膜晶體管，該第五薄膜晶體管的柵極與下拉控制節(jié)點(diǎn)相連，所述第五薄膜晶體 管的第一極與第二時鐘信號輸入端相連，所述第五薄膜晶體管的第二極與下拉節(jié)點(diǎn)相連； 第六薄膜晶體管，該第六薄膜晶體管的柵極與所述上拉節(jié)點(diǎn)相連，所述第六薄膜晶體 管的第一極與下拉節(jié)點(diǎn)相連，所述第六薄膜晶體管的第二極與所述低電平輸入端相連； 第八薄膜晶體管，該第八薄膜晶體管的柵極與所述上拉節(jié)點(diǎn)相連，所述第八薄膜晶體 管的第一極與所述下拉控制節(jié)點(diǎn)相連，所述第八薄膜晶體管的第二極與所述低電平輸入端 相連； 第九薄膜晶體管，該第九薄膜晶體管的柵極和第一極均與所述第二時鐘信號輸入端相 連，所述第九薄膜晶體管的第二極與所述下拉控制節(jié)點(diǎn)相連； 第十薄膜晶體管，該第十薄膜晶體管的柵極與所述下拉節(jié)點(diǎn)相連，所述第十薄膜晶體 管的第一極與所述上拉節(jié)點(diǎn)相連，所述第十薄膜晶體管的第二極與所述低電平輸入端相 連； 第十一薄膜晶體管，該第十一薄膜晶體管的柵極與所述下拉節(jié)點(diǎn)相連，所述第十一薄 膜晶體管的第一極與所述移位寄存器單元的輸出端相連，所述第十一薄膜晶體管的第二極 與所述低電平輸入端相連； 第十二薄膜晶體管，該第十二薄膜晶體管的柵極與所述第二時鐘信號輸入端相連，所 述第十二薄膜晶體管的第一極與所述移位寄存器單元的輸出端相連，所述第十二薄膜晶體 管的第二極與所述低電平輸入端相連。
5. 根據(jù)權(quán)利要求4所述的移位寄存器單元，其特征在于，所述移位寄存器單元的輸出 端包括第一輸出端口和第二輸出端口，所述移位寄存器單元還包括第十五薄膜晶體管，該 第十五薄膜晶體管的柵極與所述上拉節(jié)點(diǎn)相連，所述第十五薄膜晶體管的第一極與所述第 一時鐘信號輸入端相連，所述第十五薄膜晶體管的第二極與所述第二輸出端口相連，所述 第三薄膜晶體管的第二極、所述第四薄膜晶體管的第一極、所述第十一薄膜晶體管的第一 極、所述第十二薄膜晶體管的第一極和所述第十四薄膜晶體管的第一極均與所述第一輸出 端口相連。
6. -種移位寄存器，該移位寄存器包括至少三級移位寄存器單元，其特征在于，所述移 位寄存器單元為權(quán)利要求1至5中任意一項所述的移位寄存器單元，在依次相連的三級所 述移位寄存器單元中，中間一級所述移位寄存器單元的輸出端與最下一級所述移位寄存器 單元的正向輸入端以及最上一級所述移位寄存器單元的反向輸入端均相連。
7. 根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于，所述移位寄存器單元的輸出端包 括第一輸出端口和第二輸出端口，在依次相連的三級所述移位寄存器單元中，中間一級所 述移位寄存器單元的第二輸出端口與最下一級所述移位寄存器單元的正向輸入端以及最 上一級所述移位寄存器單元的反向輸入端均相連。
8. -種柵極驅(qū)動電路，其特征在于，該柵極驅(qū)動電路包括權(quán)利要6或7所述的移位寄存 器。
9. 一種顯示裝置，其特征在于，該顯示裝置包括權(quán)利要求8所述的柵極驅(qū)動電路。
【文檔編號】G11C19/28GK104064153SQ201410211188
【公開日】2014年9月24日 申請日期:2014年5月19日 優(yōu)先權(quán)日:2014年5月19日
【發(fā)明者】閆巖 申請人:京東方科技集團(tuán)股份有限公司, 北京京東方顯示技術(shù)有限公司