非易失性半導(dǎo)體存儲器元件的制作方法
【專利摘要】一種非易失性半導(dǎo)體存儲器元件，包含一存儲器陣列，一步階電壓產(chǎn)生器以及一解碼和電平轉(zhuǎn)換電路。該存儲器陣列包含多個存儲器單元和電性連接至這些存儲器單元的多條位線。該步階電壓產(chǎn)生器用以產(chǎn)生至少以兩步階方式變化的一步階電壓。該解碼和電平轉(zhuǎn)換電路用以選擇這些位線中的其中一條，以將該步階電壓作為編程電壓而施加至所選擇的位線上。
【專利說明】非易失性半導(dǎo)體存儲器元件

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種非易失性半導(dǎo)體存儲器元件。

【背景技術(shù)】
[0002]半導(dǎo)體存儲器元件為數(shù)據(jù)可以被儲存和儲存的數(shù)據(jù)可以被讀取的元件。半導(dǎo)體存儲器元件可以分類為易失性存儲器元件和非易失性存儲器元件。易失性存儲器元件需要供應(yīng)電源持續(xù)存在以保存數(shù)據(jù)，而非易失性存儲器元件在供應(yīng)電源消失時仍可保存數(shù)據(jù)。因此，非易失性存儲器元件廣泛地使用在電源可能突然被干擾的應(yīng)用上。
[0003]非易失性存儲器元件包含電可抹除只讀存儲器(Electrically Erasable andProgrammable ROM, EEPROM)單元，例如 flash EEPROM 單元。圖1 顯示一 flash EEPROM 單元10的垂直剖面圖。參照圖1, 一深N型講(deep n-type well) 12形成于一 P型基底11或一主體區(qū)域上，而一 P型阱13形成于該N型阱12上。一 N型源極區(qū)域14和一 N型漏極區(qū)域15形成于該P型阱13內(nèi)。一 P型通道區(qū)域(未繪示)形成于該源極區(qū)域14和該漏極區(qū)域15之間。由一絕緣層16所隔離的一浮接?xùn)艠O17形成在該P型通道區(qū)域上方。由另一絕緣層18所隔離的一控制柵極19形成在該浮接?xùn)艠O17上方。
[0004]圖2顯示該flash EEPROM單元10在編程運作和抹除運作期間的臨界電壓范圍。參照圖2，該flash EEPROM單元10在編程運作期間具有較高的臨界電壓范圍(大約6至7V)，而在抹除運作期間具有較低的臨界電壓范圍(大約I至3V)。
[0005]參照圖1和圖2，在編程運作期間，熱電子必須從鄰近該漏極區(qū)域15的該通道區(qū)域注入至該浮接?xùn)艠O電極，因此該EEPROM單元的臨界電壓范圍會增加。反之，在編程運作期間注入至該浮接?xùn)艠O17的熱電子在抹除運作期間必須被移除，因此該EEPROM單元的臨界電壓范圍會下降。據(jù)此，該EEPROM單元的臨界電壓值在編程和抹除運作后會產(chǎn)生變化。
[0006]圖3顯示一典型的使用NOR架構(gòu)的flash存儲器陣列的局部示意圖。參照圖3，該flash存儲器陣列30包含多個存儲器單元晶體管31至33。這些單元晶體管位于由多條字線WLl至WL4、多條位線BLl至BL4以及一條源極線(source line) SLl所交錯的區(qū)域。圖3中的兩相鄰flash存儲器單元31和32，其電性連接至相同的字線WLl和不同的位線BLl和BL2，共享相同的源極線SLl。
[0007]在編程運作期間，一編程電壓VPP (大約4V)會施加至電性連接至一選擇的單元存儲器的位線上，一地(ground)電壓VSS會施加至電性連接至該選擇的單元存儲器的源極線上，且一高電壓VH(大約9V)會施加至電性連接至該選擇的單元存儲器的字線上。同時，該地電壓VSS會施加至電性連接至未被選擇的單元存儲器的字線上。舉例而言，如果該存儲器單元31選擇為被編程而該存儲器單元32選擇為不被編程，則該編程電壓VPP會施加至該位線BLl上，該地電壓VSS會施加至該源極線SLl、該位線BL2和其他字線WL2至WL4上，且該高電壓VH會施加至該字線WLl上。在此狀況下，該單元存儲器31的臨界電壓值會藉由編程運作而提高。然而，由于該編程電壓VPP會施加至電性連接至所有單元存儲器的相同位線上，另一相鄰該單元存儲器31的未被選擇的單元存儲器33的狀態(tài)可能也會被影響。這個現(xiàn)象稱為編程擾亂(program disturb)。當(dāng)編程擾亂發(fā)生時,未被選擇的單元存儲器33的臨界電壓值可能會被改變。
[0008]據(jù)此，有必要提出一種改良的機(jī)制以解決編程擾亂的影響。


【發(fā)明內(nèi)容】

[0009]本發(fā)明提供一種非易失性半導(dǎo)體存儲器元件，其包含一存儲器陣列、一步階電壓產(chǎn)生器以及一解碼和電平轉(zhuǎn)換電路。該存儲器陣列包含多個存儲器單元和電性連接至這些存儲器單元的多條位線。該步階電壓產(chǎn)生器用以產(chǎn)生至少以兩步階方式變化的一步階電壓。該解碼和電平轉(zhuǎn)換電路用以選擇這些位線中的其中一條，以將該步階電壓作為編程電壓而施加至所選擇的位線上。

【專利附圖】

【附圖說明】
[0010]圖1顯示一 flash EEPROM單元的垂直剖面圖。
[0011]圖2顯示該flash EEPROM單元在編程運作和抹除運作期間的臨界電壓范圍。
[0012]圖3顯示一典型的使用NOR架構(gòu)的flash存儲器陣列的局部示意圖。
[0013]圖4顯示結(jié)合本發(fā)明一實施例的一非易失性半導(dǎo)體存儲器元件的方塊示意圖。
[0014]圖5顯示圖4所示的該存儲器陣列的局部示意圖。
[0015]圖6顯示圖4所示的該步階電壓產(chǎn)生器的一實施例的電路示意圖。
[0016]圖7顯示圖6所示的該步階電壓產(chǎn)生器的一可能輸出波形圖。
[0017]圖8顯示該存儲器陣列在編程運作期間的一可能時序圖。
[0018]圖9顯示施加至不同位線的編程電壓的一可能波形圖。
[0019]圖10顯示施加至不同位線的編程電壓的一可能波形圖。
[0020]圖11顯示施加至不同位線的編程電壓的一可能波形圖。
[0021]附圖符號說明
[0022]10 flash EEPROM 單元
[0023]11 P型基底
[0024]12 深N型阱
[0025]13 P 型阱
[0026]14 N型源極區(qū)域
[0027]15 N型漏極區(qū)域
[0028]16 絕緣層
[0029]17 浮接?xùn)艠O
[0030]18 絕緣層
[0031]19 控制柵極
[0032]30 存儲器陣列
[0033]40 存儲器元件
[0034]42 存儲器陣列
[0035]44 列解碼和電平轉(zhuǎn)換電路
[0036]46 行解碼和電平轉(zhuǎn)換電路
[0037]48 輸入驅(qū)動單元
[0038]50 步階電壓產(chǎn)生器
[0039]502 泵電路
[0040]504反相器
[0041]506電平移位器
[0042]BLl-BLN 位線
[0043]Ml, 1-M2, 4存儲器單元晶體管
[0044]NINMOS 晶體管
[0045]PI, P2 PMOS 晶體管
[0046]SLl源極線
[0047]WLl-WLm 字線

【具體實施方式】
[0048]圖4顯示結(jié)合本發(fā)明一實施例的一非易失性半導(dǎo)體存儲器元件40的方塊示意圖。參照圖4，該存儲器元件40包含一存儲器陣列42、一列解碼和電平轉(zhuǎn)換電路44、一行解碼和電平轉(zhuǎn)換電路46、一輸入驅(qū)動單元48以及一步階電壓產(chǎn)生器50。
[0049]圖5顯示圖4所示的該存儲器陣列42的局部示意圖。為了簡潔起見，圖5中的存儲器陣列42僅繪示8個存儲器單元晶體管M1，I至M2，4、2條字線WLl和WL2和4條位線BLl至BL4。參照圖5，這些存儲器單元晶體管M1，I至M2，4排列成兩橫行，其中，在第一行中的該些單元晶體管M1，I至M1，4中的每一個電性連接至字線WLl和4條位線BLl至BL4中的其中一個，而在第二行中的該些單元晶體管M2，I至M2，4中的每一個電性連接至字線WL2和4條位線BLl至BL4中的其中一個。
[0050]參照圖4和圖5，為了編程該存儲器陣列42中的多個存儲器單元晶體管，該步階電壓產(chǎn)生器50響應(yīng)于由該輸入驅(qū)動單元48所輸出的一模式信號PGM而產(chǎn)生一步階電壓VST至該列解碼和電平轉(zhuǎn)換電路44。在編程運作期間，該行解碼和電平轉(zhuǎn)換電路46響應(yīng)于該輸入驅(qū)動單元48所輸出的一行位址信號AR以選擇該存儲器陣列42中的一條字線。舉例而言，該行解碼和電平轉(zhuǎn)換電路46首先選擇該字線WLl，接著。一高電壓VH (大約9V)會藉由該字線WLl施加至單元晶體管M1，I至M1，4的柵極上。接著，該列解碼和電平轉(zhuǎn)換電路44會依序選擇第一至第四條位線BLl至BL4，且該步階電壓VST會作為編程電壓而藉由該些位線BLl至BL4施加至單元晶體管M1，I至M1，4的漏極上。
[0051]圖6顯示圖4所示的該步階電壓產(chǎn)生器50的一實施例的電路示意圖。參照圖6，該步階電壓產(chǎn)生器50包含一泵(pump)電路502、一反相器504、PMOS晶體管Pl和P2、一NMOS晶體管NI和一電平移位器(level shifter) 506o該泵電路502用以產(chǎn)生泵輸出電壓VPPl和VPP2，兩者電平均高于供應(yīng)電壓VCC的電平。在本實施例中，該供應(yīng)電壓VCC的電平為3V，該泵輸出電壓VPPl的電平為4V，而該泵輸出電壓VPP2的電平為9V。此外，在本實施例中，該泵電路502為一內(nèi)部電路。然而在本發(fā)明其他實施例中，該泵電路502可位于該存儲器元件40的外部以減少芯片體積和電路復(fù)雜度。
[0052]參照圖6,該反相器504用以反相一輸入信號SEL以輸出一反相信號/SEL至該PMOS晶體管Pl的柵極。該PMOS晶體管Pl的源極用以接收該泵輸出電壓VPPl。該PMOS晶體管P2的源極用以接收該泵輸出電壓VPP2、柵極用以接收該輸入信號SEL而漏極用以電性連接至該PMOS晶體管Pl的漏極。該電平移位器506用以接收來自該PMOS晶體管Pl的漏極的電壓VSP，并產(chǎn)生一電平移位電壓VLS，其中該電平移位電壓VLS具有響應(yīng)于該輸入信號SEL而以步階方式變化的脈沖振幅。該NMOS晶體管NI的漏極用以接收該泵輸出電壓VPP1、柵極用以接收該電平移位電壓VLS而源極用以產(chǎn)生該步階電壓VST。
[0053]圖7顯示圖6所示的該步階電壓產(chǎn)生器50的一可能輸出波形圖。參照圖6，當(dāng)一致能信號EN致能時，該電平移位器506藉由電平移位該PMOS晶體管Pl的柵極電壓VSP而產(chǎn)生該電平移位電壓VLS。參照圖6和圖7，在時間t0時，該致能信號EN致能且輸入信號SEL具有邏輯O的電平，這使得該PMOS晶體管Pl截止且該PMOS晶體管P2導(dǎo)通。因此，該電壓VSP會拉升至該泵輸出電壓VPP2。在時間tl后，該輸入信號SEL轉(zhuǎn)換至邏輯I的電平，這使得該PMOS晶體管Pl導(dǎo)通且該PMOS晶體管P2截止。因此，該電壓VSP會下降至該泵輸出電壓VPP1。該電壓VSP作為該電平移位器506的電源供應(yīng)電壓。依此結(jié)構(gòu)，該電平移位電路506會產(chǎn)生響應(yīng)于該輸入信號SEL而以兩步階方式變化的電平移位電壓VLS。詳言之，該電平移位電壓VLS的電平在時間tl時會由該泵輸出電壓VPP2下降至該泵輸出電壓VPPl。因此，該NMOS晶體管NI的漏極電壓在時間tl時會由該泵輸出電壓VPPl下降至電壓VPP1-VTH，其中VTH為該NMOS晶體管NI的臨界電壓(threshold voltage)。
[0054]現(xiàn)參照圖4，如前所述，為了編程該存儲器陣列42中的多個存儲器單元晶體管，該步階電壓產(chǎn)生器50響應(yīng)于由該輸入驅(qū)動單元48所輸出的該模式信號PGM而產(chǎn)生該步階電壓VST至該列解碼和電平轉(zhuǎn)換電路44。在編程運作期間，該列解碼和電平轉(zhuǎn)換電路44會依序選擇這些位線BLl至BL4的其中一條，且該步階電壓VST會作為編程電壓而施加至所選擇的位線上。圖8顯示該存儲器陣列42在編程運作期間的一可能時序圖。參照圖4和圖8，在時間t0至t4期間，該行解碼和電平轉(zhuǎn)換電路46首先選擇該字線WL1。
[0055]此外，在時間t0時，該列解碼和電平轉(zhuǎn)換電路44首先選擇該位線BL1，因此，該電路44會藉由該位線BLl施加該步階電壓VST至圖5中的單元晶體管M1，I上以作為編程電壓。接著，在時間tl時，該電路44選擇該位線BL2，因此，該電路44會藉由該位線BL2施加該步階電壓VST至單元晶體管M1，2上以作為編程電壓。在時間t2至t4期間，該電路44依序選擇這些位線BL3和BL4，因此，該電路44會藉由這些位線BL3和BL4而個別施加該步階電壓VST至單元晶體管M1，3和M1，4上以作為編程電壓。其后，相似的步驟會執(zhí)行在該存儲器陣列42中的其他存儲器單元晶體管中，因此運作的細(xì)節(jié)將不再贅述。參照圖8，由于該步階電壓VST的振幅在編程運作期間是以兩步階的方式下降，因此可以改善單元間的編程擾亂現(xiàn)象。
[0056]參照圖8，在本實施例中，該步階電壓VST的振幅在編程運作期間會以兩步階的方式下降。然而，本發(fā)明不應(yīng)以此為限。舉例而言，該步階電壓VST的波形可以用多個步階的方式逐步下降，或是用多個步階的方式逐步上升。圖9顯示施加至不同位線的該步階電壓VST的一可能波形圖。參照圖9，該步階電壓VST的波形是以兩步階的方式上升。
[0057]參照圖8和圖9，施加至相鄰位線的編程電壓VBL1，VBL2，VBL3和VBL4彼此間的脈沖未重迭。然而，為了減少存儲器單元的總編程時間，施加至相鄰位線的編程電壓VBL1，VBL2，VBL3和VBL4彼此間的脈沖可以重迭。參照圖10和圖11，施加至相鄰位線的編程電壓VBL1，VBL2, VBL3和VBL4為依序產(chǎn)生且彼此間的脈沖重迭。在上述實施例中，這些編程電壓VBL1，VBL2, VBL3和VBL4的脈沖重迭量P為脈沖寬度W的一半。然而，本發(fā)明不應(yīng)以此為限。該些編程電壓的重迭量可任意調(diào)整。由于這些單元晶體管M1，I至M1，4依序進(jìn)行編程運作，且這些單元晶體管M1，I至M1，4的編程運作時間間隔可彼此重迭，本發(fā)明的編程方法可大幅降低總編程時間。
[0058]本發(fā)明的技術(shù)內(nèi)容及技術(shù)特點已揭示如上，然而本領(lǐng)域技術(shù)人員仍可能基于本發(fā)明的教示及揭示而作種種不背離本發(fā)明精神的替換及修飾。因此，本發(fā)明的保護(hù)范圍應(yīng)不限于實施例所揭示的內(nèi)容，而應(yīng)包括各種不背離本發(fā)明的替換及修飾，并為本發(fā)明的權(quán)利要求所涵蓋。
【權(quán)利要求】
1.一種非易失性半導(dǎo)體存儲器元件，包含: 一存儲器陣列，包含多個存儲器單元和電性連接至這些存儲器單元的多條位線；一步階電壓產(chǎn)生器，用以產(chǎn)生至少以兩步階方式變化的一步階電壓；以及一解碼和電平轉(zhuǎn)換電路，用以選擇這些位線中的其中一條，以將該步階電壓作為編程電壓而施加至所選擇的位線上。
2.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲器元件，其中該步階電壓產(chǎn)生器用以產(chǎn)生至少以兩步階方式上升的該步階電壓。
3.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲器元件，其中該步階電壓產(chǎn)生器用以產(chǎn)生至少以兩步階方式下降的該步階電壓。
4.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲器元件，其中該解碼和電平轉(zhuǎn)換電路依序地選擇這些位線中的其中一條，且施加至相鄰位線的這些編程電壓電壓彼此重迭。
5.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲器元件，其中該解碼和電平轉(zhuǎn)換電路依序地選擇這些位線中的其中一條，且施加至相鄰位線的這些編程電壓不會重迭。
6.根據(jù)權(quán)利要求1的非易失性半導(dǎo)體存儲器元件，其中該步階電壓產(chǎn)生器包含: 一反相器，用以反相一電平切換信號以輸出一反相信號； 一第一晶體管，具有一源極以接收一第一電壓源和一柵極以接收該反相信號； 一第二晶體管，具有一源極以接收一第二電壓源、一柵極以接收該電平切換信號和一漏極以電性連接至該第一晶體管的一漏極； 一電平移位器，用以接收來自該第一晶體管的該漏極的電壓作為電源供應(yīng)電壓，以產(chǎn)生一電平移位信號；以及 一第三晶體管，具有一漏極以接收該第一電壓源、一柵極以接收該電平移位信號和一源極以產(chǎn)生該步階電壓； 其中，該步階電壓產(chǎn)生器響應(yīng)于該電平切換信號而產(chǎn)生該步階電壓。
7.根據(jù)權(quán)利要求6的非易失性半導(dǎo)體存儲器元件，其中該第二電壓源的電平高于該第一電壓源的電平，該解碼和電平轉(zhuǎn)換電路依序地選擇這些位線中的其中一條，且施加至相鄰位線的這些編程電壓電壓彼此重迭。
8.根據(jù)權(quán)利要求6的非易失性半導(dǎo)體存儲器元件，其中該第二電壓源的電平高于該第一電壓源的電平，該解碼和電平轉(zhuǎn)換電路依序地選擇這些位線中的其中一條，且施加至相鄰位線的這些編程電壓電壓不會重迭。
9.根據(jù)權(quán)利要求6的非易失性半導(dǎo)體存儲器元件，其中該第一電壓源的電平高于該第二電壓源的電平，該解碼和電平轉(zhuǎn)換電路依序地選擇這些位線中的其中一條，且施加至相鄰位線的這些編程電壓電壓彼此重迭。
10.根據(jù)權(quán)利要求6的非易失性半導(dǎo)體存儲器元件，其中該第一電壓源的電平高于該第二電壓源的電平，該解碼和電平轉(zhuǎn)換電路依序地選擇這些位線中的其中一條，且施加至相鄰位線的這些編程電壓電壓不會重迭。
【文檔編號】G11C16/08GK104425025SQ201310377613
【公開日】2015年3月18日 申請日期:2013年8月27日 優(yōu)先權(quán)日:2013年8月27日
【發(fā)明者】蔡政宏 申請人:晶豪科技股份有限公司