半導(dǎo)體存儲(chǔ)裝置制造方法
【專利摘要】本發(fā)明提供一種能夠容易地連接NAND串和位線的半導(dǎo)體存儲(chǔ)裝置。在實(shí)施方式涉及的半導(dǎo)體存儲(chǔ)裝置中，第一、第二NAND串與位線連接，通過(guò)第一～第四選擇用存儲(chǔ)單元來(lái)選擇一方。在寫入時(shí)，由第一～第四選擇用存儲(chǔ)單元選擇出的第一NAND串的第一存儲(chǔ)單元被寫入，接著，第二NAND串的與所述第一存儲(chǔ)單元同時(shí)被選擇的第二存儲(chǔ)單元被寫入，接著，所述第一NAND串的與所述第一存儲(chǔ)單元相鄰的第三存儲(chǔ)單元被寫入，所述第二NAND串中在位線方向上與所述第三存儲(chǔ)單元相鄰的第四存儲(chǔ)單元被寫入。
【專利說(shuō)明】半導(dǎo)體存儲(chǔ)裝置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實(shí)施方式涉及例如NAND閃存，涉及能夠存儲(chǔ)二值及多值數(shù)據(jù)的半導(dǎo)體存儲(chǔ)裝置。
【背景技術(shù)】
[0002]NAND閃存(Flash Memory)中，排列在行方向上的多個(gè)存儲(chǔ)單元分別經(jīng)由位線與寫入及讀取用的鎖存電路連接，對(duì)該排列在行方向上的存儲(chǔ)單元一并進(jìn)行寫入或讀取工作。
[0003]另外，NAND閃存中，配置在列方向上的多個(gè)存儲(chǔ)單元的源、漏擴(kuò)散層串聯(lián)連接而構(gòu)成NAND串，該NAND串經(jīng)由通孔(via)與位線連接。
[0004]但是，近來(lái)隨著元件的微細(xì)化，形成用于連接NAND串和位線的通孔變得困難。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的實(shí)施方式提供一種能夠容易地連接NAND串和位線的半導(dǎo)體存儲(chǔ)裝置。
[0006]實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置具有第一 NAND串、第二 NAND串、位線、第一源極線、第二源極線、多條字線。第一 NAND串串聯(lián)連接有多個(gè)存儲(chǔ)單元和第一選擇用存儲(chǔ)單元、第二選擇用存儲(chǔ)單元的各源(source)擴(kuò)散層和漏(drain)擴(kuò)散層。第二 NAND串串聯(lián)連接有多個(gè)存儲(chǔ)單元和第三選擇用存儲(chǔ)單元、第四選擇用存儲(chǔ)單元的各源漏擴(kuò)散層，所述第三選擇用存儲(chǔ)單元與所述第一選擇用存儲(chǔ)單元同時(shí)被選擇，且閾值電壓不同于所述第一選擇用存儲(chǔ)單元的閾值電壓，所述第四選擇用存儲(chǔ)單元與所述第二選擇用存儲(chǔ)單元同時(shí)被選擇，且閾值電壓不同于所述第二選擇用存儲(chǔ)單元的閾值電壓。位線與所述第一 NAND串、所述第二NAND串對(duì)應(yīng)地配置。第一源極線連接于所述第二 NAND串。第二源極線連接于所述第一 NAND串。多條字線選擇所述多個(gè)存儲(chǔ)單元中的配置在行方向上的多個(gè)存儲(chǔ)單元。在寫入時(shí)，由所述第一?第四選擇用存儲(chǔ)單元選擇出的第一 NAND串的第一存儲(chǔ)單元被寫入，接著，第二NAND串的與所述第一存儲(chǔ)單元同時(shí)被選擇的第二存儲(chǔ)單元被寫入，接著，所述第一 NAND串的與所述第一存儲(chǔ)單元相鄰的第三存儲(chǔ)單元被寫入，所述第二 NAND串的與所述第三存儲(chǔ)單元同時(shí)被選擇的第四存儲(chǔ)單元被寫入。
【專利附圖】

【附圖說(shuō)明】
[0007]圖1是表示作為適用于本實(shí)施方式的半導(dǎo)體存儲(chǔ)裝置的NAND閃存的一例的構(gòu)成圖。
[0008]圖2是表示圖1所示的存儲(chǔ)單元陣列以及位線控制電路的構(gòu)成的一例的電路圖。
[0009]圖3是將圖2所示的存儲(chǔ)單元陣列的一部分取出來(lái)表示的電路圖。
[0010]圖4是表不圖3所不的電路的圖案的俯視圖。
[0011]圖5A是存儲(chǔ)單元的剖視圖，圖5B是選擇門的剖視圖。
[0012]圖6是與第一實(shí)施方式對(duì)應(yīng)的半導(dǎo)體存儲(chǔ)裝置的剖視圖。
[0013]圖7是表示圖6的擦除、編程、讀取時(shí)的各部的電壓的圖。[0014]圖8是表示圖2所示的數(shù)據(jù)存儲(chǔ)電路的一部分的圖，是表示讀出放大單元的電路圖。
[0015]圖9是表示圖2所示的數(shù)據(jù)存儲(chǔ)電路的一部分的圖，是表示數(shù)據(jù)控制單元的電路圖。
[0016]圖10AU0B是概略表示寫入到存儲(chǔ)單元中的閾值電平的變化的圖。
[0017]圖11是表示第一實(shí)施方式涉及的擦除順序(sequence)的流程圖。
[0018]圖12是表示第一實(shí)施方式涉及的寫入狀態(tài)的選擇用存儲(chǔ)單元的電路圖。
[0019]圖13是概略表示第一實(shí)施方式涉及的寫入順序的流程圖。
[0020]圖14是表示與字線連接的第偶數(shù)個(gè)存儲(chǔ)單元的寫入順序的流程圖。
[0021]圖15是表示與字線連接的第奇數(shù)個(gè)存儲(chǔ)單元的寫入順序的流程圖。
[0022]圖16是表示編程順序的變形例的流程圖。
[0023]圖17A、17B是概略表示第一實(shí)施方式涉及的讀取工作的流程圖。
[0024]圖18是表示第二實(shí)施方式涉及的擦除順序的流程圖。
[0025]圖19是將第三實(shí)施方式涉及的存儲(chǔ)單元陣列的一部分取出來(lái)表示的電路圖。
[0026]圖20是表不圖19所不的電路的圖案的俯視圖。
[0027]圖21是將第四實(shí)施方式涉及的存儲(chǔ)單元陣列的一部分取出來(lái)表示的電路圖。
[0028]圖22是表示圖21所示的電路的圖案的俯視圖。
【具體實(shí)施方式】
[0029]下面參照附圖對(duì)實(shí)施方式進(jìn)行說(shuō)明。
[0030](第一實(shí)施方式)
[0031]圖1表示第一實(shí)施方式涉及的半導(dǎo)體存儲(chǔ)裝置的構(gòu)成，示出了例如在存儲(chǔ)單元中存儲(chǔ)4值(2位)的NAND閃存。
[0032]存儲(chǔ)單元陣列I包含多條位線、多條字線和共用源極線，例如呈矩陣狀配置有包括EEPROM單元的能夠電重寫數(shù)據(jù)的存儲(chǔ)單元。在該存儲(chǔ)單元陣列I上連接有用于控制位線的位線控制電路2和字線控制電路6。
[0033]位線控制電路2經(jīng)由位線讀取存儲(chǔ)單元陣列I中的存儲(chǔ)單元的數(shù)據(jù)，經(jīng)由位線檢測(cè)存儲(chǔ)單元陣列I中的存儲(chǔ)單元的狀態(tài)，經(jīng)由位線對(duì)存儲(chǔ)單元陣列I中的存儲(chǔ)單元施加寫入控制電壓來(lái)對(duì)存儲(chǔ)單元進(jìn)行寫入。在位線控制電路2上連接有列譯碼器3、數(shù)據(jù)輸入輸出緩沖器4。位線控制電路2內(nèi)的數(shù)據(jù)存儲(chǔ)電路通過(guò)列譯碼器3來(lái)選擇。讀取到數(shù)據(jù)存儲(chǔ)電路中的存儲(chǔ)單元的數(shù)據(jù)，經(jīng)由所述數(shù)據(jù)輸入輸出緩沖器4從數(shù)據(jù)輸入輸出端子5輸出到外部。數(shù)據(jù)輸入輸出端子5與存儲(chǔ)芯片外部的未圖示的主機(jī)連接。該主機(jī)例如包括微型計(jì)算機(jī)，接收從所述數(shù)據(jù)輸入輸出端子5輸出的數(shù)據(jù)。進(jìn)而,主機(jī)輸出控制NAND型閃存的工作的各種命令CMD、地址ADD以及數(shù)據(jù)DT。從主機(jī)輸入到數(shù)據(jù)輸入輸出端子5的寫入數(shù)據(jù)，經(jīng)由數(shù)據(jù)輸入輸出緩沖器4被供給到由列譯碼器3選擇出的數(shù)據(jù)存儲(chǔ)電路，命令及地址被供給到控制信號(hào)及控制電壓產(chǎn)生電路7。
[0034]字線控制電路6連接于存儲(chǔ)單元陣列I。該字線控制電路6選擇存儲(chǔ)單元陣列I中的字線，對(duì)所選擇出的字線施加讀取、寫入或擦除所需要的電壓。
[0035]存儲(chǔ)單元陣列1、位線控制電路2、列譯碼器3、數(shù)據(jù)輸入輸出緩沖器4以及字線控制電路6連接于控制信號(hào)及控制電壓產(chǎn)生電路7，通過(guò)該控制信號(hào)及控制電壓產(chǎn)生電路7來(lái)控制?？刂菩盘?hào)及控制電壓產(chǎn)生電路7連接于控制信號(hào)輸入端子8，通過(guò)從主機(jī)經(jīng)由控制信號(hào)輸入端子8輸入的控制信號(hào)ALE (地址鎖存使能)、CLE (命令鎖存使能)、WE (寫使能)、RE (讀使能)來(lái)控制。該控制信號(hào)及控制電壓產(chǎn)生電路7在數(shù)據(jù)的寫入時(shí)產(chǎn)生字線和/或位線的電壓，并如后所述那樣產(chǎn)生向阱(well)供給的電壓?？刂菩盘?hào)及控制電壓產(chǎn)生電路7包含例如如電荷泵(charge pump)電路的升壓電路,能夠生成編程電壓、讀電壓以及擦除電壓等電壓。
[0036]所述位線控制電路2、列譯碼器3、字線控制電路6、控制信號(hào)及控制電壓產(chǎn)生電路7構(gòu)成與入電路和讀取電路。
[0037]圖2示出了圖1所示的存儲(chǔ)單元陣列I及位線控制電路2的構(gòu)成的一例。存儲(chǔ)單元陣列I具有多個(gè)NAND串NS。相鄰的例如2個(gè)NAND串連接于I條位線BLO、BLUBLi,BLn。這些位線BL0、BLl、BL1、BLn分別連接于構(gòu)成位線控制電路2的數(shù)據(jù)存儲(chǔ)電路10。數(shù)據(jù)存儲(chǔ)電路10被供給地址信號(hào)(YAO、YAl、YA1、YAn)。
[0038]I個(gè)NAND串NS構(gòu)成為串聯(lián)連接例如128個(gè)存儲(chǔ)單元MC、第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME、選擇門S1、S2。存儲(chǔ)單元MC、第一選擇用存儲(chǔ)單元SMO和第二選擇用存儲(chǔ)單元SME例如由EEPROM構(gòu)成。選擇門S2連接于位線BLO (BLU BLi, BLn)，選擇門SI連接于第一源極線SRCl (或第二源極線SRC2)。
[0039]配置于各行的存儲(chǔ)單元MC的控制柵極共同連接于字線WLO?WL127。第一選擇用存儲(chǔ)單元SMO的控制柵極連接于選擇線SGD0，第二選擇用存儲(chǔ)單元SME的控制柵極連接于選擇線S⑶E。另外，選擇門S2共同連接于選擇線S⑶，選擇門SI共同連接于選擇線SGS。
[0040]如以虛線所示，存儲(chǔ)單元陣列I包含多個(gè)塊。各塊包括多個(gè)NAND串NS，例如以該塊為單位來(lái)擦除數(shù)據(jù)。
[0041]連接于I條位線的2個(gè)NAND串NS中，由第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME選擇I個(gè)NAND串而連接于位線。在連接于I條位線的一方的NAND串中，連接于I條字線的多個(gè)存儲(chǔ)單元(以虛線包圍的范圍內(nèi)的存儲(chǔ)單元)構(gòu)成I頁(yè)，在另一方的NAND串中，連接于I條字線的剩余的多個(gè)存儲(chǔ)單元也構(gòu)成I頁(yè)。
[0042]數(shù)據(jù)的寫入、讀取按每頁(yè)來(lái)執(zhí)行。即，在數(shù)據(jù)的寫入或讀取工作時(shí)，配置在行方向上的多個(gè)存儲(chǔ)單元中的一半的存儲(chǔ)單元連接于對(duì)應(yīng)的位線。因此，對(duì)配置在行方向上的多個(gè)存儲(chǔ)單元的每一半執(zhí)行寫入或讀取工作。
[0043]在寫入、讀取工作中，連接于數(shù)據(jù)存儲(chǔ)電路10的位線BL0o、BLlo、BLio、BLno由地址(YAO、YAl、YA1、YAn)來(lái)選擇。
[0044]數(shù)據(jù)的寫入、讀取以頁(yè)為單位來(lái)進(jìn)行。在I個(gè)單元存儲(chǔ)I位的情況下使用I頁(yè)，在I個(gè)單元存儲(chǔ)2位的情況下使用2頁(yè)，在I個(gè)單元存儲(chǔ)3位的情況下使用3頁(yè)，在I個(gè)單元存儲(chǔ)4位的情況下使用4頁(yè)。頁(yè)由地址來(lái)切換。
[0045]圖3示出了圖2所示的存儲(chǔ)單元陣列I的一部分，圖4示出了圖3所示的電路的圖案。參照?qǐng)D3、圖4，對(duì)例如連接于位線BLl的NAND串NS1、NS2的構(gòu)成進(jìn)行進(jìn)一步說(shuō)明。其他NAND串的構(gòu)成也與NAND串NS1、NS2是同樣的。
[0046]NAND串NS1、NS2分別構(gòu)成為串聯(lián)連接例如128個(gè)存儲(chǔ)單元MC、第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME、選擇門S1、S2的源、漏擴(kuò)散層(AA)。NAND串NS1、NS2的選擇門S2的漏擴(kuò)散層通過(guò)連接部11進(jìn)行連接，在該連接部11經(jīng)由通孔(或接觸插塞)V1而連接于位線BLl。S卩，位線BLl經(jīng)由通孔Vl在連接部11與第一 NAND串NSl、第二 NAND串NS2連接。位線BLl例如由第一層金屬布線層(Ml)構(gòu)成。
[0047]另外，NAND串NSl的選擇門SI的源擴(kuò)散層通過(guò)連接部12與NAND串NSO的選擇門SI的源擴(kuò)散層連接，該連接部12連接于第二源極線SRC2。另外，NAND串NS2的選擇門SI的源擴(kuò)散層通過(guò)連接部13與NAND串NS3的選擇門SI的源擴(kuò)散層連接，該連接部13連接于第一源極線SRCl。
[0048]圖5Α是存儲(chǔ)單元MC、第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME的剖視圖，圖5Β示出了選擇門S1、S2的剖視圖。如圖5Α所示，第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME為與存儲(chǔ)數(shù)據(jù)的存儲(chǔ)單元MC同樣的構(gòu)造。但是，為了與存儲(chǔ)單元MC相比提高可靠性，第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME的尺寸可以比存儲(chǔ)單元MC的尺寸大。另外，在選擇門S1、S2與第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME之間、和第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME與存儲(chǔ)單元MC之間也可以配置虛設(shè)的單元。
[0049]圖6示出了 NAND閃存的剖視圖。例如在P型半導(dǎo)體基板51內(nèi)形成有N型阱區(qū)域52、53、54、P型阱區(qū)域56。在N型阱區(qū)域52內(nèi)形成有P型阱區(qū)域55，在該P(yáng)型阱區(qū)域55內(nèi)形成有構(gòu)成存儲(chǔ)單元陣列I的低電壓N溝道晶體管LVNTr。進(jìn)而，在所述N型阱區(qū)域53、P型阱區(qū)域56內(nèi)形成有構(gòu)成數(shù)據(jù)存儲(chǔ)電路10的低電壓P溝道晶體管LVPTrJgiS N溝道晶體管LVNTr。進(jìn)而，在基板51內(nèi)形成有連接位線與數(shù)據(jù)存儲(chǔ)電路10的高電壓N溝道晶體管HVNTr。另外，在N型阱區(qū)域54內(nèi)形成有構(gòu)成例如字線驅(qū)動(dòng)電路等的高電壓P溝道晶體管HVPTr。如圖6所示，高電壓晶體管HVNTr、HVPTr例如具有比低電壓晶體管LVNTr、LVPTr厚的柵極絕緣膜。
[0050]此外，在圖6中省略了第二源極線SRC2。
[0051]圖7示出了向圖6所示的各區(qū)域供給的電壓的例子。在擦除、寫入(也稱為編程)、讀取(也稱為“讀出”)中，向各區(qū)域供給如圖7所示的電壓。在此，Vera是在數(shù)據(jù)擦除時(shí)對(duì)基板施加的電壓，Vss是接地電壓，Vdd是電源電壓。Vpgmh是在數(shù)據(jù)寫入時(shí)對(duì)行譯碼器內(nèi)的N溝道MOS晶體管的柵極施加的電壓，是用于以與N溝道MOS晶體管的閾值電壓相應(yīng)而不降低的方式使字線的寫入電壓Vpgm通過(guò)的電位。也即是，Vpgmh為向字線供給的電壓Vpgm+Vth (Vth:N溝道MOS晶體管的閾值電壓)。Vreadh是在讀取時(shí)對(duì)行譯碼器內(nèi)的N溝道MOS晶體管的柵極施加的電壓，是用于以與N溝道MOS晶體管的閾值電壓相應(yīng)而不降低的方式使Vread通過(guò)的電位。也即是,Vreadh為向字線供給的電壓,在讀取時(shí)為Vread+Vth(Vth:N溝道MOS晶體管的閾值電壓)。
[0052]另外，在數(shù)據(jù)寫入時(shí)，作為向非選擇單元的字線供給的電壓有Vpass，在數(shù)據(jù)讀取時(shí)作為向非選擇字線供給的電壓有Vread。
[0053]圖8、圖9示出了圖2所示的數(shù)據(jù)存儲(chǔ)電路10的一例。數(shù)據(jù)存儲(chǔ)電路10包括圖8所示的讀出放大單元(SAU) IOa和圖9所示的數(shù)據(jù)控制單元(DOT) 10b。
[0054]在圖8中，讀出放大單元IOa包括多個(gè)N溝道MOS晶體管(以下稱為NM0S) 21?27、多個(gè)P溝道MOS晶體管(以下稱為PM0S)28、29、傳輸門30、31、鎖存電路32以及電容器33。鎖存電路32例如包括時(shí)鐘反相(clocked inverter)電路32a、32b構(gòu)成。[0055]NM0S21的電流通路的一端連接于供給電源Vdd的節(jié)點(diǎn)，另一端經(jīng)由傳輸門30、NM0S24、傳輸門31而接地。在NM0S24與傳輸門31的連接節(jié)點(diǎn)上連接有NM0S25的電流通路的一端。該NM0S25的另一端與配置于存儲(chǔ)單元陣列的位線BL連接。在NM0S21上并聯(lián)連接有NM0S22、23的串聯(lián)電路。
[0056]另外，PM0S28的電流通路的一端連接于供給電源Vdd的節(jié)點(diǎn)，另一端經(jīng)由PM0S29與構(gòu)成鎖存電路32的反相電路32a的輸入端連接，并經(jīng)由NM0S26接地。與該反相電路32a交叉連接的時(shí)鐘反相電路32b的輸入端經(jīng)由NM0S27與數(shù)據(jù)控制單元(DOT) IOb連接。另夕卜，PM0S29的柵極連接于NM0S22、23的連接節(jié)點(diǎn)，在該連接節(jié)點(diǎn)上連接有電容器33的一端。在該電容器33的另一端被供給時(shí)鐘脈沖信號(hào)CLK。
[0057]在NM0S21的柵極被供給信號(hào)BLX。在構(gòu)成傳輸門30的NMOS的柵極被供給構(gòu)成鎖存電路32的反相電路32a的輸出端的信號(hào)LAT，在PMOS晶體管的柵極被供給反相電路32a的輸入端的信號(hào)INV。在NM0S24的柵極被供給信號(hào)BLC，在NM0S25的柵極被供給信號(hào)BLS。
[0058]在NM0S22的柵極被供給信號(hào)HLL，在NM0S23的柵極被供給信號(hào)XXL。
[0059]在PM0S28的柵極被供給信號(hào)STB，在NM0S26的柵極被供給復(fù)位信號(hào)RST。在NM0S27的柵極被供給信號(hào)NCO。
[0060]概略說(shuō)明上述讀出放大單元的工作。
[0061](寫入工作)
[0062]在向存儲(chǔ)單元寫入數(shù)據(jù)的情況下，首先，使信號(hào)STB為高電平(以下記為H電平)，使復(fù)位信號(hào)RST暫且為H電平，鎖存電路32被復(fù)位而使LAT為H電平，使信號(hào)INV為低電平(以下記為L(zhǎng)電平)。
[0063]然后，使信號(hào)NCO為H電平，從數(shù)據(jù)控制單元IOb取入數(shù)據(jù)。在該數(shù)據(jù)為表示寫入的L電平(“O”)的情況下，信號(hào)LAT成為L(zhǎng)電平，信號(hào)INV成為H電平。另外，在數(shù)據(jù)為表示非寫入的H電平(“I”)的情況下，鎖存電路32的數(shù)據(jù)不改變，LAT保持為H電平，信號(hào)INV保持為L(zhǎng)電平。
[0064]接著，當(dāng)使信號(hào)BLX、BLC、BLS為H電平時(shí)，鎖存電路的信號(hào)LAT為L(zhǎng)電平、信號(hào)INV為H電平(寫入)的情況下，傳輸門30斷開(kāi)而傳輸門31接通，位線BL成為Vss。在該狀態(tài)下，當(dāng)字線成為編程電壓Vpgm時(shí)，數(shù)據(jù)被寫入到存儲(chǔ)單元。
[0065]另一方面，在鎖存電路32中，信號(hào)LAT為H電平、信號(hào)INV為L(zhǎng)電平(非寫入)的情況下，由于傳輸門30接通(on)而傳輸門31斷開(kāi)(off)，所以位線BL被充電至Vdd。因此，在字線變?yōu)榱?Vpgm的情況下，由于單元的溝道被升壓到高的電位，所以數(shù)據(jù)沒(méi)有被寫入存儲(chǔ)單元。
[0066](讀取工作、編程校驗(yàn)讀取工作)
[0067]在從存儲(chǔ)單元讀取數(shù)據(jù)的情況下，首先，使設(shè)置信號(hào)RST暫且為H電平，鎖存電路32被復(fù)位，使信號(hào)LAT為H電平，使信號(hào)INV為L(zhǎng)電平。然后，使信號(hào)BLS、BLC、BLX、HLL、XXL為預(yù)定的電壓，位線BL被充電。隨著上述動(dòng)作，電容器33的節(jié)點(diǎn)被充電至Vdd。在此，在存儲(chǔ)單元的閾值電壓比讀取電平高的情況下，存儲(chǔ)單元為斷開(kāi)狀態(tài)(截止?fàn)顟B(tài))，位線保持為H電平。也即是，節(jié)點(diǎn)保持為H電平。另外，在存儲(chǔ)單元的閾值電壓比讀取電平低的情況下，存儲(chǔ)單元成為接通狀態(tài)(導(dǎo)通狀態(tài))，位線BL的電荷被放電。因此，位線BL成為L(zhǎng)電平。因此，節(jié)點(diǎn)(Node)成為L(zhǎng)電平。[0068]接著，當(dāng)使信號(hào)STB為L(zhǎng)電平時(shí)，在存儲(chǔ)單元接通的情況下，由于節(jié)點(diǎn)為L(zhǎng)電平，所以PM0S29導(dǎo)通，鎖存電路32的信號(hào)INV成為H電平，信號(hào)LAT成為L(zhǎng)電平。另一方面，在存儲(chǔ)單元斷開(kāi)(截止)的情況下，鎖存電路32的信號(hào)INV保持為L(zhǎng)電平，信號(hào)LAT被稱為H電平。
[0069]然后，當(dāng)使信號(hào)NCO為H電平時(shí)，NM0S27導(dǎo)通，鎖存電路32的數(shù)據(jù)被傳送給數(shù)據(jù)控制單元10b。
[0070]在寫入工作后，驗(yàn)證存儲(chǔ)單元的閾值電壓的編程校驗(yàn)工作與上述讀取工作大致同樣。
[0071]圖9示出了數(shù)據(jù)控制單元(DOT) IOb的一例。
[0072]圖9所示的數(shù)據(jù)控制單元IOb包括運(yùn)算電路40和多個(gè)數(shù)據(jù)鎖存電路ADL、BDL、XDL及 NM0S41。
[0073]運(yùn)算電路40包括總線(以下記為IBUS)、與IBUS的兩端連接而互補(bǔ)地進(jìn)行工作的傳輸門42、43、鎖存IBUS的數(shù)據(jù)的鎖存電路44、以及根據(jù)該鎖存電路44的數(shù)據(jù)設(shè)定數(shù)據(jù)鎖存電路ADL、BDL、XDL的電平的設(shè)定電路45。
[0074]傳輸門42根據(jù)互補(bǔ)的信號(hào)COND和信號(hào)CONS進(jìn)行工作，連接讀出放大單元SAUlOa的總線(記為SBUS)和IBUS。傳輸門43根據(jù)互補(bǔ)的信號(hào)CONS和信號(hào)COND進(jìn)行工作，連接IBUS和與數(shù)據(jù)鎖存電路ADL、BDL、XDL連接的總線(以下記為DBUS)。在傳輸門42接通時(shí)，傳輸門43斷開(kāi)，在傳輸門42斷開(kāi)時(shí)，傳輸門43接通。
[0075]鎖存電路44包括多個(gè)PM0S46?49、多個(gè)NM0S50?56以及反相電路68。在PM0S46和NM0S50的柵極被供給設(shè)置信號(hào)SET，在PM0S48的柵極被供給復(fù)位信號(hào)REST。在NM0S53的柵極被供給信號(hào)ira，在NM0S55的柵極被供給信號(hào)IFL。NM0S54的柵極經(jīng)由反相電路68與IBUS連接，NM0S56的柵極與IBUS連接。
[0076]設(shè)定電路45包括PM0S57?60和NM0S61?64。在PM0S57的柵極以及NM0S61的柵極被供給信號(hào)FAIL。該信號(hào)FAIL是作為鎖存電路44的一方的輸出端的PM0S47與NM0S51的連接節(jié)點(diǎn)的信號(hào)。在PM0S59和NM0S63的柵極供給信號(hào)MTCH。該信號(hào)MTCH是作為鎖存電路44的另一方的輸出端的PM0S49與NM0S52的連接節(jié)點(diǎn)的信號(hào)。進(jìn)而，在PM0S58的柵極被供給信號(hào)M2HB，在PM0S60的柵極被供給信號(hào)F2HB。在NM0S62的柵極被供給F2L，在NM0S64的柵極被供給信號(hào)M2L。
[0077]數(shù)據(jù)鎖存電路ADL、BDL、XDL為相同的構(gòu)成，包括鎖存電路66和將該鎖存電路66連接于DBUS的傳輸門65。各傳輸門65通過(guò)信號(hào)BLCA、BLCA_B、BLCB、BLCB_B、BLCX、BLCX_B來(lái)控制。數(shù)據(jù)鎖存電路XDL經(jīng)由NM0S41與外部的IO連接。在NM0S41的柵極被供給信號(hào)CSL。
[0078]如上所述，數(shù)據(jù)控制單元IOb在保持寫入數(shù)據(jù)并且進(jìn)行讀取時(shí)，對(duì)從存儲(chǔ)單元讀取的數(shù)據(jù)進(jìn)行保持。
[0079]從數(shù)據(jù)輸入輸出緩沖器6供給的例如2位的寫入數(shù)據(jù)，經(jīng)由數(shù)據(jù)鎖存電路XDL被一位一位地鎖存在例如數(shù)據(jù)鎖存電路ADL、BDL中。
[0080]圖9所示的運(yùn)算電路40能夠?qū)?shù)據(jù)鎖存電路ADL、BDL的數(shù)據(jù)執(zhí)行“與”、“或”、“異或非”等運(yùn)算。例如在“與”的情況下，保持在數(shù)據(jù)鎖存電路ADL、BDL中的數(shù)據(jù)被輸出到DBUS以及IBUS。在該情況下，僅在保持在數(shù)據(jù)鎖存電路ADL、BDL中的數(shù)據(jù)都為“I”的情況下，IBUS才成為H電平，在其他情況下，IBUS成為L(zhǎng)電平。S卩，僅在非寫入時(shí)IBUS變?yōu)椤?”，在寫入時(shí)IBUS變?yōu)椤癘”。通過(guò)將該數(shù)據(jù)經(jīng)由SBUS傳送到圖8所示的讀出放大單元IOa來(lái)進(jìn)行寫入。
[0081]運(yùn)算電路40的工作可以進(jìn)行各種變形，例如I個(gè)邏輯運(yùn)算也可以適用各種各樣的控制方法，可以根據(jù)需要來(lái)改變控制方法。
[0082]圖10AU0B示出了 2位4值的第一、第二頁(yè)寫入后的存儲(chǔ)單元的數(shù)據(jù)、閾值電壓、校驗(yàn)電平和讀取電平。
[0083]如圖1OA所示，通過(guò)擦除工作，存儲(chǔ)單元的數(shù)據(jù)變?yōu)椤?1”的閾值電壓。通過(guò)第一頁(yè)的數(shù)據(jù)被寫入，存儲(chǔ)單元維持擦除狀態(tài)或被電平LMV寫入，存儲(chǔ)單元的數(shù)據(jù)變?yōu)椤?1”或“10”的閾值電壓。
[0084]如圖1OB所示，通過(guò)第二頁(yè)的數(shù)據(jù)被寫入，存儲(chǔ)單元維持擦除狀態(tài)或被AV、BV、CV的任一方的電平寫入，存儲(chǔ)單元的數(shù)據(jù)變?yōu)椤?1”、“01”、“00”、“10”的閾值。對(duì)于寫入時(shí)的校驗(yàn)電平，為了使之具有數(shù)據(jù)保留余裕(retention margin),因此被設(shè)定為比讀取時(shí)的電平稍高的電平。在圖10A、10B中，讀取電平由“LMR、AR、BR、CR”來(lái)表示，校驗(yàn)讀取電平由“LMV、AV、BV、CV” 來(lái)表示。
[0085](擦除順序)
[0086]參照?qǐng)D11、圖12對(duì)本實(shí)施方式涉及的擦除順序進(jìn)行說(shuō)明。
[0087]在擦除工作中，首先，將選擇塊(BLK)的全部字線WLO?WL127和與第一、第二選擇用存儲(chǔ)單元連接的選擇線S⑶0、S⑶E設(shè)定成0V，將非選擇塊的全部字線、選擇線S⑶0、S⑶E設(shè)定為浮置狀態(tài)，將形成有存儲(chǔ)單元陣列I的阱設(shè)定成擦除電壓VERA。由此，選擇塊內(nèi)的存儲(chǔ)單元及第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME全部變?yōu)椴脸隣顟B(tài)(ST11)。
[0088]然后，為了能夠任意地選擇與選擇塊內(nèi)的各位線連接的2個(gè)NAND串中的一方，第一選擇用存儲(chǔ)單元SMO和第二選擇用存儲(chǔ)單元SME被選擇性地寫入。
[0089]在例如將圖12所示的與I條位線BLl連接的2個(gè)NAND串定義為第一 NAND串NS1、第二 NAND串NS2的情況下，將第一 NAND串NSl的第一選擇用存儲(chǔ)單元SMO設(shè)定為寫入狀態(tài)，將第二選擇用存儲(chǔ)單元SME設(shè)定為非寫入狀態(tài)，將第二 NAND串NS2的第一選擇用存儲(chǔ)單元SMO設(shè)定為非寫入狀態(tài)，將第二選擇用存儲(chǔ)單元SME設(shè)定為寫入狀態(tài)。
[0090]具體而言，首先，選擇性地對(duì)選擇塊內(nèi)的第二 NAND串NS2的第二選擇用存儲(chǔ)單元SME進(jìn)行寫入，使閾值電壓上升。此時(shí)，第一選擇用存儲(chǔ)單元SMO成為非寫入。另外，第一NAND串NSl的第一選擇用存儲(chǔ)單元SMO及第二選擇用存儲(chǔ)單元SME也成為非寫入(ST12)。因此，第一源極線SRCl被設(shè)定為例如Vss (接地電壓)，第二源極線SRC2被設(shè)定為Vdd (電源電壓)，選擇線S⑶被設(shè)定為Vss，選擇線SGS被設(shè)定為VS⑶(Vdd+Vth，Vth為NMOS晶體管的閾值電壓)，與第二選擇用存儲(chǔ)單元SME連接的選擇線SGDE被設(shè)定為Vpgm (編程電壓)，與第一選擇用存儲(chǔ)單元SMO連接的選擇線S⑶O被設(shè)定為Vpass (中間電壓)，全部字線WLO?WL127被設(shè)定為Vpass，第二選擇用存儲(chǔ)單元SME被進(jìn)行寫入。
[0091]接著，選擇性地對(duì)選擇塊內(nèi)的第一 NAND串NSl的第一選擇用存儲(chǔ)單元SMO進(jìn)行寫入，使閾值電壓上升。此時(shí)，第二選擇用存儲(chǔ)單元SME成為非寫入。第二 NAND串NS2的第一選擇用存儲(chǔ)單元SMO以及第二選擇用存儲(chǔ)單元SME也成為非寫入(ST13)。因此，第一源極線SRCl被設(shè)定為Vdd，第二源極線SRC2被設(shè)定為Vss，選擇線SGD被設(shè)定為Vss，選擇線SGS被設(shè)定為VS⑶，與第二選擇用存儲(chǔ)單元SME連接的選擇線S⑶E被設(shè)定為Vpass，與第一選擇用存儲(chǔ)單元SMO連接的選擇線S⑶O被設(shè)定為Vpgm，全部字線WLO~WL127被設(shè)定為Vpass,第一選擇用存儲(chǔ)單元SMO被進(jìn)行寫入。
[0092]被進(jìn)行了寫入的第二 NAND串NS2的第二選擇用存儲(chǔ)單元SME以及第一 NAND串NSl的第一選擇用存儲(chǔ)單元SMO的閾值電壓，例如被設(shè)定為大于等于圖1OA所示的閾值電平“LMV”。
[0093]在圖12中，由虛線包圍的第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME為寫入狀態(tài)，除此以外的第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME為非寫入狀態(tài)(擦除狀態(tài))。即，第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME沿著行方向按每2個(gè)被交
替地寫入。
[0094]通過(guò)如此設(shè)定第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME的閾值電壓，能夠通過(guò)選擇線S⑶O、S⑶E的電位來(lái)選擇與I條位線連接的2個(gè)NAND串的一方。
[0095]在本實(shí)施方式中，在選擇塊的擦除時(shí)將選擇用存儲(chǔ)單元擦除，然后進(jìn)行寫入工作，但也可以為如下動(dòng)作:在出廠前的工序中對(duì)全部塊的選擇存儲(chǔ)單元進(jìn)行寫入工作并設(shè)定為預(yù)定的存儲(chǔ)單元的閾值電壓，在出廠后的塊擦除時(shí)不擦除選擇存儲(chǔ)單元的閾值。如此，能夠在各塊擦除時(shí)節(jié)省選擇用存儲(chǔ)單元的寫入工作。
[0096]進(jìn)而，如此在出廠前的工序中對(duì)全部塊的選擇存儲(chǔ)單元進(jìn)行寫入并設(shè)定為預(yù)定的閾值電壓，并在出廠后的塊擦除時(shí)不擦除選擇存儲(chǔ)單元的閾值電壓的情況下，也可以:在各塊擦除時(shí)檢查選擇存儲(chǔ)單元的閾值電壓，當(dāng)閾值電壓不為預(yù)定的電平時(shí)，將選擇存儲(chǔ)單元擦除并進(jìn)行寫入，將選擇存儲(chǔ)單元的閾值電壓設(shè)定為預(yù)定的閾值電平。
[0097](編程頃序)
[0098]在如上述那樣結(jié)束了擦除順序之后，能夠?qū)Υ鎯?chǔ)單元進(jìn)行數(shù)據(jù)的寫入。數(shù)據(jù)的寫入按從接近第一源極線SRC1、第二源極線SRC2的字線WLO向接近位線的字線WL127的順序來(lái)執(zhí)行。
[0099]另外，選擇與I條位線連接的2個(gè)NAND串的一方來(lái)寫入數(shù)據(jù)。在此，將圖12所示的NAND串NSO、NSl、NS4、NS5……所包含的存儲(chǔ)單元定位為第奇數(shù)個(gè)存儲(chǔ)單元，將NAND串NS2.NS3……所包含的存儲(chǔ)單元定義為第偶數(shù)個(gè)存儲(chǔ)單元。
[0100]圖13概略性地示出了在向I個(gè)存儲(chǔ)單元寫入2位的情況下的編程順序。
[0101]對(duì)于寫入，考慮相鄰的存儲(chǔ)單元的耦合電容來(lái)執(zhí)行該寫入。因此，首先，對(duì)與字線WLO連接的第偶數(shù)個(gè)(NS2、NS3……)存儲(chǔ)單元執(zhí)行第一頁(yè)的編程順序(ST21)。編程順序包含數(shù)據(jù)的寫入(編程)以及寫入校驗(yàn)(編程校驗(yàn)讀取)。在寫入后進(jìn)行寫入校驗(yàn)，在寫入不充分的情況下，再次進(jìn)行寫入，通過(guò)反復(fù)進(jìn)行寫入以及寫入校驗(yàn)，對(duì)存儲(chǔ)單元設(shè)定預(yù)定的閾值電壓。
[0102]接著，對(duì)與字線WLO連接的第奇數(shù)個(gè)(NSO、NS1、NS4、NS5……)存儲(chǔ)單元執(zhí)行第一頁(yè)的編程順序(ST22)。然后，對(duì)與相鄰的字線WLl連接的第偶數(shù)個(gè)(NS2，NS3……)存儲(chǔ)單元執(zhí)行第一頁(yè)的編程順序(ST23)。接著，對(duì)與字線WLl連接的第奇數(shù)個(gè)(NSO、NSU NS4、NS5……)存儲(chǔ)單元執(zhí)行第一頁(yè)的編程順序(ST24)。
[0103]然后，對(duì)與字線WLO連接的第偶數(shù)個(gè)(NS2、NS3……)存儲(chǔ)單元執(zhí)行第二頁(yè)的編程順序(ST25)。接著，對(duì)與字線WLO連接的第奇數(shù)個(gè)(NSO、NSU NS4、NS5……)存儲(chǔ)單元執(zhí)行第二頁(yè)的編程順序(ST26)。然后，對(duì)與字線WL2連接的第偶數(shù)個(gè)(NS2、NS3……)存儲(chǔ)單元執(zhí)行第一頁(yè)的編程順序(ST27)。進(jìn)一步，對(duì)與字線WL2連接的第奇數(shù)個(gè)(NSO、NSU NS4、NS5……)存儲(chǔ)單元執(zhí)行第一頁(yè)的編程順序(ST28)。如此來(lái)控制寫入。
[0104]此外，圖13示出了向I個(gè)存儲(chǔ)單元存儲(chǔ)2位的情況，但在向I個(gè)存儲(chǔ)單元存儲(chǔ)I位的情況下，例如接著圖13所示的步驟ST21~ST24的寫入，對(duì)步驟27所示的與字線WL2連接的第奇數(shù)個(gè)(NSO、NSl、NS4、NS5……)存儲(chǔ)單元執(zhí)行第一頁(yè)的編程順序(sequence，程序)。也即是，跳過(guò)圖13的第二頁(yè)的寫入，僅進(jìn)行第一頁(yè)的寫入。
[0105]通過(guò)這樣的工作，能夠向I個(gè)存儲(chǔ)單元寫入I位。
[0106](與字線WLO連接的第偶數(shù)個(gè)(NS2、NS3……)存儲(chǔ)單元的寫入順序)
[0107]圖14示出了與字線WLO連接的第偶數(shù)個(gè)(NS2、NS3……)存儲(chǔ)單元的寫入順序的例子。
[0108]向存儲(chǔ)單元寫入的數(shù)據(jù)中的I頁(yè)量的數(shù)據(jù)，被存儲(chǔ)在構(gòu)成圖9所示的數(shù)據(jù)存儲(chǔ)電路10的數(shù)據(jù)鎖存電路XDL中。
[0109]首先，對(duì)選擇塊內(nèi)的全部NAND串進(jìn)行充電(ST21-1)。
[0110]該情況下，選擇線S⑶被設(shè)定為VS⑶，選擇線SGS被設(shè)定為Vss，選擇線S⑶E、S⑶O被設(shè)定為VON (能夠使寫入狀態(tài)的第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME為接通狀態(tài)的電壓，例如Vread),位線被設(shè)定為Vdd。
[0111]接著，將包含第偶數(shù)個(gè)存儲(chǔ)單元的寫入對(duì)象NAND串連接于位線(ST21-2)。
[0112]該情況下，選擇線S⑶被設(shè)定為VS⑶，選擇線SGS被設(shè)定為Vss，選擇線S⑶E被設(shè)定為V0N，選擇線SGDO被設(shè)定為VOFF(使寫入狀態(tài)的第一、第二選擇用存儲(chǔ)單元SMO為斷開(kāi)狀態(tài)的電壓，例如Vss)。位線在寫入數(shù)據(jù)為“I”的情況下被設(shè)定為Vdd，在寫入數(shù)據(jù)為“O”的情況下被設(shè)定為Vss。
[0113]然后，將第一源極線SRCl設(shè)定為VthD (例如耗盡型的NMOS晶體管的閾值電壓)，將第二源極線SRC2設(shè)定為Vdd，對(duì)字線WLO施加編程電壓Vpgm，對(duì)非選擇的字線施加Vpass(ST21-3)。如此，數(shù)據(jù)被寫入到與字線WLO連接的第偶數(shù)個(gè)存儲(chǔ)單元中。然后，執(zhí)行未圖示的編程校驗(yàn)，在比目的閾值電壓低的情況下再次執(zhí)行寫入工作。
[0114](與字線孔0連接的第奇數(shù)個(gè)(吧0、吧1、吧4、吧5……)存儲(chǔ)單元的寫入順序)
[0115]另一方面，圖15示出了與字線WLO連接的第奇數(shù)個(gè)存儲(chǔ)單元的寫入順序的例子。
[0116]首先，與第偶數(shù)個(gè)存儲(chǔ)單元的寫入同樣，對(duì)選擇塊內(nèi)的全部NAND串進(jìn)行充電(ST22-1)。
[0117]該情況下， 選擇線S⑶被設(shè)定為VS⑶，選擇線SGS被設(shè)定為Vss，選擇線S⑶E、S⑶O被設(shè)定為V0N，位線被設(shè)定為Vdd。
[0118]接著，將包含第奇數(shù)個(gè)存儲(chǔ)單元的寫入對(duì)象NAND串連接于位線(ST22-2)。
[0119]該情況下，選擇線S⑶被設(shè)定為VS⑶，選擇線SGS被設(shè)定為Vss，選擇線S⑶E被設(shè)定為V0FF，選擇線SGDO被設(shè)定為V0N。位線在寫入數(shù)據(jù)為“ I”的情況下被設(shè)定為Vdd，在寫入數(shù)據(jù)為“O”的情況下被設(shè)定為Vss。
[0120]然后，將第一源極線SRCl設(shè)定為VthD (例如耗盡型的NMOS晶體管的閾值電壓)，將第二源極線SRC2設(shè)定為Vdd，對(duì)字線WLO施加編程電壓Vpgm，對(duì)非選擇的字線施加Vpass(ST22-3)。如此，向與字線WLO連接的第奇數(shù)個(gè)存儲(chǔ)單元寫入數(shù)據(jù)。然后，執(zhí)行未圖示的編程校驗(yàn)，在比目的閾值電壓低的情況下再次執(zhí)行寫入工作。
[0121](編程順序的變形例)
[0122]在圖13所示的編程順序的情況下，由于在對(duì)第偶數(shù)個(gè)存儲(chǔ)單元進(jìn)行了寫入之后，對(duì)第奇數(shù)個(gè)存儲(chǔ)單元進(jìn)行寫入，所以先被寫入的第偶數(shù)個(gè)存儲(chǔ)單元的閾值電壓有可能會(huì)變動(dòng)。
[0123]圖16表示在向I個(gè)存儲(chǔ)單元寫入2位的情況下的編程順序的變形例。
[0124]該變形例中，在I個(gè)編程順序中執(zhí)行第偶數(shù)個(gè)(NS2、NS3、……)存儲(chǔ)單元的編程、第奇數(shù)個(gè)(吧0、吧1、吧4、……)存儲(chǔ)單元的編程、第偶數(shù)個(gè)(NS2、NS3、……)存儲(chǔ)單元的編程校驗(yàn)讀取以及第奇數(shù)個(gè)(NSO、NSU NS4、……)存儲(chǔ)單元的編程校驗(yàn)讀取，在寫入后進(jìn)行寫入校驗(yàn)，在寫入不充分的情況下再次進(jìn)行寫入，通過(guò)反復(fù)進(jìn)行寫入以及寫入校驗(yàn)來(lái)在預(yù)定的閾值電壓寫入I條字線的數(shù)據(jù)，然后執(zhí)行下一條字線的編程順序。
[0125]即，對(duì)與字線WLO連接的存儲(chǔ)單元執(zhí)行第一頁(yè)的上述編程順序(ST31)，然后，對(duì)與字線WLl連接的存儲(chǔ)單元執(zhí)行第一頁(yè)的上述編程順序(ST32)。接著，對(duì)與字線WLO連接的存儲(chǔ)單元執(zhí)行第二頁(yè)的上述編程順序(ST33)，然后，對(duì)與字線WL2連接的存儲(chǔ)單元執(zhí)行第一頁(yè)的上述編程順序(ST34)。然后，對(duì)與字線WLl連接的存儲(chǔ)單元執(zhí)行第二頁(yè)的上述編程順序(ST35)。
[0126]通過(guò)設(shè)為這樣的編程順序，能夠防止存儲(chǔ)單元的閾值電壓的變動(dòng)。
[0127]此外，圖16示出了向I個(gè)存儲(chǔ)單元寫入2位的情況下的編程順序，而在向I個(gè)存儲(chǔ)單元寫入I位的情況 下，例如在執(zhí)行了圖16所示的步驟ST31、ST32之后，對(duì)步驟ST34所示的與字線WL2連接的存儲(chǔ)單元執(zhí)行第一頁(yè)的上述編程順序。
[0128]通過(guò)這樣的工作，能夠向I個(gè)存儲(chǔ)單元寫入I位。
[0129](讀取工作)
[0130]圖17A、17B示出了讀取工作。
[0131]讀取工作與寫入工作同樣地，對(duì)與字線連接的第偶數(shù)個(gè)存儲(chǔ)單元和第奇數(shù)個(gè)存儲(chǔ)單元分別進(jìn)行讀取。
[0132]如圖17A所示，在讀取第偶數(shù)個(gè)存儲(chǔ)單元的數(shù)據(jù)的情況下，將選擇線SGD和選擇線SGS設(shè)定為VSG，將選擇線SGDE設(shè)定為V0N，將選擇線SGDO設(shè)定為V0FF，對(duì)位線施加預(yù)定的電位VBL。進(jìn)一步，將第一源極線SRCl、第二源極線SRC2—起設(shè)定為VSRC(例如IV)。另外，如圖10A、10B所示，選擇字線根據(jù)所讀取的數(shù)據(jù)而被設(shè)定為讀取電平“LMR”、“AR”、“BR”、“CR”中的任一方。另外，將非選擇的字線設(shè)定為Vread，執(zhí)行讀取工作(ST41)。
[0133]在存儲(chǔ)單元的閾值電壓比字線的電平低的情況下，存儲(chǔ)單元變?yōu)榻油?，位線的電位變?yōu)榈碗娖剑诖鎯?chǔ)單元的閾值電壓比字線的電平高的情況下，存儲(chǔ)單元變?yōu)閿嚅_(kāi)，位線的電位保持為高電平。該位線的電壓由數(shù)據(jù)存儲(chǔ)電路10來(lái)讀取。
[0134]另一方面，在讀取第奇數(shù)個(gè)存儲(chǔ)單元的數(shù)據(jù)的情況下，將選擇線SGD和選擇線SGS設(shè)定為VSG，將選擇線SGDE設(shè)定為V0FF，將選擇線SGDO設(shè)定為V0N，對(duì)位線施加預(yù)定的電位VBL0進(jìn)一步，將第一源極線SRC1、第二源極線SRC2—起設(shè)定為VSRC。另外，如圖10AU0B所示，選擇字線根據(jù)所讀取的數(shù)據(jù)而被設(shè)定為讀取電平“LMR”、“AR”、“BR”、“CR”中的任一方。另外，將非選擇的字線設(shè)定為Vread，執(zhí)行讀取工作(ST42)。
[0135]如上所述來(lái)讀取第偶數(shù)個(gè)和第奇數(shù)個(gè)存儲(chǔ)單元的數(shù)據(jù)。[0136]根據(jù)上述第一實(shí)施方式，相鄰的2個(gè)NAND串通過(guò)I個(gè)通孔與位線連接。因此，能夠削減通孔的數(shù)量，即使在單元微細(xì)化的情況下，也能夠?qū)⑾噜彽?個(gè)NAND串連接于位線。
[0137]另外，各NAND串分別具有第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME。因此，能夠通過(guò)第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME使相鄰的2個(gè)NAND串中的一方為選擇狀態(tài)，使另一方為非選擇狀態(tài)，能夠選擇2個(gè)NAND串中的一方或另一方。
[0138]進(jìn)而，相鄰的2個(gè)NAND串中的一方的NAND串連接于第一源極線,另一方的NAND串連接于第二源極線。因此，能夠選擇性地對(duì)相鄰的2個(gè)NAND串的第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME進(jìn)行寫入。
[0139]另外，如圖13所示，交替地選擇第一 NAND串NSl、第二NAND串NS2，從源極線SRCl、SRC2側(cè)的存儲(chǔ)單元依次進(jìn)行寫入。因此，能夠防止存儲(chǔ)單元的閾值電壓的變動(dòng)。
[0140](第二實(shí)施方式)
[0141]圖18示出了第二實(shí)施方式。第二實(shí)施方式表示擦除順序的變形例。
[0142]上述第一實(shí)施方式中，在擦除工作之后，對(duì)選擇塊內(nèi)的第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME進(jìn)行了寫入，但沒(méi)有進(jìn)行校驗(yàn)工作。
[0143]在第二實(shí)施方式中，在第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME的寫入后，進(jìn)行校驗(yàn)工作，通過(guò)反復(fù)進(jìn)行寫入以及校驗(yàn)，直到第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME的閾值電壓達(dá)到校驗(yàn)電平，從而使第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME的閾值電壓分布縮小。
[0144]S卩，如圖18所示，將選擇塊擦除(ST51)，對(duì)第二選擇用存儲(chǔ)單元SMO進(jìn)行寫入(ST52)。然后執(zhí)行校驗(yàn)讀取(ST53)。接著，基于所讀取的數(shù)據(jù)對(duì)寫入是否充分進(jìn)行校驗(yàn)(ST54)。該校驗(yàn)的結(jié)果，在存在寫入不充分的第二選擇用存儲(chǔ)單元SME的情況下，再次對(duì)該第二選擇用存儲(chǔ)單元SME進(jìn)行寫入(ST52)。如此，反復(fù)進(jìn)行步驟ST52、ST53、ST54的工作，直到校驗(yàn)的結(jié)果變?yōu)?K。
[0145]具體而言，在步驟ST52中，將第一源極線SRCl設(shè)定為Vss，將第二源極線SRC2設(shè)定為Vdd，將選擇線S⑶設(shè)定為Vss，將選擇線SGS設(shè)定為VS⑶。進(jìn)一步，將與由選擇線S⑶E選擇的存儲(chǔ)單元連接的位線設(shè)定為低電平，將與由選擇線SGDO選擇的存儲(chǔ)單元連接的位線設(shè)定為高電平。
[0146]然后，將選擇線SGS從VS⑶設(shè)定為Vss，將選擇線S⑶從Vss設(shè)定為約0.6V，將位線BL設(shè)定為Vss。然后，當(dāng)將與成為入的選擇線SGDE對(duì)應(yīng)的位線從Vss設(shè)定為Vdd (數(shù)據(jù)“I”)時(shí)，與該位線連接的第二選擇用存儲(chǔ)單元SGDE接通，電位Vdd被供給到成為非寫入的第一選擇用存儲(chǔ)單元SGDO的漏極。
[0147]然后，在將選擇線S⑶從約0.6V設(shè)定為Vss之后，將選擇線S⑶E設(shè)定為Vpgm，將選擇線S⑶O設(shè)定為Vpass，將全部字線WLO?WL127設(shè)定為Vpass。于是，僅對(duì)與選擇線S⑶E連接的第二選擇用存儲(chǔ)單元SME進(jìn)行寫入。
[0148]然后，在步驟ST53中，對(duì)第二選擇用存儲(chǔ)單元SME進(jìn)行校驗(yàn)讀取。校驗(yàn)讀取的順序與讀取工作相同。
[0149]接著，在步驟ST54中，對(duì)校驗(yàn)讀取的結(jié)果進(jìn)行判斷，對(duì)寫入不充分的第二選擇用存儲(chǔ)單元SME進(jìn)行寫入。
[0150]然后，與第二選擇用存儲(chǔ)單元SME同樣地，進(jìn)行第一選擇用存儲(chǔ)單元SMO的寫入(ST55)、校驗(yàn)讀取(ST56)，對(duì)校驗(yàn)讀取的結(jié)果進(jìn)行判斷(ST57)，在該判斷的結(jié)果為存在寫入不充分的第一選擇用存儲(chǔ)單元SMO的情況下，反復(fù)進(jìn)行步驟ST55、ST56、ST57。
[0151]根據(jù)上述第二實(shí)施方式，在第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME的寫入后，進(jìn)行校驗(yàn)讀取，在存在寫入不重復(fù)的第一選擇用存儲(chǔ)單元SMO或第二選擇用存儲(chǔ)單元SME的情況下，再次對(duì)這些單元進(jìn)行寫入。因此，能夠使第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME的閾值電壓的分布縮小，能夠切實(shí)地選擇第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME。
[0152](第三實(shí)施方式)
[0153]圖19、圖20示出了第三實(shí)施方式。
[0154]第一、第二實(shí)施方式中，設(shè)置第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME、選擇線S⑶O、S⑶E、第一源極線SRC1、第二源極線SRC2，在擦除后，通過(guò)選擇性地對(duì)第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME進(jìn)行寫入，能夠選擇與字線連接的第偶數(shù)個(gè)、第奇數(shù)個(gè)存儲(chǔ)單元。
[0155]與此相對(duì)，在第三實(shí)施方式中，如圖19、圖20所示，不使用第一選擇用存儲(chǔ)單元SM0、第二選擇用存儲(chǔ)單元SME、選擇線S⑶0、S⑶E以及第一源極線SRC1、第二源極線SRC2，而設(shè)置第一選擇門S21、第二選擇門S22來(lái)作為連接位線與NAND串的選擇門S2，并設(shè)置與這些第一選擇門S21、第二選擇門S22連接的第一選擇線S⑶1、第二選擇線S⑶2，還設(shè)置有I條源極線SRC。
[0156]例如與位線BLl相鄰的2個(gè)NAND串NS1、NS2在對(duì)各自的第一選擇門S21、S21的漏擴(kuò)散層進(jìn)行連接的連接部71中與位線連接。另外，例如與位線BL2相鄰的2個(gè)NAND串NS3、NS4在對(duì)各自的第一選擇門S21、S21的漏擴(kuò)散層進(jìn)行連接的連接部72中與位線BL2連接。
[0157]另一方面，對(duì)作為單元源的源極線SRC和NAND串NS1、NS2進(jìn)行連接的2個(gè)選擇門SUSl的源擴(kuò)散層，在連接部73中連接。該連接部73與源極線SRC連接。另外，連接源極線SRC和NAND串NS3、NS4的2個(gè)選擇門S1、SI的源擴(kuò)散層，在連接部74中連接。該連接部74與源極線SRC連接。
[0158]設(shè)置于各NAND串的第一選擇門S21、第二選擇門S22被通過(guò)離子注入而設(shè)定成增強(qiáng)型(E型)或耗盡型(D型)。S卩，由圖19、圖20所示的虛線包圍的第一選擇門S21、第二選擇門S22是E型，除此以外的第一選擇門S21、第二選擇門S22為D型。
[0159]進(jìn)而，圖19、圖20所示的虛線示出了用于離子注入的掩模的開(kāi)口。第一開(kāi)口 Al對(duì)應(yīng)于第一選擇門S21，第二開(kāi)口 A2對(duì)應(yīng)于第二選擇門S22。第一開(kāi)口 Al也對(duì)應(yīng)于相鄰的塊的第一選擇門S21，具有比第二開(kāi)口 A2的面積大的面積。
[0160]在著眼于與第一選擇線S⑶1、第二選擇線S⑶2連接的多個(gè)第一選擇門S21、第二選擇門S22時(shí)，與第一選擇線SGDl連接的多個(gè)第一選擇門S21，朝向行方向而按每2個(gè)交替地配置D型和E型。另外，與第二選擇線S⑶2連接的多個(gè)第二選擇門S22，朝向行方向而按每2個(gè)交替地配置E型和D型。
[0161]另一方面，在著眼于例如與位線BLl連接的2個(gè)NAND串NS1、NS2所包含的多個(gè)第一選擇門S21、第二選擇門S22時(shí)，NAND串NSl的第一選擇門S21為D型，第二選擇門S22為E型。另外，NAND串NS2的第一選擇門S21為E型，第二選擇門S22為D型。[0162]在上述結(jié)構(gòu)中，通過(guò)將第一選擇線S⑶I設(shè)定為低電平，將第二選擇線S⑶2設(shè)定為高電平，與第二選擇線S⑶2連接的E型的第二選擇門S22變?yōu)榻油?。另外，由于與第一選擇線S⑶I連接的D型的第一選擇門S21為接通狀態(tài)，所以NAND串NSl與位線BLl連接，NAND串NS4與位線BL2連接。
[0163]另外，通過(guò)將第一選擇線S⑶I設(shè)定為高電平，將第二選擇線S⑶2設(shè)定為低電平，與第一選擇線S⑶I連接的E型的第一選擇門S21變?yōu)榻油āＡ硗?，由于與第二選擇線S⑶2連接的D型的第二選擇門S22為接通狀態(tài)，所以NAND串NS2與位線BLl連接，NAND串NS3與位線BL2連接。
[0164]如此，通過(guò)配置D型和E型的第一選擇門S21、第二選擇門S22，能夠通過(guò)第一選擇線S⑶1、第二選擇線S⑶2選擇性地將與I條位線連接的2個(gè)NAND串中的一方或另一方連接于位線。
[0165]根據(jù)上述第三實(shí)施方式，將相鄰的NAND串NS1、NS2的漏擴(kuò)散層通過(guò)連接部71來(lái)連接，將相鄰的NAND串NS3、NS4的漏擴(kuò)散層通過(guò)連接部72來(lái)連接，在連接部71中連接位線BL1，在連接部72中連接位線BL2。因此，即使在元件微細(xì)化的情況下，也能夠防止位線接觸的數(shù)量的增加。
[0166]而且，將與第一選擇線S⑶I連接的多個(gè)第一選擇門S21和與第二選擇線S⑶2連接的多個(gè)第二選擇門S22在行方向上按每2個(gè)交替地設(shè)定成D型和E型，將用于對(duì)與I條位線連接的2個(gè)NAND串進(jìn)行選擇的第一選擇門S21和第二選擇門S22交替地設(shè)定成D型和E型。因此，在擦除后，不對(duì)第一選擇門S21和第二選擇門S22進(jìn)行寫入就能夠選擇與I條位線連接的2個(gè)NAND串。因此，能夠簡(jiǎn)化擦除順序。
[0167](第四實(shí)施方式)
[0168]圖21、圖22示出了第四實(shí)施方式。
[0169]在上述第三實(shí)施方式的情況下，第一選擇門S21、第二選擇門S22通過(guò)使用了掩模的離子注入而設(shè)定成E型和D型。如上所述，第二選擇門S22用的第二開(kāi)口 A2的面積比第一選擇門S21用的第一開(kāi)口 Al的面積小。因此,平板印刷工序增加,制造成本增加。
[0170]因此，如圖21、圖22所示，在第四實(shí)施方式中，將與I條位線連接的2個(gè)NAND串中的一方的NAND串的第一選擇門S21設(shè)為E型，其他的第一選擇門S21、第二選擇門S22全部為D型。
[0171]進(jìn)而，如圖21、圖22所示，設(shè)置與選擇線S⑶O連接的第一選擇用存儲(chǔ)單元SMO。該第一選擇用存儲(chǔ)單元SMO如第一、第二實(shí)施方式那樣在擦除后在行方向上按每2個(gè)而進(jìn)行寫入，并設(shè)定閾值電壓。在圖21、圖22中，由虛線包圍的第一選擇用存儲(chǔ)單元SMO表示被寫入的存儲(chǔ)單元。即，對(duì)與I條位線連接的2個(gè)NAND串中的、第一選擇門S21沒(méi)被設(shè)定成E型的NAND串的第一選擇用存儲(chǔ)單元SMO進(jìn)行寫入。
[0172]在該結(jié)構(gòu)中，當(dāng)將選擇線S⑶I設(shè)定為高電平，將選擇線S⑶2、S⑶O設(shè)定為低電平時(shí)，E型的第一選擇門S21變?yōu)榻油ǎM(jìn)行寫入的第一選擇用存儲(chǔ)單元SMO變?yōu)閿嚅_(kāi)。因此，NAND串NS2與位線BLl連接，NAND串NS3與位線BL2連接。
[0173]另外，當(dāng)將選擇線S⑶I設(shè)定為低電平，將選擇線S⑶2、S⑶O設(shè)定為高電平時(shí)，E型的第一選擇門S21變?yōu)閿嚅_(kāi)，進(jìn)行寫入的第一選擇用存儲(chǔ)單元SMO變?yōu)榻油āＲ虼?，NAND串NSl與位線BLl連接，NAND串NS4與位線BL2連接。[0174]根據(jù)上述第四實(shí)施方式，由于不需要第二選擇門S22用的開(kāi)口 A2，所以能夠簡(jiǎn)化平板印刷工序，能夠降低制造成本。
[0175]另外，由于能夠?qū)⒃礃O線的數(shù)量削減成I條，所以能夠削減芯片的面積。
[0176]上面說(shuō)明了本發(fā)明的幾個(gè)實(shí)施方式，但是這些實(shí)施方式是作為例子而舉出的，并不是要限定發(fā)明范圍。這些新的實(shí)施方式可以以其他的各種各樣的方式來(lái)實(shí)施，可以在不脫離發(fā)明要旨的范圍內(nèi)進(jìn)行各種省略、置換、變更。這些實(shí)施方式及其變形包含于發(fā)明的范圍和要旨中，并且包含于權(quán)利要求所記載的發(fā)明及其同等的范圍內(nèi)。
【權(quán)利要求】
1.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有: 第一 NAND串，其串聯(lián)連接有多個(gè)存儲(chǔ)單元和第一選擇用存儲(chǔ)單元、第二選擇用存儲(chǔ)單元的各源漏擴(kuò)散層；第二 NAND串，其串聯(lián)連接有多個(gè)存儲(chǔ)單元和第三選擇用存儲(chǔ)單元、第四選擇用存儲(chǔ)單元的各源漏擴(kuò)散層，所述第三選擇用存儲(chǔ)單元與所述第一選擇用存儲(chǔ)單元同時(shí)被選擇，且閾值電壓不同于所述第一選擇用存儲(chǔ)單元的閾值電壓，所述第四選擇用存儲(chǔ)單元與所述第二選擇用存儲(chǔ)單元同時(shí)被選擇，且閾值電壓不同于所述第二選擇用存儲(chǔ)單元的閾值電壓；位線，其與所述第一 NAND串、所述第二 NAND串對(duì)應(yīng)地配置； 第一源極線，其連接于所述第二 NAND串； 第二源極線，其連接于所述第一 NAND串；和 多條字線，其選擇所述多個(gè)存儲(chǔ)單元中的配置在行方向上的多個(gè)存儲(chǔ)單元， 在寫入時(shí)，由所述第一~第四選擇用存儲(chǔ)單元選擇出的第一 NAND串的第一存儲(chǔ)單元被寫入，接著，第二 NAND串的與所述第一存儲(chǔ)單元同時(shí)被選擇的第二存儲(chǔ)單元被寫入，接著，所述第一NAND串的與所述第一存儲(chǔ)單元相鄰的第三存儲(chǔ)單元被寫入，所述第二NAND串中與所述第三存儲(chǔ)單元同時(shí)被選擇的第四存儲(chǔ)單元被寫入。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 在所述第一 NAND串的寫入時(shí)，將所述第一源極線設(shè)定成第一電壓，將所述第二源極線設(shè)定成比所述第一源極線的電壓低的第二電壓，對(duì)所選擇出的字線施加編程電壓。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 在所述第二 NAND串的寫入時(shí)，將所述第一源極線設(shè)定成所述第二電壓，將所述第二源極線設(shè)定成所述第一電壓，對(duì)所選擇出的字線施加編程電壓。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 所述位線在所述第一 NAND串和所述第二 NAND串之間與所述第一 NAND串、所述第二NAND串連接。
5.一種半導(dǎo)體存儲(chǔ)裝置，其特征在于，具有: 第一 NAND串，其串聯(lián)連接有多個(gè)存儲(chǔ)單元和第一選擇用存儲(chǔ)單元、第二選擇用存儲(chǔ)單元的各源漏擴(kuò)散層；第二 NAND串，其串聯(lián)連接有多個(gè)存儲(chǔ)單元和第三選擇用存儲(chǔ)單元、第四選擇用存儲(chǔ)單元的各源漏擴(kuò)散層，所述第三選擇用存儲(chǔ)單元與所述第一選擇用存儲(chǔ)單元同時(shí)被選擇，且閾值電壓不同于所述第一選擇用存儲(chǔ)單元的閾值電壓，所述第四選擇用存儲(chǔ)單元與所述第二選擇用存儲(chǔ)單元同時(shí)被選擇，且閾值電壓不同于所述第二選擇用存儲(chǔ)單元的閾值電壓；位線，其與所述第一 NAND串、所述第二 NAND串對(duì)應(yīng)地配置； 第一源極線，其連接于所述第二 NAND串； 第二源極線，其連接于所述第一 NAND串；和 多條字線，其選擇所述多個(gè)存儲(chǔ)單元中的配置在行方向上的多個(gè)存儲(chǔ)單元， 在寫入時(shí)，由所述第一~第四選擇用存儲(chǔ)單元選擇所述第一 NAND串，在對(duì)所述第一NAND串的所述第一存儲(chǔ)單元進(jìn)行了寫入之后，由所述第一~第四選擇用存儲(chǔ)單元選擇所述第二 NAND串，在對(duì)所述第二 NA ND串的所述第二存儲(chǔ)單元進(jìn)行了寫入之后，執(zhí)行所述第一存儲(chǔ)單元的校驗(yàn)讀取以及所述第二存儲(chǔ)單元的校驗(yàn)讀取，在所述校驗(yàn)讀取的結(jié)果為向存儲(chǔ)單元的寫入不充分的情況下，再次對(duì)所述第一 NAND串的所述第一存儲(chǔ)單元以及所述第二NAND串的所述第二存儲(chǔ)單元進(jìn)行寫入， 所述位線在所述第一 NAND串和所述第二 NAND串之間與所述第一 NAND串、所述第二NAND串連接。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 在所述第一 NAND串的寫入時(shí)，將所述第一源極線設(shè)定成第一電壓，將所述第二源極線設(shè)定成比所述第一源極線的電壓低的第二電壓，對(duì)所選擇出的字線施加編程電壓。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于， 在所述第二 NAND串的寫入時(shí)，將所述第一源極線設(shè)定成所述第二電壓，將所述第二源極線設(shè)定成所述第一電壓，對(duì)所選擇出的字線施加編程電壓。
8.一種半導(dǎo)體存儲(chǔ)裝置，具有: 第一 NAND串，其串聯(lián)連接有多個(gè)存儲(chǔ)單元和第一選擇用存儲(chǔ)單元、第二選擇用存儲(chǔ)單元的各源漏擴(kuò)散層； 第二 NAND串，其串聯(lián)連接有多個(gè)存儲(chǔ)單元和第三選擇用存儲(chǔ)單元、第四選擇用存儲(chǔ)單元的各源漏擴(kuò)散層，所述第三選擇用存儲(chǔ)單元與所述第一選擇用存儲(chǔ)單元同時(shí)被選擇，且閾值電壓不同于所述第一選擇用存儲(chǔ)單元的閾值電壓，所述第四選擇用存儲(chǔ)單元與所述第二選擇用存儲(chǔ)單元同時(shí)被選擇，且閾值電壓不同于所述第二選擇用存儲(chǔ)單元的閾值電壓； 位線，其與所述第一 NAND串、所述第二 NAND串對(duì)應(yīng)地配置； 第一源極線，其連接于所述第二 NAND串； 第二源極線，其連接于所述第一 NAND串；和 多條字線，其選擇所述多個(gè)存儲(chǔ)單元中的配置在行方向上的多個(gè)存儲(chǔ)單元， 在寫入時(shí)，由所述第一~第四選擇用存儲(chǔ)單元選擇所述第一 NAND串，在對(duì)所述第一NAND串的所述第一存儲(chǔ)單元進(jìn)行了寫入之后，由所述第一~第四選擇用存儲(chǔ)單元選擇所述第二 NAND串，在對(duì)所述第二 NAND串的所述第二存儲(chǔ)單元進(jìn)行了寫入之后，執(zhí)行所述第一存儲(chǔ)單元的校驗(yàn)讀取以及所述第二存儲(chǔ)單元的校驗(yàn)讀取，在所述校驗(yàn)讀取的結(jié)果為向存儲(chǔ)單元的寫入不充分的情況下，再次對(duì)所述第一 NAND串的所述第一存儲(chǔ)單元以及所述第二NAND串的所述第二存儲(chǔ)單元進(jìn)行寫入，接著，所述第一 NAND串的與所述第一存儲(chǔ)單元相鄰的第三存儲(chǔ)單元被寫入，所述第二 NAND串中在位線方向上與所述第三存儲(chǔ)單元相鄰的第四存儲(chǔ)單元被寫入， 所述位線在所述第一 NAND串和所述第二 NAND串之間與所述第一 NAND串、所述第二NAND串連接， 在所述第一 NAND串的寫入時(shí)，將所述第一源極線設(shè)定成第一電壓，將所述第二源極線設(shè)定成比所述第一源極線的電壓低的第二電壓，對(duì)所選擇出的字線施加編程電壓， 在所述第二 NAND串的寫入時(shí)，將所述第一源極線設(shè)定成所述第二電壓，將所述第二源極線設(shè)定成所述第一電壓，對(duì)所選擇出的字線施加編程電壓。
【文檔編號(hào)】G11C16/06GK103903649SQ201310375757
【公開(kāi)日】2014年7月2日 申請(qǐng)日期:2013年8月26日 優(yōu)先權(quán)日:2012年12月27日
【發(fā)明者】柴田昇 申請(qǐng)人:株式會(huì)社 東芝