專利名稱：電阻變化型非易失性存儲裝置及其寫入方法
技術領域：
本發(fā)明涉及具有使用了所謂電阻變化元件而構(gòu)成的存儲單元的非易失性存儲裝置等。
背景技術：
近年來，具有使用所謂電阻變化元件而構(gòu)成的存儲單元的非易失性存儲裝置(以下，稱為“電阻變化型非易失性存儲裝置”，或是僅稱為“非易失性存儲裝置”)的研究開發(fā)正在進行。所謂電阻變化元件，是指具有電阻值根據(jù)電信號而發(fā)生變化(在高電阻狀態(tài)與低電阻狀態(tài)之間轉(zhuǎn)移的)的性質(zhì)、并能夠通過該電阻值的變化而能夠存儲信息的元件。作為用了電阻變化元件的存儲單元的結(jié)構(gòu)存在ITlR結(jié)構(gòu)和交叉點結(jié)構(gòu)兩種。在ITlR結(jié)構(gòu)中，由一個利用字線選擇存儲單元的選擇晶體管和一個電阻變化元件構(gòu)成的存儲單元，連接到被交叉地配置的位線和源極線間而夠成。另一方面，在交叉點結(jié)構(gòu)中，在以交差地配置的位線與字線的交點位置上，由位線與字線夾持而構(gòu)成各存儲單元。近年來，正在進行這些的結(jié)構(gòu)的電阻變化型非易失性存儲裝置的各種開發(fā)(例如，專利文獻I 3參考)。在專利文獻I中示出具有作為ITlR結(jié)構(gòu)而使用的存儲單元的非易失性存儲裝置。其中，其目的是與所選擇的存儲單元的位置無關，抑制讀出時的存儲單元電流(即，流向存儲單元流的電流)的偏差，實現(xiàn)穩(wěn)定地讀出，隔著存儲單元陣列將位線和源極線的驅(qū)動位置配置在相反側(cè)。并且，公開有以下內(nèi)容:將兩布線以同層、同形狀以及同材質(zhì)形成，并將雙方的薄層電阻設置為相同，從而存儲單元電流的系統(tǒng)路上的源極線和位線的電阻的總和與存儲單元的位置無關而成為固定值，從而實現(xiàn)穩(wěn)定的讀出。

在專利文獻2中示 出具有交叉點結(jié)構(gòu)的存儲單元的非易失性存儲裝置，其目的是排除對各存儲單元的字線以及位線的布線電阻(即、寄生電阻)所致電壓下降的影響，不依靠存儲單元的位置，而確保寫入以及讀出動作的效果。在那里，公開有以下內(nèi)容:作為產(chǎn)生寫入以及讀出的偏壓的電源電路的結(jié)構(gòu)，基于選擇存儲單元的地址，按照每個被激活(即，選擇)的字線驅(qū)動電路組或者位線驅(qū)動電路組的位置，設定用于判斷對存儲單元施加的電壓值或者存儲單元電流的基準電流值，以使對布線電阻所致的電壓下降進行補償，由此對來自成為訪問對象的存儲單元的驅(qū)動電路的遠端和近端的位置的差所致的電壓下降進行補償。在專利文獻3中，公開有如下技術:在具有多層交叉點結(jié)構(gòu)的存儲單元的非易失性存儲裝置中，為了抑制對上層存儲單元的位線以及字線的連接用的通孔的電阻所致的電壓下降、并且將驅(qū)動電路劃區(qū)的增加抑制為最小限度，將對位線和字線的進行驅(qū)動的驅(qū)動電路的溝道寬度以越是最上層用越大的方式來進行設定。根據(jù)以上敘述的3個專利文獻I 3，通過存儲單元的配置位置可以抵消非易失性存儲裝置的特性以及動作依存(以下，也將該依存性稱為“存儲單元位置依存性”)，能夠抑制寫入時的存儲單元的特性偏差。另一方面，也提出有如下的方法:為了有效利用作為由電阻變化元件構(gòu)成的存儲單元的特征的快速的電阻變化，實現(xiàn)比原有的閃存的更快速的寫入，通過對選擇的源極線或字線上的多個比特同時進行寫入(以下，將這樣的寫入也稱為“多比特同時寫入”)，可改善寫入的并行速度以及吞吐量?，F(xiàn)有技術文獻專利文獻專利文獻1:日本專利特許第4712204號公報(圖2)專利文獻2:美國專利第7218570號說明書(Fig.1)專利文獻3:日本專利特開2011-142186號公報(圖19)

發(fā)明內(nèi)容
發(fā)明將要解決的課題在改善寫入傳輸速度上，基于多比特同時寫入的并行速度提高是有效的方法之一。然而，在多比特同時寫入中，存在字線或源極線的布線電阻帶來的課題。例如，在多比特同時寫入中，對連接共同的字線的多個存儲單元同時進行寫入，但那些多個存儲單元的每一個被配置在與字線驅(qū)動電路的距離(即，布線電阻)不同的位置。因此，在使用了共同的字線的多比特同時寫入中，存在如下課題:在多個存儲單元的存儲單元電流的產(chǎn)生偏差，弓丨起了在存儲單元的電阻變化的不全等，使多比特同時寫入的可靠性惡化。為了解決該課題，在寫入時需要例如除去低電阻化時流動的存儲單元電流與存儲單元位置依存性。在這里，在前述 了的專利文獻I 3中，公開有涉及如下內(nèi)容的技術:從確保動作效果的觀點出發(fā)，抑制在讀出時以及寫入時的特性偏差。然而，在所述專利文獻I的結(jié)構(gòu)中，需要將寫入用的VL施加源和OV施加源配置在存儲單元反對側(cè)，設計上的制約較大。另外，在專利文獻I中，如由該例子敘述的對在一個字線上的電位的存儲單元位置依存性因為未加以考慮，所以因多比特同時寫入時的低電阻狀態(tài)的存儲單元電流偏差，難以采用多比特同時寫入作為寫入速度的改善的策略。另外，在所述專利文獻2中，根據(jù)訪問的存儲單元的位置，調(diào)整向存儲單元的施加電壓值或用于判斷存儲單元電流的基準電流值，但對于一個字線上的多個比特(多個存儲單元)同時進行低電阻化時，需要按照每個存儲單元的位置同時輸出最合適的施加電壓或者基準電流，因此，與此相伴，存在電路的增加以及設計的增加。另外，在所述專利文獻3中，為了改善寫入速度，因為需要將同時寫入的目標比特數(shù)的量進行多層化，所以與從一個字線上提供同時寫入的目標比特數(shù)的情況下相比，因為伴隨過程上的對應(變更)，所以向多比特同時寫入的應用非常困難。像這樣，即使是專利文獻I 3的某個手法中，因為應用多比特同時寫入困難，或者產(chǎn)生某些弊端。本發(fā)明解決在所述以往的技術存在的課題，其目的是提供如下的電阻變化型的非易失性存儲裝置等:在幾乎不存在方案的、設計的以及過程性的制約，在用于寫入速度的改善的多位同時寫入中，可實現(xiàn)減少存儲單元的位置所致的偏差的寫入。用于解決課題的手段為了解決所述以往的課題，本發(fā)明涉及的電阻變化型非易失性存儲裝置的一個形態(tài)，具有:多個位線；與所述多個位線交叉的多個字線；多個存儲單元，被配置在所述多個位線和所述多個字線的交點，至少包含電阻變化元件而構(gòu)成，且在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個電阻狀態(tài)可逆地變化；第一寫入電路，在將所述多個存儲單元中與作為所述多個位線中的至少一個位線的第一位線連接的存儲單元的集合作為第一存儲單元陣列單位時，對所述第一位線施加寫入電壓；第二寫入電路，在將所述多個存儲單元中與作為所述多個位線中的所述第一位線不同的至少一個位線的第二位線連接的存儲單元的集合作為第二存儲單元陣列單位時，對所述第二位線施加寫入電壓；第一選擇電路，將所述第一寫入電路和所述第一位線中的至少一個設為連接或非連接；第二選擇電路，將所述第二寫入電路和所述第二位線中的至少一個設為連接或非連接；以及第一字線驅(qū)動電路，對所述多個字線選擇地驅(qū)動，在所述多個存儲單元中，包含以數(shù)據(jù)存儲為目的的存儲單元和不以數(shù)據(jù)存儲為目的的存儲單元，所述第一寫入電路以及第二寫入電路，分別對所述第一位線以及第二位線同時施加寫入電壓，在通過所述第一寫入電路以及第二寫入電路同時執(zhí)行寫入的多個存儲單元的寫入單位中，在相同的字線上包含以所述數(shù)據(jù)存儲作為目的存儲單元和不以所述數(shù)據(jù)存儲作為目的存儲單元，相對于所述第一字線驅(qū)動電路，所述第一存儲單元陣列單位比所述第二存儲單元陣列單位較近地配置，在所述第一選擇電路連接所述第一寫入電路和所述第一位線時的作為所述第一選擇電路的電阻值的第一導通電阻值，比在所述第二選擇電路連接所述第二寫入電路和所述第二位線時的作為所述第二選擇電路的電阻值的第二導通電阻值大。另外，為了解決所述以往的課題，在本發(fā)明涉及的電阻變化型非易失性存儲裝置的選擇電路的導通電阻值的計數(shù)方法的一個形態(tài)，在具有共同連接多個字線、從字線驅(qū)動電路順序地配置的k個存儲單元陣列單位的電阻變化型非易失性存儲裝置中，將由存儲單元陣列單位劃分的(k-1)劃區(qū)的每個字線的布線電阻設為RWL，將在與字線驅(qū)動電路最近的第一存儲單元陣列單位中作為選擇的存儲單元的選擇存儲單元和寫入電路連接的第I個選擇電路的導通電阻設為R (1)，所述選擇存儲單元從第二電阻狀態(tài)變遷到電阻值更小的第一電阻狀態(tài)時，在對流向所述選擇存儲單元的電流進行將第一低電阻化電流值設為10的情況下，將從字線驅(qū)動電路到第h個(I < h < k)存儲單元陣列單位為止的所述字線的電壓下降量VW (h)作為各字線的每個劃區(qū)的電壓下降量的總和，至少使用所述IO和所述RWL的積和所述變量h進行計算，對連接在第h個存儲單元陣列單位所選擇的存儲單元和寫入電路的第h個選擇 電路的導通電阻R (h)至少使用所述10、所述R (I)、以及所述VW (h)來進行計算，從而設定與第I個 第k個存儲單元陣列單位對應的第I個 第k個選擇電路的導通電阻值以使與第I個 第k個存儲單元陣列單位對應的第I個 第k個低電阻化電流值大體相等。同時，為了解決所述以往的課題，在本發(fā)明涉及的電阻變化型非易失性存儲裝置的寫入方法的一個形態(tài)，是所述電阻變化型非易失性存儲裝置的寫入方法，所述第一字線驅(qū)動電路選擇地驅(qū)動所述多個字線，所述第一寫入電路以及第二寫入電路分別對所述第一位線以及第二位線同時施加寫入電壓，從而對所述第一存儲單元陣列單位以及第二存儲單元陣列單位的每一個所包含的第一存儲單元以及第二存儲單元同時進行寫入。同時，為了解決所述以往的課題，本發(fā)明涉及的ITlR結(jié)構(gòu)的電阻變化型非易失性存儲裝置的一個形態(tài)，具有:多個位線；與所述多個位線交叉的多個字線以及多個源極線；多個存儲單元，配置在所述多個位線和所述多個源極線的交點，包含由所述多個字線的每一個控制導通以及截止的選擇元件和電阻變化元件而構(gòu)成，且在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個電阻狀態(tài)可逆地變化；第一寫入電路，在將所述多個存儲單元中與作為所述多個位線中的至少一個位線的第一位線連接的存儲單元的集合作為第一存儲單元陣列單位時，對所述第一位線施加寫入電壓；第二寫入電路，在將所述多個存儲單元中與作為所述多個位線中的所述第一位線不同的至少一個位線的第二位線連接的存儲單元的集合作為第二存儲單元陣列單位時，對所述第二位線施加寫入電壓；第一選擇電路，將所述第一寫入電路和所述第一位線中的至少一個設為連接或非連接；第二選擇電路，將所述第二寫入電路和所述第二位線中的至少一個設為連接或非連接；第一源極線驅(qū)動電路，驅(qū)動所述多個源極線；以及字線驅(qū)動電路，選擇性地驅(qū)動所述多個字線，在所述多個存儲單元中，包含以數(shù)據(jù)存儲為目的的存儲單元和不以數(shù)據(jù)存儲為目的的存儲單元，所述第一寫入電路以及第二寫入電路，分別對所述第一位線以及第二位線同時施加寫入電壓，在由所述第一寫入電路以及第二寫入電路同時執(zhí)行寫入的多個存儲單元的寫入單位中，在相同的字線上包含以所述數(shù)據(jù)存儲作為目的存儲單元和不以所述數(shù)據(jù)存儲作為目的存儲單元，相對于所述第一源極線驅(qū)動電路，所述第一存儲單元陣列單位比所述第二存儲單元陣列單位較近地配置，第一導通電阻值比第二導通電阻值大，其中，所述第一導通電阻值是所述第一存儲單元陣列單位包含的作為所述選擇元件的第一選擇元件的導通狀態(tài)的電阻值，所述第二導通電阻值是在所述第二存儲單元陣列單位中包含的作為所述選擇元件的第二選擇元件的的導通狀態(tài)的電阻值。另外，為了解決所述以往的課題，在本發(fā)明涉及的ITlR結(jié)構(gòu)的電阻變化型非易失性存儲裝置的寫入方法的一個形態(tài)是在所述電阻變化型非易失性存儲裝置的寫入方法，所述第一源極線驅(qū)動電路，選擇地驅(qū)動所述多個源極線，所述字線驅(qū)動電路在所述多個字線中選擇地驅(qū)動與所述第一源極線驅(qū)動電路驅(qū)動的源極線對應的字線，所述第一寫入電路以及第二寫入電路分別對所述第一位線以及第二位線同時施加寫入電壓，從而對所述第一存儲單元陣列單位以及第二存儲單元陣列單位的每一個所包含的第一存儲單元以及第二存儲單元同時進行寫入。發(fā)明的效果本發(fā)明在交叉點結(jié)構(gòu)以及在ITlR結(jié)構(gòu)的電阻變化型非易失性存儲裝置中，抑制在多比特同時寫入時的與存儲單元的位置相依存的存儲單元電流的偏差，能夠?qū)崿F(xiàn)高的寫入特征的穩(wěn)定化的效果。同時，使用于限制低電阻化時的存儲單元電流的選擇晶體管的電流驅(qū)動能力依存于成為寫入對象的存儲單元的位置，通過使溝道寬度或溝道長度最優(yōu)化，而以更簡單的電路以及簡便的過程來得到上述的效果。


圖1A是單層交叉點存儲單元陣列的立體構(gòu)造圖。圖1B是多層交叉點存儲單元陣列的立體構(gòu)造圖。圖2是用于交叉點結(jié)構(gòu)的非易失性存儲裝置的存儲單元截面構(gòu)造圖。

圖3是用于排列了電阻變化元件和電流控制元件之間的通孔的交叉點結(jié)構(gòu)的非易失性存儲裝置的存儲單元的截面構(gòu)造圖。圖4是用于交叉點結(jié)構(gòu)的非易失性存儲裝置的存儲單元的等效電路圖。圖5是用于ITlR結(jié)構(gòu)的非易失性存儲裝置的存儲單元截面構(gòu)造圖。圖6是用于ITlR結(jié)構(gòu)的非易失性存儲裝置的存儲單元的等效電路圖。圖7是示出交叉點結(jié)構(gòu)的存儲單元的電阻變化(IV)特性的圖表。圖8是示出用于交叉點結(jié)構(gòu)以及ITlR結(jié)構(gòu)的存儲單元用的電阻變化元件的電阻變化(IV)特性的圖表。圖9是矩陣狀配置了存儲單元的存儲單元陣列結(jié)構(gòu)圖。

圖10是對存儲單元陣列的陣列等效電路的展開說明圖。圖11是存儲單元陣列的退化等效電路圖。圖12是說明非選擇線H1-Z時的I比特寫入狀態(tài)的等效電路圖。圖13是I比特寫入時的存儲單元陣列的1-V特性圖表。圖14是在多比特同時寫入的存儲單元選擇概念圖。圖15是說明多位同時寫入狀態(tài)的等效電路圖。圖16的(a)是I比特寫入時的存儲單元陣列的1-V特性圖表，圖16的(b)是本發(fā)明的多位同時寫入時的存儲單元陣列的1-V特性圖表。圖17是施加恒定電流的本發(fā)明的多位同時寫入的存儲單元選擇概念圖。圖18是說明施加恒定電流的本發(fā)明的多位同時寫入狀態(tài)的等效電路圖。圖19A是本發(fā)明的施加恒定電流的選擇存儲單元電流的同時寫入比特數(shù)依存性圖表。圖19B是本發(fā)明的施加恒定電流的選擇存儲單元的設定電阻值的同時寫入比特數(shù)依存性圖表。圖20是使用了交叉點結(jié)構(gòu)的存儲單元的存儲單元陣列的結(jié)構(gòu)圖。圖21A是交叉點結(jié)構(gòu)的存儲單元的電路圖。圖2IB是轉(zhuǎn)發(fā)柵的電路圖。圖22是示出交叉點結(jié)構(gòu)的存儲單元的工作點的圖表。圖23是交叉點結(jié)構(gòu)的存儲單元陣列的等效電路圖。圖24是示出在交叉點結(jié)構(gòu)的存儲單元陣列中存儲單元電流的存儲單元位置依存性的模擬結(jié)果的圖表。圖25是有關本發(fā)明的實施方式I的交叉點結(jié)構(gòu)的存儲單元陣列的結(jié)構(gòu)圖。圖26是示出本發(fā)明的實施方式I的多比特同時寫入的流程的流程圖。圖27是示出本發(fā)明的實施方式I涉及的交叉點結(jié)構(gòu)的存儲單元陣列的選擇元件的溝道寬度比率的圖表。圖28是本發(fā)明的實施方式I涉及的交叉點結(jié)構(gòu)的存儲單元陣列的等效電路圖。圖29是示出本發(fā)明的實施方式I涉及的交叉點結(jié)構(gòu)的存儲單元陣列的選擇字線上的電壓下降的圖表。圖30是示出本發(fā)明的實施方式I涉及的交叉點結(jié)構(gòu)的存儲單元陣列的存儲單元的工作點的圖表。圖31是示出本發(fā)明的實施方式I涉及的交叉點結(jié)構(gòu)的存儲單元陣列的存儲單元電流的存儲單元位置依存性的模擬結(jié)果的圖表。圖32是示出在本發(fā)明的實施方式I的選擇電路的導通電阻值的計算方法的流程圖。圖33是本發(fā)明的實施方式2涉及的交叉點結(jié)構(gòu)的存儲單元陣列的結(jié)構(gòu)圖。圖34是用于本發(fā)明的實施方式2涉及的交叉點結(jié)構(gòu)的非易失性存儲裝置的存儲單兀的等效電路圖。圖35是示出在有關本發(fā)明的實施方式2的交叉點結(jié)構(gòu)的存儲單元陣列的選擇元件的溝道寬度比率的圖表。圖36是本發(fā)明的實施方式2涉及的交叉點結(jié)構(gòu)的存儲單元陣列的等效電路圖。圖37是本發(fā)明的實施方式2涉及的交叉點結(jié)構(gòu)的存儲單元陣列的選擇電路的另外結(jié)構(gòu)的電路圖。圖38是本發(fā)明的實施方式3涉及的交叉點結(jié)構(gòu)的存儲單元陣列的結(jié)構(gòu)圖。圖39是示出在本發(fā)明的實施方式3涉及的交叉點結(jié)構(gòu)的存儲單元陣列的選擇元件的溝道寬度比率的圖表。圖40是本發(fā)明的實施方式3涉及的交叉點結(jié)構(gòu)的存儲單元陣列的等效電路圖。圖41是示出本發(fā)明的實施方式3涉及的交叉點結(jié)構(gòu)的存儲單元陣列的選擇字線上的電壓下降的圖表。圖42是示出本發(fā)明的實施方式3涉及的交叉點結(jié)構(gòu)的存儲單元陣列的存儲單元電流的存儲單元位置依存性的模擬結(jié)果的圖表。
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圖43是示出本發(fā)明的實施方式4涉及的交叉點結(jié)構(gòu)的存儲單元陣列的結(jié)構(gòu)圖。圖44A是本發(fā)明的實施方式4涉及的交叉點結(jié)構(gòu)的存儲單元陣列的、相對寫入電路位于近端的存儲單元陣列單位的等效電路圖。圖44B是本發(fā)明的實施方式4涉及的交叉點結(jié)構(gòu)的存儲單元陣列的、相對寫入電路位于遠端的存儲單元陣列單位的等效電路圖。圖45是本發(fā)明的實施方式5涉及的ITlR結(jié)構(gòu)的存儲單元陣列的結(jié)構(gòu)圖。圖46是示出本發(fā)明的實施方式5的多比特同時寫入的流程的流程圖。圖47是本發(fā)明的實施方式5涉及的ITlR結(jié)構(gòu)的存儲單元陣列的等效電路圖。圖48是示出本發(fā)明的實施方式5涉及的ITlR結(jié)構(gòu)的存儲單元陣列的存儲單元的工作點的圖表。圖49是本發(fā)明的實施方式6涉及的ITlR結(jié)構(gòu)的存儲單元陣列的結(jié)構(gòu)圖。圖50是本發(fā)明的實施方式7涉及的ITlR結(jié)構(gòu)的存儲單元陣列的結(jié)構(gòu)圖。圖51A是本發(fā)明的實施方式7涉及的ITlR結(jié)構(gòu)的存儲單元陣列的、相對寫入電路位于近端的存儲單元陣列單位的等效電路圖。圖51B是本發(fā)明的實施方式7的ITlR結(jié)構(gòu)的存儲單元陣列、相對寫入電路位于遠端的存儲單元陣列單位的等效電路圖。
具體實施例方式(成為本發(fā)明的基礎的見解)首先，關于在多比特同時寫入的課題(存儲單元位置依存性)，使用附圖進行詳細說明?！步徊纥c結(jié)構(gòu)的存儲單元的結(jié)構(gòu)〕圖1A是示出所謂的單層交叉點存儲單元陣列的立體結(jié)構(gòu)的圖。這里，圖示出:存儲單元51、在任意的一個方向(例如、X方向)上被平行地進行布線的多個字線(例如第二層布線)52、與字線52正交地被在一個方向(例如、Y方向)上平行地進行布線的多個位線(例如第一層布線)53。在字線52和位線53的各交點的位置上，被位線53和字線52所夾持而構(gòu)成存儲單元51。圖1B是示出所謂多層交叉點存儲單元陣列的立體結(jié)構(gòu)的圖。在這里，圖示出以下的多層結(jié)構(gòu):位線53配置在第一布線層(第一層位線53a)，在其上層，以與位線53交叉的方式將字線52配置在第二布線層(第一層字線52a)，進而在其上層，以與字線52交叉的方式將位線53配置在第三布線層(第二層位線53b)，進而在其上層，以與位線53交叉的方式將字線52配置在第四布線層(第二層字線52b)，進而在其上層，以與字線52正交的方式將位線53配置在第五布線層(第三層位線53c)，以這種方式重重堆積而成。在字線52和位線53的各交點的位置上，被位線53和字線52所夾持而構(gòu)成存儲單元51。像這樣，交叉點結(jié)構(gòu)的非易失性存儲裝置公知為如下結(jié)構(gòu):具有在布線的交叉點形成存儲單元的簡單的結(jié)構(gòu)，并且通過將那些重疊在垂直方向，從而不依賴于細微化而能夠縮小每單位面積的存儲單元的面積，因此適合高集成化。圖2示出用于交叉點結(jié)構(gòu)的非易失性存儲裝置的存儲單元51的截面結(jié)構(gòu)圖。存儲單元51具有將電阻變化元件10、電流控制元件20串聯(lián)連接的結(jié)構(gòu)，構(gòu)成I位。電阻變化元件10具有 如下結(jié)構(gòu):例如在由氮化鉭(TaN)構(gòu)成的下部電極14的上層將例如氧不足型的第一鉭氧化物(Ta0x、0 <x<2.5)作為第I電阻變化層(構(gòu)成電阻變化層的第一劃區(qū))13進行層疊，向其上部界面照射300°C、200 W、20秒的氧等離子體，將由氧濃度比TaOx高的TaO y (x < y)構(gòu)成的第二電阻變化層(構(gòu)成電阻變化層的第二劃區(qū))12較薄地形成，在其上層層疊由鉬(Pt)構(gòu)成的上部電極11。在這里，所謂氧不足型是指氧量少于作為表現(xiàn)通常絕緣性的化學計量組成的金屬氧化物的組成(鉭的情況下為Ta205)、表現(xiàn)半導體的電氣特性的金屬氧化物的組成狀態(tài)。另外，成為與第二電阻變化層12接觸的電極的上部電極11使用鉬(Pt)，但因為使用比構(gòu)成第一電阻變化層13的材料(在這里，鉭(Ta))以及構(gòu)成下部電極14的材料(在這里是氮化鉭(TaN))的標準電極電位高的材料(Pt，Ir等)而得到良好的電阻變化動作，所以優(yōu)選。像這樣的圖2示出的電阻變化元件10的結(jié)構(gòu)的情況下，電阻變化通過與由鉬(Pt)構(gòu)成的上部電極11接觸的、氧濃度的更高的TaOy構(gòu)成的第二電阻變化層12產(chǎn)生。并且，在對上部電極11施加比下部電極14的電壓高規(guī)定電壓以上的的電壓的情況下，電阻變化元件10變化為高電阻狀態(tài)，反過來在對下部電極14施加比上部電極11的電壓高規(guī)定電壓以上的電壓的情況下，電阻變化元件10變化為低電阻狀態(tài)。更詳細地說，電阻變化元件10的結(jié)構(gòu)如下。電阻變化層(由第一電阻變化層13和第二電阻變化層12構(gòu)成的層)，是介于下部電極14和上部電極11之間，基于施加到下部電極14和上部電極11間的電信號，電阻值可逆地變化的層。例如，是根據(jù)施加到下部電極14和上部電極11間的電壓的極性，在高電阻狀態(tài)和低電阻狀態(tài)可逆地可逆性地變遷的層。電阻變化層由與下部電極14連接的第一電阻變化層13、和與上部電極11連接的第二電阻變化層12的至少2層層疊地構(gòu)成。第一電阻變化層13由缺氧型的第一金屬氧化物構(gòu)成，第二電阻變化層12由比第一金屬氧化物缺氧度小的第二金屬氧化物構(gòu)成。在電阻變化元件10的第二電阻變化層12中，根據(jù)電脈沖的施加，形成氧不足度可逆地變化的微小的局部劃區(qū)?？烧J為局部劃區(qū)包含由氧缺陷位置構(gòu)成的纖絲。所謂“氧不足度”是指在金屬氧化物中，相對構(gòu)成該化學量論的組成(在存在多個化學量論的組成的情況下，是在其中電阻值最高的化學量論的組成)的氧化物的氧的量，不足的氧的比例。化學量論的組成的金屬氧化物與其他的組成的金屬氧化物相比，具有更穩(wěn)定且更高的電阻值。例如，在金屬是鉭(Ta)情況下，基于上述的定義的化學量論的組成的氧化物因為是Ta2O5，所以可表現(xiàn)為TaO2.5。TaO2.5氧不足度是0*%，TaO1.5氧不足度成為氧不足度=(2.5-1.5)/2.5=40%。另外,氧過剩的金屬氧化物的氧不足度成為負的值。另外,本說明書中，只要沒有特別說明，氧不足度作為也包含正的值、O、負的值來進行說明。氧不足度小的氧化物因為更接近化學量論的組成的氧化物所以電阻值高，氧不足度大的氧化物因為更接近構(gòu)成氧化物的金屬所以電阻值低。所謂“氧含有率”是氧原子占總原子數(shù)的比率。例如，Ta205氧含有率是氧原子占總原子數(shù)的比率(0/ (Ta+0))，成為71.4atm%。因此，在氧不足型的鉭氧化物中，氧含有率成為比0大，比71.4atm%小。例如，在構(gòu)成第一金屬氧化物層的金屬和構(gòu)成第二金屬氧化物層的金屬為同類的情況下，氧含有率和氧不足度存在對應關系。即，第二金屬氧化物的氧含有率比第一金屬氧化物的氧含有率大時，第二金屬氧化物的氧不足度比第一金屬氧化物的氧不足度小。構(gòu)成電阻變化層的金 屬，也可以用鉭以外的金屬。作為構(gòu)成電阻變化層的金屬能用過渡金屬，或鋁(Al)。作為過渡金屬能夠使用鉭(Ta)、鈦(Ti)、鉿(Hf)、鋯(Zr)、鈮(Nb)、鎢(W)、鎳(Ni)等。過渡金屬因為能夠取得多個氧化狀態(tài)，所以通過氧化還原反應可實現(xiàn)不同的電阻狀態(tài)。例如，在使用鉿氧化物的情況下，在將第I鉿氧化物的組成設為HfOx時X為0.9以上1.6以下、并且在將第2鉿氧化物的組成設為HfOy時y比X的值大的情況下，可使電阻變化層的電阻值穩(wěn)定而高速地變化。這個情況，第二金屬氧化物的薄膜厚度可以設為3 4nm。另外，在使用鋯氧化物的情況下，在將第一金屬氧化物的組成設為ZrOx時X為0.9以上1.4以下、并且在將第二金屬氧化物的組成設為ZrOy時，在y比x的值大的情況下，可使電阻變化層的電阻值穩(wěn)定而高速地變化。這個情況，第二金屬氧化物的薄膜厚度可以設為I 5nm。構(gòu)成第一金屬氧化物的第一金屬和構(gòu)成第二金屬氧化物的第二金屬也可以用不同的金屬。這個情況下，第二金屬氧化物比第一金屬氧化物氧不足度小，即第二金屬氧化物的電阻可以比第一金屬氧化物高。通過設置為這樣的結(jié)構(gòu)，在電阻變化時在下部電極14和上部電極11間施加的電壓，對第二金屬氧化物分配更多的電壓，在第二金屬氧化物中可更容易產(chǎn)生氧化還原反應。
另外，在構(gòu)成成為第一電阻變化層13的第一金屬氧化物的第一金屬、和構(gòu)成成為第二電阻變化層12的第二金屬氧化物的第二金屬使用相互不同的材料時，第二金屬的標準電極電位也可以比第一金屬的標準電極電位低。標準電極電位表現(xiàn)為其值越高越難氧化的特性。由此，在標準電極電位相對低的第二金屬氧化物中，容易產(chǎn)生氧化還原反應。另夕卜，電阻變化現(xiàn)象被認為因在電阻高的第二金屬氧化物中形成了的微小的局部劃區(qū)中產(chǎn)生氧化還原反應使纖絲(導電路徑)變化，由此其電阻值(氧不足度)變化。例如，在第一金屬氧化物使用氧不足型的鉭氧化物(TaOx)，第二金屬氧化物使用鈦氧化物(TiO2),由此能得到穩(wěn)定的電阻變化動作。鈦(標準電極電位=-1.63eV)是比起鉭(標準電極電位=-0.6eV)標準電極電位低的材料。像這樣，在第二金屬氧化物使用比第一金屬氧化物標準電極電位低的用金屬的氧化物，由此在第二金屬氧化物中氧化還原反應變得更容易發(fā)生。作為其他的組合，在成為高電阻層的第二金屬氧化物層可使用鋁氧化物(Al2O3)15例如，在第一金屬氧化物層可以使用氧不足型的鉭氧化物(TaOx)，在第二金屬氧化物層可以使用鋁氧化物(Al2O3X層疊結(jié)構(gòu)的電阻變化層的電阻變化現(xiàn)象可認為在某個電阻高的第二金屬氧化物中所形成的微小的局部劃區(qū)中發(fā)生氧化還原反應，局部劃區(qū)中的纖絲(導電路徑)變化，由此其電阻值變化。即，在以下部電極14為基準對與第二金屬氧化物連接的上部電極11施加正的電壓時，電阻變化層中的氧離子被拉到近旁第二金屬氧化物側(cè)。由此，在第二金屬氧化物中所形成了的微小的局部劃區(qū)中發(fā)生氧化反應，氧不足度減少。其結(jié)果可認為局部劃區(qū)中的纖絲變得難于連接，電阻值增大。相反，在以下部電極14為基準對與第二金屬氧化物連接的上部電極11施加負的電壓時，第二金屬氧化物中的氧離子被推到第一金屬氧化物側(cè)。由此，在第二金屬氧化物中所形成的微小的局部劃區(qū)中產(chǎn)生還原反應，氧不足度增加。其結(jié)果可認為局部劃區(qū)中的纖絲變得容易連接，電阻值減少。

與缺氧度更小的第二金屬氧化物連接的上部電極11，例如由與組成鉬(Pt)、銥(Ir)、鈀(Pd)等構(gòu)成第二金屬氧化物的金屬以及構(gòu)成下部電極14的材料相比標準電極電位更高的材料構(gòu)成。另外，與缺氧度更高的第一金屬氧化物連接的下部電極14，例如也可以由與由鎢(W)、鎳(Ni)、鉭(Ta)、鈦(Ti)、鋁(Al)、氮化鉭(TaN)、氮化鈦(TiN)等構(gòu)成第一金屬氧化物的金屬相比標準電極電位更低的材料構(gòu)成。標準電極電位表現(xiàn)為其值越高越難氧化的特性。g卩，在第二電極的標準電極電位V2、構(gòu)成第二金屬氧化物的金屬的標準電極電位Vr2、構(gòu)成第一金屬氧化物的金屬的標準電極電位Vrl、以及第一電極的標準電極電位Vl之間，可以成為滿足KV2，且V1O2的關系。進而，也可以滿足V2>Vr2且Vrl ^ Vl的關系。通過設定為上述的結(jié)構(gòu)，可在上部電極11和在第二金屬氧化物的界面附近的第二金屬氧化物中，選擇地發(fā)生氧化還原反應，能得到穩(wěn)定的電阻變化現(xiàn)象。電流控制元件20是在施加電壓的正負雙向上具有非線性的電流電壓特性的二極管元件，具有例如將由氮不足型氮化硅構(gòu)成的電流控制層22通過由氮化鉭(TaN)等構(gòu)成的下部電極23與上部電極21形成三明治的結(jié)構(gòu)(MSM結(jié)構(gòu))。在這里，所謂氮不足型氮化硅是指比化學計量組成的氮化硅(Si3N4)氮量少、示出半導體性的特性的氮化硅。另外，所謂雙向非線性的電流電壓特性是指在規(guī)定的電壓范圍內(nèi)，電流控制元件20示出高電阻(截止)狀態(tài)，在比規(guī)定的電壓范圍電壓高的劃區(qū)以及電壓低的劃區(qū)示出低電阻(導通)狀態(tài)。即，在施加電壓的絕對值是規(guī)定值以下時，電流控制元件20示出高電阻(截止)狀態(tài)，在比規(guī)定值大時電流控制元件20示出低電阻(導通)狀態(tài)。圖2示出的存儲單元51是使用通孔(e 7 ) 32將電阻變化元件10與電流控制元件20串聯(lián)連接的存儲單元。在這里，通過通孔31連接電阻變化元件10的上部電極11和上部布線70 (相當于位線53或字線52)，另一方面，通過通孔33連接電流控制元件20的下部電極23和下部布線71 (相當于位線53或字線52)。并且，在圖2中，電流控制元件20與電阻變化元件10的位置關系也可以上下顛倒。另外，存儲單元51也可以是圖3示出的、省略了通孔32的結(jié)構(gòu)。圖3是示出在電阻變化元件10和電流控制元件20之間的排列通孔32的交叉點結(jié)構(gòu)的電阻變化型非易失性存儲裝置的存儲單元51的截面結(jié)構(gòu)的圖。存儲單元51例如以由氧化用氮化鉭(TaN)構(gòu)成的第一電極23、由于氮不足型氮化硅構(gòu)成的電流控制層22、由TaN構(gòu)成的第二電極21、由缺氧型鉭氧化物(TaOx)構(gòu)成的第一電阻變化層13、在氧等離子體氣氛中將第一電阻變化層13氧化而形成的、比TaOx氧濃度的高的TaOy (x〈y)構(gòu)成的第二電阻變化層12、以及鉬(Pt)構(gòu)成的第三電極11順序地層疊的結(jié)構(gòu)而構(gòu)成。在存儲單元51的下層配置有由鋁(Al)所構(gòu)成的下部布線71，由第一通孔33連接該下部布線71和存儲單元51的第一電極23。另一方面，在存儲單元51的上層配置有由鋁(Al)所構(gòu)成的上部布線70，由第三通孔31連接該上部布線70和存儲單元51的第三電極11。另外，下部布線71和上部布線70互相正交地進行配置。在這樣的圖3示出的存儲單元51的結(jié)構(gòu)中，由第一電極23、電流控制層22和第二電極21構(gòu)成電流控制元件20，另一方面，第二電極21、第一電阻變化層13、第二電阻變化層12和第三電極11構(gòu)成電阻變化元件10。總之，存儲單元51具有電阻變化元件10以及與該電阻變化元件10串聯(lián)連接的電流控制元件20，其中，該電阻變化元件10通過施加極性不同的電壓而在低電阻狀態(tài)以及高電阻狀態(tài)的至少兩個狀態(tài)可逆地變化。

在這里，第二電極21兼用電阻變化元件10以及電流控制元件20的一方的電極。另外，在該存儲單元51的結(jié)構(gòu)中，如圖2的結(jié)構(gòu)所說明，電阻變化由第二電阻變化層12產(chǎn)生，其中第二電阻變化層12與相當于作為第一電阻變化層13的構(gòu)成材料的鉭以及電阻變化元件10的下部電極的第二電極21的構(gòu)成材料的TaN的某一個標準電極電位高的標準電極電位的材料(在這里是鉬(Pt))構(gòu)成的第三電極接觸，且由比第一電阻變化層13氧濃度高的TaOy構(gòu)成。在將上部布線70的電壓施加得比下部布線71的電壓高出規(guī)定電壓以上的情況下，電阻變化元件10向高電阻化方向變化，反之在將下部布線71的電壓施加得比上部布線70的電壓高出規(guī)定電壓以上的情況下，電阻變化元件10向低電阻化方向變化。即，電阻變化元件10中，將第二電極21、第三電極11以及它們夾持的第I電阻變化層13、和第二電阻變化層12在Z方向(層疊方向)上依次配置，從第二電極21向第三電極11方向看的結(jié)構(gòu)與從第三電極11向第二電極方向看的結(jié)構(gòu)具有非對稱性，具有當以第二電極21為基準向第三電極11施加規(guī)定電壓以上的電壓時向高電阻狀態(tài)變化、當以第三電極11為基準向第二電極21施加規(guī)定電壓以上的電壓時向低電阻狀態(tài)變化的特性。圖4示出與圖3的電阻變化元件10的結(jié)構(gòu)對應了的連接關系的電路圖，即，示出與存儲單元51對應的等效電路圖。電阻變化元件10等效電路圖，為了記載位于上部電極11側(cè)的第二電阻變化層12的方向，以涂漆成黑色表示該方向。〔 ITlR型存儲單元的結(jié)構(gòu)〕圖5是將電阻變化元件10和作為選擇晶體管(即，轉(zhuǎn)換開關元件的一個例子)的NMOS晶體管15串聯(lián)連接的所謂ITlR型的存儲單元55的截面結(jié)構(gòu)圖(I比特量的結(jié)構(gòu))。如圖5所示，電阻變化元件10是層疊下部電極14、由缺氧型的Ta氧化物被構(gòu)成的低電阻的第一鉭氧化物層(Ta0x，0〈x〈2.5) 13、高電阻的第二鉭氧化物層(TaOy，x〈y) 12、以及上部電極11而形成的。通過通孔31連接電阻變化元件10的上部電極11和上部布線70 (源極線)，另一方面，通過通孔32連接下部電極14和下部布線73，進而，由觸點34將下部布線73連接到NMOS晶體管15的源(N+擴散)劃區(qū)。并且，NMOS晶體管15的漏極(N+擴散)劃區(qū)通過觸點35、通孔36以及37，經(jīng)由布線層74以及75，與上層布線71 a (位線)連接。并且，NMOS晶體管15的柵極端子與多晶硅布線76 (字線)連接，基板與接地電位連接。在這里，在與NMOS晶體管15和相反側(cè)的上部電極11側(cè)配置高電阻的第二電阻變化層12。與交叉點結(jié)構(gòu)相同，在該結(jié)構(gòu)(1T1R結(jié)構(gòu))的情況下，電阻變化由與上部電極11相連接的、由氧濃度更高的TaOy所構(gòu)成的第二電阻變化層12產(chǎn)生、并以比下部電極14的電壓高規(guī)定電壓以上來施加上部電極11的電壓時，電阻變化元件10變化為高電阻狀態(tài)，反之在比上部電極11的電壓高出規(guī)定電壓以上來施加下部電極14的電壓時，電阻變化元件10變化為低電阻狀態(tài)。圖6示出與圖5的電阻變化元件10的結(jié)構(gòu)對應的連接關系的電路圖，即，示出與存儲單元55對應的等效電路圖。電阻變化元件10的等效電路圖，為了記明位于上部電極11側(cè)的第二電阻變化層12的方向，用涂漆成黑色表示該方向?！泊鎯卧奶匦浴称浯?，關于交叉點結(jié)構(gòu)的存儲單元51動作用圖7說明。圖7是在對具有圖2結(jié)構(gòu)的存儲單元51將上部布線70比下部布線71高的電壓的極性設為正來施加電壓的情況下，對存儲單元51施加的電壓和流過存儲單元51的電流的關系(即，電阻變化特性、或是IV特性)進行實測的特性圖。最初，假設存儲單元51為高電阻狀態(tài)。對存儲單元51，從施加電壓OV慢慢施加成為下部布線71比上部布線70高的電位的負極性的電壓時，電流從約-2.5V附近(C點)流出，在超過-3.0V的附近電阻變化元件10從高電阻狀態(tài)向低電阻狀態(tài)開始變化。并且施加到-4.0V (A點)，但根據(jù)施加電壓急劇地進行低電阻化。之后，保持低電阻狀態(tài)而在施加電壓成為OV之前緩慢地施加電壓。此后，對存儲單元51，施加上部布線70比下部布線71成為高電位的正極性的電壓時，電流從約1.5V附近(D點)流出，在作為相對低電阻狀態(tài)的到達電壓(A點)和原點大致點對稱的點3.9V附近(B點)，電阻變化元件開始從低電阻狀態(tài)向高電阻狀態(tài)變化。并且，若施加到5.1V時可以看 到電流增加，但若此后降低施加電壓，則與提高施加電壓時相比電流變小，因此可知向高電阻狀態(tài)變化。
S卩，在圖7示出的實測數(shù)據(jù)中，對于具有圖2的結(jié)構(gòu)的存儲單元51，示出如下雙向的電阻變化特性:當以上部布線70的電壓為基準使下部布線71的電壓升高到規(guī)定電壓VLR以上時向低電阻狀態(tài)變化，當以下部布線71的電壓為基準使上部布線70的電壓升高到規(guī)定電壓VHR以上時向高電阻狀態(tài)變化，并且，示出了低電阻狀態(tài)的施加電壓(A點)和向高電阻狀態(tài)的變化開始電壓(B點)具有成為大致點對稱的電壓及電流的關系。因此，高電阻化與低電阻化需要相同、或以其以上的電流進行驅(qū)動。另外，在本存儲單元51中，在從高電阻狀態(tài)向低電阻狀態(tài)變化時，低電阻狀態(tài)的電阻值以能夠低電阻變化為電阻變化元件10的規(guī)定的電壓變化為與流向電阻變化元件10的電流值的大小相應的低電阻值。在這里，關于低電阻值的設定使用圖8進行其詳細的說明。圖8是示出電阻變化元件10的電阻變化特性(IV特性)的圖。橫軸是在電阻變化元件10的兩端受到的電壓，縱軸是電阻變化元件10的兩端施加電壓時流向電阻變化元件10的電流。最初電阻變化元件10的電阻狀態(tài)為高電阻狀態(tài)時，其特性在輸入電壓以下部電極14作為基準，在超過-VR的電壓時，成為特性線BH — BO — A0。在以下部電極14作為基準來對電阻變化元件10施加的電壓成為-VR時，開始低電阻化，流向電阻變化元件10的電流增加。此時，在電阻變化元件10中，其電阻值隨著流向電阻變化元件10的電流量而變化以使對該端子間的電壓的大小成為|vr|的固定值。即，在對電阻變化元件io施加-vr的狀態(tài)下，在Al點示出-1 Iuiwi I的最大電流流過的情況下，電阻變化元件10被設定為具有LRl的特性的斜率的低電阻值，在A2點示出的-1 Iuiw21的最大電流流過的情況下，電阻變化元件10被設定為具有LR2的特性的斜率的低電阻值，在A3點示出的-1I的最大電流流過的情況下，電阻變化元件10被設定為具有LR3的特性的斜率的低電阻值。順便說一下，從低電阻狀態(tài)(LR1、LR2、LR3)向高電阻狀態(tài)的電阻變化開始點，在LRl狀態(tài)下成為與設定 為低電阻的Al點的電壓以及電流是原點對稱的BI點，在LR2狀態(tài)下成為與設定為低電阻的A2點的電壓以及電流是原點對稱的B2點，在LR3狀態(tài)下成為與設定為低電阻的A3點的電壓以及電流是原點對稱的B3點。本現(xiàn)象能夠確認即使在因施加正電壓以及負電壓而示出對稱的特性的電流控制元件20與電阻變化元件10串聯(lián)連接的存儲單元51中也是同樣的特征(參照圖7的A點和B點的對稱性)。根據(jù)以上的情況，為了進行穩(wěn)定的電阻變化動作，在低電阻化中通過以規(guī)定的電流值進行電流控制，而能得到規(guī)定的低電阻狀態(tài)，另一方面，在高電阻化中，施加與低電阻化逆向的電壓，需要比低電阻化時進行大的電流驅(qū)動。另外，在圖7中，即使對存儲單元51施加電壓，低電阻化時卿，高電阻狀態(tài))從OV至IJ C點之前的電壓區(qū)間以及高電阻化時(S卩，低電阻狀態(tài))從OV到D點的電壓區(qū)間是明顯地電流也不流動的電壓帶。C點和D點同電流控制元件20的閾值電壓和電阻變化元件10的電阻變化電壓的合計電壓對應。在交叉點存儲單元陣列中，優(yōu)選進行如下動作:對選擇存儲單元施加該合計電壓以上的電壓，對非選擇存儲單元進行控制以使在該C點和D點之間出現(xiàn)工作點，由此減少流向非選擇存儲單元的漏電流，進行交叉點存儲單元陣列的讀取和寫入的動作。
〔交叉點存儲單元陣列和陣列等效電路〕接著，對于交叉點存儲單元陣列的陣列等效電路進行說明。圖9示出圖1和同樣矩陣狀地配置了存儲單元51的存儲單元陣列結(jié)構(gòu)圖的一個例子。在圖9中，關于字線24是平行配置有n個布線WLl WLn，關于位線25是平行配置有與字線24非接觸(立體的)地正交的m個布線BLl BLm。將電阻變化元件10和電流控制元件29進行串聯(lián)連接的存儲單元51位于字線24和位線25的交點的每一個，電阻變化元件10的一端與對應的字線24連接，電流控制元件29的一端與對應的位線25連接。SP，圖9的存儲單元陣列I由在位線25的方向上排列有n個存儲單元51、在字線24的方向上排列有m個存儲單元51的nXm個存儲單元51所構(gòu)成(m>n)。在交叉點的情況下，在向存儲單元陣列內(nèi)的I比特的選擇存儲單元進行寫入時，針對非選擇存儲單元的干擾(disturb)影響變得最小的存儲單元陣列的形狀是正方形(在圖9中是m=n )。

另一方面，在I比特寫入中，經(jīng)由非選擇存儲單元而流過的漏電流與存儲單元陣列的尺寸成比例，存儲單元陣列的尺寸小的一方經(jīng)由非選擇存儲單元而流過的漏電流變少。根據(jù)這些情況，為了最小限度控制干擾影響、削減漏電流，存儲單元陣列優(yōu)選正方形且使尺寸縮小，若設置為對像這樣小尺寸且正方比特形狀的存儲單元陣列搭載多個墊子(7 〃卜)、在各墊子單位里寫入各I比特的結(jié)構(gòu)時，因為對各自的存儲單元陣列需要行地址系以及列地址系的解碼器電路以及驅(qū)動電路，所以在搭載這樣的交叉點型電阻變化非易失性存儲裝置的半導體芯片所占的周邊電路面積增大。因此，作為用于在減輕周邊電路的開銷并防止面積增大、并抑制存儲單元陣列的尺寸的增大的陣列形狀，被考慮優(yōu)選排列多個長方形(例如在圖9中，m>n)的存儲單元陣列的結(jié)構(gòu)。圖10是為了對在圖9示出的存儲單元陣列I的陣列等效電路的展開進行說明，模式地表現(xiàn)了以選擇位線和選擇字線為基準在它們之間構(gòu)成的選擇存儲單元和非選擇存儲單元的連接關系的結(jié)構(gòu)圖。即，圖10是在圖9的等效電路中將圖9的結(jié)構(gòu)分成選擇存儲單元30和非選擇存儲單元組進行說明的圖。在圖9的選擇存儲單元30與選擇位線BLl和選擇字線WLl連接。在圖10中，選擇存儲單元30將其一端與選擇位線BLl連接、另一端與選擇字線WLl連接。其它的多個非選擇存儲單元由以下部件構(gòu)成:(I)將存儲單元51的一端連接到選擇位線BLl的(n — I)個第一非選擇存儲單元組190、(2)將存儲單元51的一端連接到選擇字線WLl的(m — I)個第三非選擇存儲單元組192、以及(3)經(jīng)由多個非選擇字線組而與第一非選擇存儲單元組190的存儲單元51的另一端連接，且由經(jīng)由多個非選擇位線組而與第三非選擇存儲單元組192的存儲單元51的另一端連接的(n — I) X Cm — I)個第二非選擇存儲單元組191。第一非選擇存儲單元組190的一個存儲單元51的另一端與(m — I)個第二非選擇存儲單元組191的存儲單元51的一端連接。該第一非選擇存儲單元組190與第二非選擇存儲單元組191的連接關系的存在(n -1)個。第三非選擇存儲單元組192的一個存儲單元51的另一端與(n — I)個第二非選擇存儲單元組191的存儲單元51的另一端連接。該第三非選擇存儲單元組192與第二非選擇存儲單元組191的連接關系存在(m — I)個。第一非選擇存儲單元組190的一個存儲單元51與第二非選擇存儲單元組191的Cm -1)個存儲單元51相連接的狀態(tài)在第一非選擇存儲單元組190與第二非選擇存儲單元組191之間存在多個同樣的關系，因此非選擇字線組的各節(jié)點為大致相同的電壓。并且，第三非選擇存儲單元組192的一個存儲單元51與第二非選擇存儲單元組191的(n — I)個存儲單元51相連接的狀態(tài)在第三非選擇存儲單元組192與第二非選擇存儲單元組191之間存在多個同樣的關系，因此非選擇位線組的各節(jié)點為大致相同的電壓。因此，圖10所示的等價電路能夠簡化為，使非選擇字線組的全部節(jié)點為一個并使非選擇位線組的全部節(jié)點為一個。由此，圖11示出了簡化了的等效電路。在圖11中，選擇存儲單元30的一端與選擇位線BLl連接，另一端與選擇字線WLl連接。第一非選擇存儲單元193與第一非選擇存儲單元組190等價，并聯(lián)數(shù)為(n — I)個。第二非選擇存儲單元194與第二非選擇存儲單元組191等價，并聯(lián)數(shù)為(n — I) X (m-1)個。第三非選擇存儲單元195與第三非選擇存儲單元組192等價，并聯(lián)數(shù)為(m — I)個。所述第一非選擇存儲單元193、第二非選擇存儲單元194、和第三非選擇存儲單元195被串聯(lián)連接。不與第二非選擇存儲單元194連接的第一非選擇存儲單元193的另一個端子與選擇位線BLl連接,不與第二非選擇存儲單元194連接的第三非選擇存儲單元195的另一個端子與選擇字線WLl連接。設將第一非選擇存儲單元193與第二非選擇存儲單元194連接的中間節(jié)點為非選擇字線NSWL，設將第二非選擇存儲單元194與第三非選擇存儲單元195連接的中間節(jié)點為非選擇位線NSBL。如以上這樣，表示圖9所示的交叉點存儲單元陣列的選擇存儲單元與非選擇存儲單元之間的關系的等價電路如圖9所示。以下，對于交叉點存儲單元陣列的任意的選擇存儲單元的寫入特性與選擇存儲單元的I 一 V特性都會涉及經(jīng)由非選擇存儲單元的所謂的漏電流相關的I 一 V特性。關于相對于這樣的存儲單元陣列的I 一 V特性的說明，今后為了簡化而使用圖11的等價電路進行說明?！矊懭霑r的等效電路和1-`V特性〕接著，使用圖11的等效電路，對以往的寫入(在這里低電阻化寫入)動作以及其特性使用圖12和圖13進行說明。圖12為示出對于圖11的存儲單元陣列的等價電路、在非選擇字線及非選擇位線為高阻抗狀態(tài)(以下記為Hi — z狀態(tài))下、將I位的選擇存儲單元30在低電阻(LR)狀態(tài)寫入時的狀態(tài)的結(jié)構(gòu)圖。在圖12中，寫入電源197是產(chǎn)生寫入時的電壓(寫入電壓)VPP的電源，在該選擇狀態(tài)中，該輸出端子與選擇比特線BLl電氣地連接。當然也可以進行如下設置:選擇字線WLl與地(GND)電壓OV電連接，將第一非選擇存儲單元193與第二非選擇存儲單元194連接的非選擇字線(WL)組設為NW點，其狀態(tài)以H1- z、將同第二非選擇存儲單元194與第三非選擇存儲單元195進行連接的非選擇位線(BL)組的狀態(tài)同樣為H1- z，選擇存儲單元30的一端與選擇位線BLl連接，另一端與選擇字線WLl連接。另外，對圖12的選擇位線BLl施加來自寫入電源197的寫入電壓VPP，對選擇字線WLl施加GND電位。在該狀態(tài)下，在選擇存儲單元30從選擇位線BLl向選擇字線WLl流入LR化電流Isel，在第一非選擇存儲單元193流入從選擇位線BLl流入電流Ib_nw,在第二非選擇存儲單元194以及第三非選擇存儲單元195流過向選擇字線WLl流出的電流Inw_w。在寫入電源197流過對流向所述選擇存儲單元30的電流Isel和流向所述第一非選擇存儲單元193的電流Ib_nw進行合計了的電流Ipp，在GND端子流過對流向所述選擇存儲單元30的電流Isel和流向所述第二非選擇存儲單元194以及第三非選擇存儲單元195的電流Inw_w進行合計了的電流Iswl。S卩，從寫入電源197流出的電流Ipp由以下的式I表示，流入GND端子的電流Iswl由以下的式2表示。Ipp=Isel+Ib_nw…式 IIswl=Isel+Inw_w…式 2在這里，由于非選擇WL組與非選擇BL組均為Hi — z狀態(tài)，存在Ib_nw=Inw_w…式 3因此寫入電源197的電流Ipp和GND電流Iswl相同。這里，在認為存儲單元陣列的規(guī)模為同一位線上的比特數(shù)是128bit (n = 128)、同一字線上的比特數(shù)為1024bit (m = 1024)的情況下，圖12中的各非選擇存儲單元的比特數(shù)為，第一非選擇存儲單元193的n — I = 127個與第二非選擇存儲單元194的積，即為(n -1) X Cm -1) = 127X 1023個，第三非選擇存儲單元195為m — I = 1023個。圖13示出是所述陣列規(guī)模的情況的低電阻(LR)化寫入時的電壓電流特性(1-V特性)。在圖13中，橫軸是對各存儲單元施加的電壓，縱軸是流過各存儲單元流的電流。在這里，描繪有涉及流過選擇存儲單元30的電流Isel (白三角)、流過第一非選擇存儲單元193的電流Ib_nw (黑三角)、流過 第二非選擇存儲單元194以及第三非選擇存儲單元195的電流Inw_w (黑三角)的共3個特性線。在圖13中，關于低電阻化寫入時的寫入電壓VPP，因為將選擇存儲單元30的電阻變化元件10的低阻抗設定為R1，所以在圖6的特性中將低電阻狀態(tài)的電阻變化元件10的兩端的電壓的大小設為VR時，流向低電阻狀態(tài)的電阻變化元件10的電流Isela成為Isela=VR/Rl，因此需要將那樣的電流流過的電壓VPPa作為電壓VPP進行施加。根據(jù)圖13為了滿足所述條件，在這里施加VPPa作為寫入電壓VPP (此時，流向選擇存儲單元30的電流 Isel 成為 Isela)。流向第一非選擇存儲單元193的電流Ib_nw的特性在電壓為寫入電壓VPP、并且電流是將Ib_nw=0A的點作為起點時成為圖13的Ib_nw特性。另外，流入第二非選擇存儲單元194以及第三非選擇存儲單元195的電流Inw_w的特性在電壓為0V、并且電流是將Inw_w=0A的點作為起點時成為圖13的Inw_w特性。在施加寫入電壓VPP=VPPa時，流入第二非選擇存儲單元194以及流入第三非選擇存儲單元195的電流是在成為Ib_nw=Inw_w的各特性的交點(NW點的工作點)的電流，該電流的大小成為Ihz。像這樣，在本陣列規(guī)模的存儲單元陣列I中，在向選擇存儲單元30流入低電阻化寫入電流Isela時，流入非選擇存儲單元的漏電流Ihz流過。因此成為從寫入電源197流出的電流Ipp=Isela+Ihz。在將電源電流Ipp內(nèi)、流向選擇存儲單元30的電流Isela的比例定義為寫入效率時，寫入效率K以下式表示。寫入效率K=Isel/Ipp X 100 ( % )從所述電流值尋求本寫入效率K時，成為K=Isela/ (Isela+Ihz)
在圖13的例子中，可判斷僅施加電流的約4分之一以下左右對寫入有貢獻，剩余的約4分之3以上作為漏電流浪費地流過。像這樣，因為來自寫入電源197的施加電流的大部分作為流過非選擇存儲單元的漏電流而被浪費，所以寫入時的消耗電流變得很大。將在施加電流內(nèi)、流入選擇存儲單元的電流的比例即寫入效率設置較高，與消耗電流的削減相關聯(lián)。我們發(fā)明者們，找到了能夠解決作為所述課題的寫入的高效率化的一個訪問手法?！灿捎诙鄠€比特同時寫入的高效率化〕在圖14中，各存儲單元51具有圖4示出同樣的結(jié)構(gòu)，矩陣狀地配置在字線24和位線25的交點。對于字線24，WL0 WL (n_l)的n個分別平行地配置在X方向上，對于位線25，BLO BL (m-1)的m個平行且與字線24正交地在Y方向配置，在各字線24和各位線25的各交點位置配置存儲單元51來構(gòu)成存儲單元陣列I。在這里，存儲單元陣列I在邏輯上由第一存儲單元組和第二存儲單元組構(gòu)成，其中，所述第一存儲單元組由與某些位連接的存儲單元構(gòu)成，以數(shù)據(jù)存儲作為目的；所述第二存儲單元組與同該第一存儲單元組連接的字線WLO WL (n-1)相同的字線WLO WL (n_l)連接的、與其他位線(A個位線)連接的存儲單元構(gòu)成。在這樣的構(gòu)成中，對以下例子進行說明:對位于多個((A+1)個)的選擇位線和一個選擇字線的交點的多個存儲單元實施同時的寫入。現(xiàn)在，在圖14中，WLl作為選擇字線從字線用寫入電路1502施加地(GND)電壓，為了使至少一個BLO存儲數(shù)據(jù)，作為被選擇了的選擇位線從第一位線用寫入電路1503施加寫A電壓VPP的電源，選擇位于選擇字線WLl和選擇位線BLO的交點的存儲單元260作為數(shù)據(jù)存儲用的(以數(shù)據(jù)存儲作為目的)存儲單元(即，屬于第一存儲單元組1500的存儲單元)，并被執(zhí)行寫入。另一方面，同時，BLl BL7的7bit (A個選擇位線的一個例子)作為用于執(zhí)行用于數(shù)據(jù)存儲的寫入動作或不以數(shù)據(jù)存儲為目的的寫入動作而被選擇了的選擇位線，從第二位線用寫入電路1504施 加寫入電壓VPP的電源，位于選擇字線WLl和選擇位線BLl BL7的交點的7bit的存儲單元261 267作為數(shù)據(jù)存儲用或不以數(shù)據(jù)存儲為目的的寫入用存儲單元(即，屬于第二存儲單元組1501的存儲單元)而被選擇，并執(zhí)行與選擇存儲單元260同樣的寫入動作執(zhí)行。因此，至少I比特以數(shù)據(jù)存儲作為目的，其他的比特進行以數(shù)據(jù)存儲作為目的或者不以數(shù)據(jù)存儲作為目的的寫入行為，因此相同字線上的8位((1+A)位的一個例子)作為寫入行為對象位(8位量的選擇存儲單元126)而被選擇。另外，所謂“以數(shù)據(jù)存儲作為目的的存儲單元”是為了數(shù)據(jù)存儲而使用的存儲單元，具有數(shù)據(jù)保持功能。另一方面，所謂“不以數(shù)據(jù)存儲作為目的存儲單元”不是為了數(shù)據(jù)存儲而使用的，而僅僅是成為以數(shù)據(jù)的寫入為目標的存儲單元，可以不需要具有數(shù)據(jù)保存功能。如后述所述，“不以數(shù)據(jù)存儲作為目的存儲單元”，相對于通常固定位數(shù)(例如，8比特的)的存儲單元在寫入相同數(shù)據(jù)(“I (低電阻狀態(tài))”或“0 (高電阻狀態(tài))”)時虛設(du_y)地被使用。例如，在通常進行8比特的同時寫入時，對3個存儲單元寫入“I”時，對由3個“以數(shù)據(jù)存儲作為目的存儲單元”和5個“不以數(shù)據(jù)存儲作為目的存儲單元”構(gòu)成的8個存儲單元同時寫入“I”?！安灰詳?shù)據(jù)存儲作為目的存儲單元”被用于像這樣的用途。另外，本例子的選擇存儲單元126僅表現(xiàn)著同時被選擇了 8bit的選擇存儲單元260 267 —個例子，因此選擇存儲單元126是選擇了位于與一個選擇字線WLl接連的8個選擇位線BLO BL7的交點的8個存儲單元的情況的存儲單元的集合的一個例子，未必是鄰接了的存儲單元。寫入電源197是產(chǎn)生寫入時的電壓(寫入電壓)VPP的電源。產(chǎn)生電壓VPP的寫入電源197內(nèi)置于第一位線用寫入電路1503以及第二位線用寫入電路1504，或者通過第一位線用寫入電路1503以及第二位線用寫入電路1504，并且，通過第一位線用寫入電路1503和BLO之間的第一位線選擇電路(未圖示)以及第二位線用寫入電路1504和BLl BL7之間的第二位線選擇電路(未圖示)，與8個選擇位線BLO BL7電連接。另外，第一位線選擇電路是將第一存儲單元組的一個位線作為第一位線選擇的電路。另外，第二位線選擇電路是將第二存儲單元組的A個(A是I以上的整數(shù))的位線作為第二位線選擇的電路。另一方面，通過字線用寫入電路1502以及字線選擇電路(未圖示)，針對一個選擇字線WLl電連接地(GND)電壓0V。其他的非選擇位線和非選擇字線分別由所述第一位線選擇電路以及所述第二位線選擇電路、所述字線選擇電路電性地被隔離，成為高阻抗(H1-z)狀態(tài)。即，第一位線選擇電路以及第二位線選擇電路將非選擇位線設為高阻抗狀態(tài)。另外，字選擇電路是如下電路:針對存儲單元陣列選擇一個字線作為選擇字線，將其他的非選擇字線設為高阻抗狀態(tài)。因此，在各選擇存儲單元的兩個端子中，與電流控制元件29相連一方的端子被施加寫入電壓VPP，在與電阻變化元件10相連的另一方的端子被施加GND電壓。由此，低電阻化寫入行為成為8bit同時進行。另外，在與從所述選擇位線向選擇字線流入電流相反時，即使從電流從選擇字線向選擇位線流入時的高電阻化寫入中，也可通過向多個選擇位線電氣地施加地(GND)電壓等的低電壓，對一個選擇字線電氣地施加寫入電壓VPP等的高電壓，來進行8 (即，1+A)bit同時的高電阻化寫入行為。另外，圖14示出的結(jié)構(gòu)圖是示出本發(fā)明的概念的圖，作為其一個例子，示出如下狀態(tài):針對寫入對象存儲單元的I位(第一存儲單元組1500)進行寫入時，對同一字線上的存儲單元7位(第二存儲單元組1501)也以與I位的寫入對象存儲單元相同的偏壓條件進行寫入行為。因此，進行寫入行為的多個選擇存儲單元如果是同樣字線上則可以分離地被選擇。再者，所述第一位線選擇電路和第二位線選擇電路是完成作為在后邊示出的圖20第一選擇電路S0_0的第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m_l同樣的作用的電路。我們發(fā)明者們找到了連接到像這樣相同字線的多位同時寫入，能夠?qū)崿F(xiàn)寫入的高效率化的寫入手法。接著，使用圖15的等效電路以及示出圖16的存儲單元陣列的1-V特性的圖表對于所述手法的高效率化的理由進行說明。圖15示出示出圖14的8比特的選擇存儲單元260 267和其他的非選擇存儲單元的陣列等效電路和低電阻化寫入電源197 (寫入電壓VPP)和GND電源(OV)之間的關系的圖。

在圖15中，選擇存儲單元260的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BLO連接。同樣地，第二選擇存儲單元261的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BLl連接。同樣地，第7選擇存儲單元266的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BL6連接。同樣地，第8選擇存儲單元267的一方的端子與選擇字線WLl連接，另一方的端子與選擇位線BL7連接。另外，在附圖中省略，但即使對于第三 第六選擇存儲單元，另一方的端子也同樣地分別與選擇位線BL2 BL5連接。另外，第10非選擇存儲單元930的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BLO連接。同樣地，第11非選擇存儲單元931的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BLl連接。同樣地,第16非選擇存儲單元936的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BL6連接。同樣地，第17非選擇存儲單元937的一方的端子與非選擇字線組NW連接，另一方的端子與選擇位線BL7連接。另外，在附圖中省略，但即使對于第12 第15非選擇存儲單元，另一方的端子也同樣地分別與選擇位線BL2 BL5連接。另外，第二非選擇存儲單元194是在非選擇WL組和非選擇BL組之間所構(gòu)成的存儲單元。第三非選擇存儲單元195是在非選擇BL組和選擇字線WLl之間所構(gòu)成的存儲單元。第二非選擇存儲單元194和第三非選擇存儲單元195根據(jù)選擇存儲單元的個數(shù)其對象數(shù)多少變化。寫入電源197與選擇位線BLO BL7的每一個電連接。另外，選擇字線WLl與地(GND)電源(OV)電連接。另外，非選擇位線(相當于圖15非選擇BL組)以及非選擇字線(相當于圖15非選擇WL組)成為高阻抗(H1-z)狀態(tài)。在圖16的(a)以及(b)以Ibit寫入時和同樣字線上的Sbit同時寫入時進行比較的方式，示出在圖15中示出的本發(fā)明的存儲單元陣列的結(jié)構(gòu)的多位同時寫入動作時的以非選擇字線組(NW點)作為基準的存儲單元陣列的1-V特性的工作點圖。圖16的(a)是Ibit寫入時的特性圖，與圖13相同。圖16的(b)是在圖16的(a)中追記了 8bit同時寫入時的第10 第17非選擇存儲單元930 937流過的電流Ib_nw0 Ib_nw7的總和(相當于Ib_nwX8)的特性圖。在圖16的(a)( 以及圖16的(b))中，橫軸是對各存儲單元施加的電壓，縱軸是流過各存儲單元的電流，作為特性線共描繪出如下的共計三條:流過選擇存儲單元30 (在圖15中，對應于選擇存儲單元260 267的每一個)的電流Isel (白三角、在圖15中以Iseli(i為從0開始的7個整數(shù))同IselO Isel7的每一個對應)，流過第10 第17非選擇存儲單元930 937的電流Ib_nw (黑三角、在圖13中以Ib_nwi (i為從0開始的7個整數(shù))同Ib_nw0 Ib_nw7的每一個對應),流過第二非選擇存儲單元194以及第三非選擇存儲單元195的電流Inw_w (黑三角)。為了進行低電阻化寫入，施加VPPa (在圖16的(b)中為VPPi，VPPi=VPPa)作為寫入電壓VPP。此時，流向選擇存儲單元30的電流Isel成為Isela (在圖16的(b)中為Iseli, Iseli=IselaX在流入第10 第17非選擇存儲單元930 937的電流Ib_nw(分別為Ib_nw0 Ib_nw7)的特性中，在電壓是寫入電壓VPP、且電流是將Ib_nw=0A的點作為起點時，成為在圖16的(a)以及(b)的Ib_nw特性(i)。另外，流入第二非選擇存儲單元194以及第三非選擇存儲單元195的電流Inw_w的特性在電壓為0V、且電流以Inw_w=0A的點作為起點時，成為在圖16的(a)以及(b)的Inw_w特性。在圖16的(a)中，在施加了寫入電壓VPP=VPPa時流過的電流是在成為Ib_nw=Inw_w的各特性的交點(NW點的工作點)的電流，其電流的大小成為Ihz。因此成為從寫入電源197流出的電流Ipp=Isela+Ihz。在電源電流Ipp內(nèi)，流向選擇存儲單元的電流Isela的比例、即寫入效率K，在圖16的(a)的例子中成為約25%。另外，在圖16的(a)中，此時的NW點的工作電壓成為Vnwa。另一方面，在針對同樣選擇字線上的8個存儲單元同時寫入時，按照各選擇位線從電源197施加各個寫入電壓VPP。電流通過第10 17的8組的非選擇存儲單元930 937向非選擇WL組流入，其總和成為Ibit寫入時的8倍。因此，因為將Ibit寫入時的電流(i )的Ib_nw變?yōu)?倍后的電流(在圖16的(b )的(i i )示出的Ib_nw X 8 )流向NW點，所以在圖16的(b)示出的特性線(ii)和流向第二非選擇存儲單元194以及第三非選擇存儲單元195的電流Inw_w的交點(NW點的工作點2)成為8bit同時寫入時的工作點。集中在此時的NW點的電流成為Ihz8,此時的NW點的電壓上升向到Vnwi (Vnwi>Vnwa)。在與8bit同時寫入時的各位線相連的第10 17非選擇存儲單元930 937流過的各電流Ib_nw0 Ib_nw7相當于在NW點的電壓為Vnwi時的電流,所以成為Ib_nwi。即，Ibit寫入時的電流Ib_nwa通過8bit同時進行寫入而減少到Ib_nwi。因此，從寫入電源197流入一個選擇位線的電流Ipp成為:Ipp=Isel i+Ib_nwi。在電流Ipp內(nèi)、流向選擇存儲單元的電流Iseli的比例、即寫入效率K，成為:K=Iseli/ (Iseli+Ib_nwi)。在圖16 (b) 的例子中成為約50%。S卩，可知針對一個選擇存儲單元的寫入效率，在Ibit寫入時約25%，在同樣字線上的Sbit同時寫入時約50%，通過進行這樣的本發(fā)明的寫入方式，可進行約2倍左右改善。像這樣，對同樣字線上的多個存儲單元同時寫入的手法，在寫入時可削減流入非選擇存儲單元的漏電流，并可在寫入時更加低消耗電流化。另外，對于上述的所述同樣字線上的多位同時寫入是以選擇存儲單元的低電阻化寫入為例進行說明，但即使對在選擇字線施加高電壓、在選擇位線施加低電壓的高電阻化寫入也期待同樣的效果。另外，在所述結(jié)構(gòu)中，是以針對選擇字線施加電壓的方式為例進行說明，但即使在對選擇字線施加恒定電流源的形態(tài)當然也能期待同樣的效果。以下，對于恒定電流的施加的寫入的多位同時寫入的效果進行說明?！埠愣娏魇┘訉懭氲亩辔煌瑫r寫入的效果〕有關本存儲單元51的電阻變化元件10的電阻變化的特征如使用圖8進行說明的那樣，為了進行向穩(wěn)定的低電阻狀態(tài)的電阻變化動作，對選擇存儲單元51進行電流控制(電流限制)以使流過規(guī)定的電流量是重要的。另外，在電壓控制的情況下，電流控制元件29的特性是非線性，因為電流變動針對電壓變動極大，所以以流過的電流量來決定的電阻值控制是困難的。根據(jù)這種情況，在低電阻化寫入時，針對進行了電流控制的情況下的所述同樣字線上的多位同時寫入模式的影響以及效果進行如下說明。在圖17中示出進行施加恒定電流的本發(fā)明的多位同時寫入的情況下的存儲單元陣列I的存儲單元結(jié)構(gòu)概要圖。另外，在圖17中，示出8比特同時寫入的狀態(tài)。圖17相對圖14的存儲單元結(jié)構(gòu)概要圖與選擇位線BLO BL7相連的構(gòu)成要素，僅是只從寫入電源197插入了寫入用恒定電流源210 a 210h的部分不相同。因此，在圖17的結(jié)構(gòu)說明中僅設置與圖14不同的部分?，F(xiàn)在，在圖17中，WLl作為選擇字線從字線用寫入電路1507施加地(GND)電壓，為了使至少一個BLO存儲數(shù)據(jù)，對于選擇了的選擇位線從第一位線用寫入電路1508施加寫入用恒定電流IpsO，位于選擇字線WLl和選擇位線BLO的交點的存儲單元260作為數(shù)據(jù)存儲用(以數(shù)據(jù)存儲作為目的)的存儲單元(即，屬于第一存儲單元組1505的存儲單元)而被選擇，并被執(zhí)行寫入。另一方面，同時，BLl BL7的7bit (A個選擇位線的一個例子)從第二位線用寫入電路1509對用于執(zhí)行用于數(shù)據(jù)存儲的寫入動作或不以數(shù)據(jù)存儲為目的的寫入動作而被選擇了的選擇位線施加寫入恒定電流Ipsl Ips7，位于選擇字線WLl和選擇位線BLl BL7的交點的7bit的存儲單元261 267作為數(shù)據(jù)存儲用或不以數(shù)據(jù)存儲為目的的寫入用存儲單元(即，屬于第二存儲單元組1506的存儲單元)而被選擇，并執(zhí)行與選擇存儲單元260同樣的寫入動作執(zhí)行。因此，至少I位以數(shù)據(jù)存儲作為目的，其他位進行以數(shù)據(jù)存儲作為目的或者不以數(shù)據(jù)存儲作為目的的寫入行為，因此同樣字線上的Sbit作為寫入行為對象位(8位量的選擇存儲單元126)而被選擇。另外，本例子的選擇存儲單元126僅表現(xiàn)著同時被選擇了 8bit的選擇存儲單元260 267 —個例子，因此選擇存儲單元126是選擇了位于與一個選擇字線WLl接連的8個選擇位線BLO BL7的交點的8個存儲單元的情況的存儲單元的集合的一個例子，未必是鄰接了的存儲單元。寫入用恒定電流源210 a 210h是產(chǎn)生寫入時的電流(寫入電流)IpsO Ips7的電源。內(nèi)置于第一位線用寫入電路1508以及第二位線用寫入電路1509，或者通過第一位線用寫入電路1508以及第二位線用寫入電路1509，進而通過在第一位線用寫入電路1508和BLO之間的第一位線選擇電路(未圖`示)以及在第二位線用寫入電路1509和BLl BL7之間的第二位線選擇電路(未圖示)，電連接8個選擇位線BLO BL7來施加產(chǎn)生電流IpsO Ips7的電流源。另外，由寫入用恒定電流源210 a 210h供給的電流IpsO Ips7是大體上同樣的電流量。另一方面，通過字線用寫入電路1507以及字線選擇電路(未圖示)，對一個選擇字線WL1，電連接地(GND)電壓0V，其他的非選擇位線和非選擇字線由所述字線選擇電路電隔絕，成為高阻抗(H1-z)狀態(tài)。因此，各選擇存儲單元的兩個端子中，從與電流控制元件29相連的一方的端子施加寫入電流IpsO Ips7，與電阻變化元件10相連的另一方的端子施加GND電壓。由此，低電阻化寫入行為成為Sbit同時進行。另外，與電流從所述選擇位線向選擇字線流入的情況相反，即使在電流從選擇字線向選擇位線流入的情況下的高電阻化寫入中，向多個選擇位線電施加匯總用恒定電流，對一個選擇字線施加電寫入電壓VPP等的高電壓，從而也能夠進行Sbit同時的高電阻化寫入行為。
另外，圖17示出的結(jié)構(gòu)圖是示出本發(fā)明的概念的圖，作為其一個例子，在對寫入對象存儲單元的I比特(第一存儲單元組)進行寫入時，對同樣字線上的存儲單元7比特(第二存儲單元組)也示出以與I比特的寫入對象存儲單元同樣的偏壓條件進行寫入行為的狀態(tài)。因此，進行寫入行為的多個選擇存儲單元如果是同樣字線上則可以分離地被選擇。另外，所述第一位線選擇電路和第二位線選擇電路是完成作為與在后邊示出的圖20的第一選擇電路S0_0的第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m_l同樣的作用的電路。圖18將圖17的結(jié)構(gòu)概要圖表現(xiàn)為存儲單元陣列等效電路。圖18也是針對圖15的存儲單元陣列等效電路與選擇位線BLO BL7相連的結(jié)構(gòu)要素，僅為只從寫入電源197插入了寫入用恒定電流源的部分不同。如以所述本發(fā)明的多位同時寫入的效果進行說明的那樣，對于Ibit寫入同樣字線上的多位同時寫入的寫入效率高，即在流入各選擇位線的電流中、流入選擇存儲單元的電流的比例變多，由此由施加恒定電流進行由流入電流量決定電阻值的低電阻寫入的情況下，預想設定電阻值依賴于同時寫入位數(shù)而不同。為了確認這種情況，進行了使用了圖18的存儲單元陣列等效電路的寫入模擬。作為模擬的方法，使用如下可變電阻元件模型:在選擇了的電阻變化元件10受到的電壓VR達到規(guī)定的電壓時，電阻變化元件10的電阻值由該電阻變化元件10流過的電流量和VR決定(即，該電阻值成為VR/電流量)。由此，求出針對同時寫入位數(shù)的電阻變化元件10流過的電流和此時的電阻值。在圖19A以及圖19B示出表示該結(jié)果的圖表。圖19A是橫軸表示同時寫入比特數(shù)、縱軸表示在低電阻化寫入對象的選擇存儲單元流過的電流的圖表。根據(jù)圖1 9A的圖表，相對在I位寫入中流過選擇存儲單元的電流是111，單元電流隨著同樣字線上的同時寫入位數(shù)增加而增加，在8位同時寫入時增加到118。圖19B示出根據(jù)圖19A的電流值根據(jù)所述計算方法將低電阻設定值圖表化的圖。圖19B是橫軸表示同時寫入位數(shù)、縱軸表示低電阻化寫入對象的電阻變化元件的設定電阻值的圖表。根據(jù)圖19B的圖表，在I位寫入中流入選擇存儲單元的電流是111，但因為電阻變化元件受到的電壓VR未達到電阻變化所需要的閾值電壓，所以未產(chǎn)生電阻變化(低電阻化)，而成為相當高電阻(HR)狀態(tài)的R11。同時寫入位數(shù)在2位以上時，發(fā)生電阻變化元件的電阻變化(低電阻化)。隨著同時寫入位數(shù)增加，設定電阻值下降，在8位同時寫入時低電阻化到R18。像這樣，對同樣字線上的多個存儲單元同時寫入的手法，一方面通過寫入效率提高實現(xiàn)低消耗功率效果的同時，在將選擇存儲單元內(nèi)的電阻變化元件10設定為低電阻狀態(tài)寫入的情況下，能夠有效地進行低電阻化設定(即，控制電阻變化元件10的低電阻狀態(tài)的電阻值)。總結(jié)以上情況，在交叉點型電阻變化非易失性存儲裝置中，作為對同樣字線上的多個存儲單元同時寫入時的驅(qū)動方法，能夠考慮以下的方法。即，在構(gòu)成存儲單元陣列的存儲單元由共有字線的兩個存儲單元組、即(i )以數(shù)據(jù)存儲為目的的第一存儲單元組、以及(ii)以數(shù)據(jù)存儲為目的、或不以數(shù)據(jù)存儲為目的的第二存儲單元組構(gòu)成的情況下，對構(gòu)成存儲單元陣列的第一存儲單元組的規(guī)定的存儲單元寫入第一電阻狀態(tài)(高電阻狀態(tài)/低電阻狀態(tài))時，由字線用寫入電路，將第一電壓或第一電流供給到選擇字線，并且，由第一位線用寫入電路，將第三電壓或第三電流供給到第一存儲單元組的一個位線的同時，由第二位線用寫入電路，將第三電壓或第三電流供給到所述第二存儲單元組的A個位線。具體地說，字線用寫入電路向一個選擇字線供給第一電壓，第一位線用寫入電路以及第二位線用寫入電路向選擇位線的每一個供給第三電壓，從而對位于多個選擇位線和一個選擇字線的交點的多個選擇存儲單元在第一電阻狀態(tài)實施同時寫入。或者，字線用寫入電路向一個選擇字線供給第一電壓，第一位線用寫入電路以及第二位線用寫入電路向選擇位線的每一個供給第三電流，從而對位于多個選擇位線和一個選擇字線的交點的多個選擇存儲單元在第一電阻狀態(tài)實施同時寫入。另一方面，對第一存儲單元組的規(guī)定的存儲單元寫入第二電阻狀態(tài)(低電阻狀態(tài)/高電阻狀態(tài))時，在字線用寫入電路，將第二電壓或第二電流供給到選擇字線，并且，在第一位線用寫入電路，將第四電壓或的第四電流向第一存儲單元組的一個位線供給的同時，在第二位線用寫入電路將第四電壓或的第四電流向第二存儲單元組的A個位線供給。具體地說，字線用 寫入電路向一個選擇字線供給第二電壓，第一位線用寫入電路以及第二位線用寫入電路向選擇位線的每一個供給第四電壓，從而對位于多個選擇位線和一個選擇字線的交點的多個選擇存儲單元在第二電阻狀態(tài)同時實施寫入?；蛘撸志€用寫入電路向一個選擇字線供給第二電壓，第一位線用寫入電路以及第二位線用寫入電路向選擇位線的每一個供給第四電流，從而對位于多個選擇位線和一個選擇字線的交點的多個選擇存儲單元在第二電阻狀態(tài)同時實施寫入。尤其是，通過對存儲單元施加恒定電流來進行寫入，從而可將電阻變化元件的低電阻狀態(tài)的電阻值設定為期望的值。在這里，在第一以及第二位線用寫入電路向多個選擇位線的每一個施加電壓時，優(yōu)選施加大體相同(實質(zhì)地相同)電平的電壓。另外，在第一以及第二位線用寫入電路對于多個選擇位線的每一個施加電流時，優(yōu)選供給大體相同(實質(zhì)地相同)電流量的電流。由此，對構(gòu)成存儲單元的電阻變化元件施加的電壓或電流被統(tǒng)一成同樣的值，因此即使是構(gòu)成某個存儲單元的電阻變化元件，也被設定為大體相等的高電阻狀態(tài)或低電阻狀態(tài)，可實現(xiàn)穩(wěn)定的寫入?！矊徊纥c結(jié)構(gòu)的存儲單元陣列的寫入動作〕如上所述，為了實現(xiàn)低電阻狀態(tài)的穩(wěn)定化，在除了以數(shù)據(jù)的存儲作為目的存儲單元以外，還設置不以數(shù)據(jù)的存儲作為目的存儲單元，通過對那些執(zhí)行寫入動作，可在同一字線上經(jīng)常對固定數(shù)量的比特同時地施加的寫入電壓、寫入電流。在這里，為了說明如上述的多比特同時寫入的課題，關注從字線驅(qū)動電路到同時被寫入的各位的距離，對交叉點結(jié)構(gòu)的存儲單元陣列的寫入動作進行說明。圖20示出與圖1A或圖1B同樣矩陣狀地配置了存儲單元51的存儲單元陣列結(jié)構(gòu)圖的一個例子。圖20示出的存儲單元陣列具有由字線驅(qū)動電路40-1所驅(qū)動的n個字線WL0_0 WL0_n-l、和與字線非接觸交叉的kXm個位線BL0_0_0 BL0_k-l_m_l，且該存儲單元陣列在字線方向分割為k個劃區(qū)(存儲單元陣列劃區(qū)M0_0 M0_k-1)。在多比特同時寫入時，對于存儲單元陣列劃區(qū)M0_0 M0_k-1的每一個選擇I個位線，進行合計k比特的同時寫入。在以存儲單元陣列劃區(qū)M0_0為例進行說明時，作為存儲單元陣列劃區(qū)M0_0 M0_k-1的結(jié)構(gòu)如下。存儲單元陣列劃區(qū)M0_0具有n個字線WL0_0 WL0_n_l、和m個位線BL0_0_0 BL0_0_m-l。構(gòu)成該存儲單元陣列劃區(qū)M0_0的、圖21A示出的將電阻變化元件10和電流控制元件20串聯(lián)連接的存儲單元0_0_0_0 0_n-l_0_m-l分別位于字線WL0_0 WL0_n_l和位線BL0_0_0 BL0_0_m-l的交點，電阻變化元件10的一端與對應的字線連接，電流控制元件20的一端，與對應的位線連接。另外，在“存儲單元a_b_c_d”中，下標a是層疊結(jié)構(gòu)的層的標識符，下標b是字線的標識符，下標c是劃區(qū)的標識符，下標d位線的標識符。同時，在“字線WLa_b”中，下標a是層疊結(jié)構(gòu)的層的標識符，下標b是字線的標識符。在“位線BLa_b_c”中，下標a是層疊結(jié)構(gòu)的層的標識符，下標b是劃區(qū)的標識符，下標c是位線的標識符。另外，在存儲單元陣列劃區(qū)M0_0中，根據(jù)由選擇控制線驅(qū)動電路41所驅(qū)動的輔助位線選擇控制信號SLO，m個位線BL0_0_m-l經(jīng)由第一選擇電路S0_0的第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m-l分別與轉(zhuǎn)發(fā)柵TC0_0 TC0_m_l連接。m個轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l，如圖21B所示，NMOS晶體管16_1和PMOS晶體管17_1分別由邏輯反轉(zhuǎn)柵18構(gòu)成，分別將作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m_l與數(shù)據(jù)電路100選擇地連接。并且，其他的存儲單元陣列劃區(qū)M0_1 M0_k-1與存儲單元陣列劃區(qū)M0_0共用字線而被連接，在存儲單元陣列全體具有100 IOk-1的k個總線寬度的數(shù)據(jù)電路。與k個存儲單元陣列劃區(qū)M0_0 M0_k-1的每一個對應的k個寫入電路60-0 60-k-l，分別經(jīng)由數(shù)據(jù)電路100 IOk-1，對存儲單元供給對電阻變化需要的電壓。根據(jù)這樣的結(jié)構(gòu)，在多比特同時寫入中，從選擇控制線驅(qū)動電路41輸出輔助位線選擇控制信號SLO以及主位線選擇控制信號CSO CSm-1以使對于存儲單元陣列劃區(qū)M0_0 M0_k_l的每一個激活I個位線，并進行k比特的同時寫入。但是，在本存儲單元陣列的結(jié)構(gòu)中，用于進行穩(wěn)定的電阻變化動作的、在低電阻化的電流限制中，在第一選擇元件的是NMOS晶體管(如果存儲單元陣列劃區(qū)M0_0，NMOS晶體管TS0_0_0 TS0_0_m-l)用的電流控制(由源極跟隨器使之驅(qū)動)是重要的。以下，對于在存儲單元陣列劃區(qū)M0_0的在NMOS晶體管TS0_0_0 TS0_0_m_l的電流控制，詳細敘述。在圖22中，使用由圖7的IV特性示出的存儲單元0_0_0_0 0_n-l_0_m_l、NM0S晶體管TS0_0_0 TS0_0_m-l的IV特性，示出低電阻化時的工作點。在這里，在圖20的存儲單元陣列中，將選擇字線設為WL0_0，將選擇存儲單元設為存儲單元0_0_0_0 0_0_
k_l—0 o在低電阻化時，通過將數(shù)據(jù)線100 IOk-1的電壓設定為比字線WL0_0的電壓較高地設定，從而對于具有圖2的結(jié)構(gòu)的存儲單元51，以上部布線70的電壓作為基準，下部布線71的電壓變高為規(guī)定電壓VLR以上，電阻變化元件10變化為低電阻狀態(tài)。因此，對數(shù)據(jù)電路100施加電壓VL，將字線WL0_0設為OV時，如圖22所示，存儲單元0_0_0_0的IV特性、NMOS晶體管的TS0_0_0的IV特性TSLl在工作點Al平衡，基于在該點的電流量，如圖8說明 了那樣電阻變化元件10的電阻值確定。另一方面，在集中NMOS晶體管TS0_0_0的電流供給能力時，該IV特性變化為由TSL2示出的曲線，工作點轉(zhuǎn)移到A2，因為電流量減少，所以比工作點Al的情況在低電阻狀態(tài)的電阻值變高。這樣，通過源極跟隨器驅(qū)動NMOS晶體管TS0_0_0，可實施在低電阻化的電流限制?！捕啾忍貙懭雱幼鞯恼n題〕在用于寫入傳輸率的改善的并行度提高、和電阻狀態(tài)的穩(wěn)定化的并存上，多比特同時寫入是有效的方法之一。在這里，在多比特同時寫入中，對于字線的布線電阻帶來的課題進行說明。圖23示出圖20的存儲單元陣列的等效電路。在這里，作為存儲單元陣列的等效電路設為如下電路模型:假設k=9 (劃區(qū)數(shù)9)，將選擇字線設為字線WL0_0，將在選擇字線上均等配置了的9個選擇存儲單元(屬于9個劃區(qū)的每一個9個存儲單元)通過字線的布線電阻設置為兩個存儲單元管理。字線從左端進行驅(qū)動。另外，所謂“將存儲單元每兩個進行管理”，是忽視在兩個存儲單元間的字線的電阻(設為OQ )的意思。這樣的“管理”，是為了便于使用后述的模擬進行說明，并不是對本發(fā)明涉及的電阻變化型非易失性存儲裝置具有的存儲單元陣列的結(jié)構(gòu)的限定。在低電阻化時，從施加高電位的數(shù)據(jù)線100 108經(jīng)由轉(zhuǎn)發(fā)柵TC0_0 TC8_0、NMOS晶體管TS0_0_0 TS0_8_0而流入9個選擇存儲單元的電流，收斂于一個字線WL0_0，伴隨著布線電阻所致的電壓下降而流入字線驅(qū)動電路40-1。此時，在距離字線驅(qū)動電路40-1遠的字線的右端附近的存儲單元0_0_8_0，在到字線驅(qū)動電路40-1的字線的布線電阻大、同時重疊由其他的存儲單元流過的電流所致的電壓下降，從而使從OV的電位的浮動(S卩，電壓下降)變得最大，因此與其他的存儲單元相比流向存儲單元的電流量變小。在圖24示出在 9個各存儲單元0_0_0_0 0_0_8_0中，通過模擬而求出同時施加了用于低電阻化的電壓時的、流向各存儲單元0_0_0_0 0_0_8_0的電流量的結(jié)果。在這里，該9個存儲單元，由以數(shù)據(jù)的存儲作為目的存儲單元和不以數(shù)據(jù)的存儲作為目的存儲單元構(gòu)成，雙方的單元數(shù)的合計具有成為9個單元的任意的組合的單元數(shù)。在這里，所有NMOS晶體管TS0_0_0 TS0_8_0的溝道寬度Wn設為相同值，以將字線的布線電阻RWL設為11.3 Q、將流向存儲單元的電流值設為140 u A的方式，將對IO數(shù)據(jù)線施加的低電阻化電壓VL調(diào)整為約5V來進行驗證。如同圖所示出可知:相對位于字線的右端的存儲單元的電流約140iiA，位于字線的左端的存儲單元的電流約為180 iiA，產(chǎn)生約28%的電流偏差，引起電阻變化不全等的可靠度上的品質(zhì)不良的可能性變大。因此，本發(fā)明者們綜合了專心研究的結(jié)果，達到設計幾乎不具有在多比特同時寫入的存儲單元位置依存性的電阻變化型非易失性存儲裝置。具有這樣的功能的本發(fā)明涉及的電阻變化型非易失性存儲裝置幾乎不存在布局的、設計的以及過程的制約，并且在多比特同時寫入中，能實現(xiàn)存儲單元的位置導致的偏差少的寫入的電阻變化型非易失性存儲裝置。為了解決所述以往的課題，本發(fā)明涉及的電阻變化型非易失性存儲裝置的一個形態(tài)，具有:多個位線；與所述多個位線交叉的多個字線；多個存儲單元，被配置在所述多個位線和所述多個字線的交點，至少包含電阻變化元件而構(gòu)成，且在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個電阻狀態(tài)可逆地變化；第一寫入電路，在將所述多個存儲單元中與作為所述多個位線中的至少一個位線的第一位線連接的存儲單元的集合作為第一存儲單元陣列單位時，對所述第一位線施加寫入電壓；第二寫入電路，在將所述多個存儲單元中與作為所述多個位線中的所述第一位線不同的至少一個位線的第二位線連接的存儲單元的集合作為第二存儲單元陣列單位時，對所述第二位線施加寫入電壓；第一選擇電路，將所述第一寫入電路和所述第一位線中的至少一個設為連接或非連接；第二選擇電路，將所述第二寫入電路和所述第二位線中的至少一個設為連接或非連接；以及第一字線驅(qū)動電路，對所述多個字線選擇地驅(qū)動，在所述多個存儲單元中，包含以數(shù)據(jù)存儲為目的的存儲單元和不以數(shù)據(jù)存儲為目的的存儲單元，所述第一寫入電路以及第二寫入電路，分別對所述第一位線以及第二位線同時施加寫入電壓，在通過所述第一寫入電路以及第二寫入電路同時執(zhí)行寫入的多個存儲單元的寫入單位中，在相同的字線上包含以所述數(shù)據(jù)存儲作為目的存儲單元和不以所述數(shù)據(jù)存儲作為目的存儲單元，相對于所述第一字線驅(qū)動電路，所述第一存儲單元陣列單位比所述第二存儲單元陣列單位較近地配置，在所述第一選擇電路連接所述第一寫入電路和所述第一位線時的作為所述第一選擇電路的電阻值的第一導通電阻值，比在所述第二選擇電路連接所述第二寫入電路和所述第二位線時的作為所述第二選擇電路的電阻值的第二導通電阻值大。根據(jù)該構(gòu)成，通過調(diào)整連接位線與寫入電路的選擇電路的導通電阻，可補償由于字線的布線電阻所致的電壓下降引起的電位偏差，在寫入時，可不依存于存儲單元陣列內(nèi)的位置而保持為一定的存儲單元電流。由此，不需要設計特別的電路或特殊的結(jié)構(gòu)，通過調(diào)整位線用的選擇電路的特性可消除存儲單元位置依存性，因此幾乎不存在布局的、設計的及過程性的制約，在用于寫入速度的改善的多比特同時寫入中，能夠進行因存儲單元的位置所致的偏差的少的寫入。在此，優(yōu)選為:所述第一電阻狀態(tài)的所述存儲單元的電阻比所述第二電阻狀態(tài)的所述存儲單元的電阻小，在所述第一存儲單元陣列單位內(nèi)的第一存儲單元從所述第二電阻狀態(tài)變遷到所述第一電阻狀態(tài)時，將流入所述第一存儲單元的最大電流設定為第一低電阻化電流值，在所述第二存儲單元陣列單位內(nèi)的第二存儲單元從所述第二電阻狀態(tài)變遷到所述第一電阻狀態(tài)時，在將流向所`述第二存儲單元的最大的電流設定為第二低電阻化電流值時，所述第一導通電阻值被設定為比所述第二導通電阻值大，以使所述第一低電阻化電流值與所述第二低電阻化電流值大體相等。由此，對于對存儲單元的電阻變化特性帶來影響的低電阻化時的電流，因為能夠消除存儲單元位置依存性，所以能夠確保存儲單元的更穩(wěn)定的電阻變化動作。另外，優(yōu)選為所述第一選擇電路以及第二選擇電路由NMOS晶體管或PMOS晶體管構(gòu)成，第一電流方向和第二電流方向反向，其中，所述第一電流方向是在所述存儲單元從所述第二電阻狀態(tài)變遷到所述第一電阻狀態(tài)時，流向所述第一選擇電路以及第二選擇電路的電流的方向；所述第二電流方向是在所述存儲單元從所述第一電阻狀態(tài)變遷到所述第二電阻狀態(tài)時流向所述第一選擇電路以及第二選擇電路的電流的方向，所述第一選擇電路以及第二選擇電路以與所述第二電流方向相比在所述第一電流方向上基板偏壓效應變大這樣的位置關系與所述存儲單元連接。由此，選擇電路以基板偏效果變大這樣的位置關系與存儲單元相連接，在需要電流限制的存儲單元的低電阻化中，構(gòu)成選擇電路的晶體管通過源極跟隨器進行動作，在電流限制的狀態(tài)流過電流，因此可確保存儲單元穩(wěn)定的電阻變化動作。另外，構(gòu)成所述第一選擇電路的晶體管的溝道寬度也可以比構(gòu)成所述第二選擇電路的晶體管的溝道寬度小。由此，不附加電路，可調(diào)整選擇電路的導通電阻。另外，所述第一位線以及第二位線形成于同樣的層，在所述多個位線中包含第三位線以及第四位線，該第三位線以及第四位線形成在與形成有所述第一位線以及第二位線的層不同的層，并且由所述多個位線中的至少一個位線構(gòu)成，在所述多個存儲單元中包含有第三存儲單元陣列單位和第四存儲單元陣列單位，所述第三存儲單元陣列單位是與所述第三位線連接的存儲單元的集合，所述第四存儲單元陣列單位是與所述第四位線連接的存儲單元的集合，所述電阻變化型非易失性存儲裝置還具有:第三選擇電路，對所述第一寫入電路、以及所述第三位線中的至少一個進行連接；以及第四選擇電路，對所述第二寫入電路、以及所述第四位線中的至少一個進行連接，在所述第一存儲單元陣列單位以及第二存儲單元陣列單位中，在電流從所述字線經(jīng)由所述存儲單元流向所述位線時，所述存儲單元與所述字線以及所述位線連接，以使變遷到更高的電阻狀態(tài)，并且，在所述第三存儲單元陣列單位以及第四存儲單元陣列單位中，電流從所述位線經(jīng)由所述存儲單元流向所述字線時，所述存儲單元與所述字線以及所述位線連接以使變遷到高的電阻狀態(tài)，所述第一選擇電路以及第二選擇電路由NMOS晶體管構(gòu)成，并且，所述第三選擇電路以及第四選擇電路由PMOS晶體管構(gòu)成，相對于所述第一字線驅(qū)動電路，所述第三存儲單元陣列單位比所述第四存儲單元陣列單位較近地配置，第三導通電阻值比第四導通電阻值大，其中，所述第三導通電阻值是在所述第三 選擇電路連接所述第一寫入電路和所述第三位線時的所述第三選擇電路的電阻值，所述第四導通電阻值是在所述第四選擇電路連接所述第二寫入電路和所述第四位線時的所述第四選擇電路的電阻值。由此，共用字線，在使用了下層和上層的位線的2層的存儲單元陣列的結(jié)構(gòu)中，補償字線的布線電阻所致電壓下降，并且，在低電阻化時，因為即使對兩層存儲單元的任一個，在受到源極跟隨器的電流限制的狀態(tài)下選擇電路也流過電流，所以可確保存儲單元的穩(wěn)定的電阻變化動作。即，上層存儲單元和下層存儲單元互相共用字線以及位線，即使在合成電阻變化元件的成型方向而以簡單的制造工序形成多層交叉點結(jié)構(gòu)中也能夠預見同樣的效果。同時，在所述多個位線中包含第三位線以及第四位線，該第三位線以及第四位線由所述多個位線中的至少一個位線構(gòu)成，在所述多個存儲單元中包含第三存儲單元陣列單位和第四存儲單元陣列單位，其中，所述第三存儲單元陣列單位是與所述第三位線連接的存儲單元的集合，所述第四存儲單元陣列單位是與所述第四位線連接的存儲單元的集合，所述電阻變化型非易失性存儲裝置還具有:第三選擇電路，連接所述第一寫入電路、以及所述第三位線中的至少一個；以及第四選擇電路，連接所述第二寫入電路、以及所述第四位線中的至少一個，相對于所述第一字線驅(qū)動電路，所述第三存儲單元陣列單位比所述第四存儲單元陣列單位較近地配置，相對于所述第一寫入電路，所述第一存儲單元陣列單位比所述第三存儲單元陣列單位較近地配置，相對于所述第二寫入電路，所述第二存儲單元陣列單位比所述第四存儲單元陣列單位較近地配置，第三導通電阻值比第四導通電阻值大，所述第三導通電阻值是所述第三選擇電路連接所述第一寫入電路和所述第三位線時的所述第三選擇電路的電阻值，所述第四導通電阻值是所述第四選擇電路連接所述第二寫入電路和所述第四位線時的所述第四選擇電路的電阻值，所述第三導通電阻值比所述第一導通電阻值小，所述第四導通電阻值也可以比所述第二導通電阻值小。由此，因為不僅能夠補償因字線的布線電阻所致的電壓下降，也能夠補償因位線的布線電阻所致的電壓下降，所以能夠不依存于二維的存儲單元的位置，來抑制寫入動作的偏差。即，即使對位線方向，通過以距離寫入電路遠端的存儲單元的選擇元件的電流驅(qū)動能力成為更大的方式來進行設定，可進行更加高精度地調(diào)整。另外，還具有:第三寫入電路，將在所述多個存儲單元中與作為所述多個位線中的至少一個位線的第三位線連接的存儲單元的集合作為第三存儲單元陣列單位時，對所述第三位線施加寫入電壓；第四寫入電路，將所述多個存儲單元中與作為所述多個位線中的至少一個位線的第四位線連接的存儲單元的集合作為第四存儲單元陣列單位時，對所述第四位線施加寫入電壓；第三選擇電路，將所述第三寫入電路和所述第三位線中的至少一個設為連接或非連接；第四選擇電路，將所述第四寫入電路和所述第四位線中的至少一個設為連接或非連接；以及第二字線驅(qū)動電路，驅(qū)動所述多個字線，從所述第一字線驅(qū)動電路向所述第二字線驅(qū)動電路，將所述第一存儲單元陣列單位、第二存儲單元陣列單位、第四存儲單元陣列單位以及第三存儲單元陣列單位以這個順序進行排列，第三導通電阻值也可以比第四導通電阻值大，其中，所述第三導通電阻值是在所述第三選擇電路連接所述第三寫入電路和所述第三位線時的所述第三選擇電路的電阻，所述第四導通電阻值是在所述第四選擇電路連接所述第四寫入電路和所述第四位線時的所述第四選擇電路的電阻。由此，即使在字線兩端分別設置字線驅(qū)動電路的情況下，不依存來自那些兩端的字線驅(qū)動電路的距離，因為寫入時的電流被固定，所以即使是字線長的大規(guī)模的存儲單元陣列，也能夠抑制寫入動作的偏差。另外，通過從存儲單元陣列的兩端驅(qū)動字線的方式，能夠減少選擇電路的電流驅(qū)動能力的設定寬度，能夠?qū)崿F(xiàn)存儲單元陣列內(nèi)的布局效率。另外，所述第一選擇電路以及第二選擇電路的每一個由位線選擇開關元件和電流限制元件構(gòu)成，其中，所述 位線選擇開關元件，向?qū)奈痪€施加寫入電壓；所述電流限制元件，與所述位線選擇開關元件串聯(lián)連接，與由NMOS晶體管構(gòu)成的N型電流限制元件和由PMOS晶體管構(gòu)成的P型電流限制元件并聯(lián)連接，所述N型電流限制元件和所述P型電流限制元件以一方導通時，另一方截止的方式被選擇導通，構(gòu)成所述第一選擇電路的所述N型電流限制元件以及P型電流限制元件中成為導通一方的導通電阻值比構(gòu)成所述第二選擇電路的所述N型電流限制元件以及P型電流限制元件中的成為導通的一方的導通電阻值大。由此，選擇電路因為由位線選擇開關元件和電流限制元件構(gòu)成，因為由獨立的元件實現(xiàn)位線的選擇和與電流限制，所以作為電流限制元件，能夠按照每個存儲單元陣列單位來自由地選擇NMOS晶體管以及PMOS晶體管的某一個，因此即使對三層以上的被階層化了的電阻變化型非易失性存儲裝置，也能夠抑制存儲單元位置依存性。另外，所述多個存儲單元的每一個也可以是由所述電阻變化元件、和具有非線性的電流電壓特性的電流控制元件串聯(lián)連接來構(gòu)成。由此，在交叉點結(jié)構(gòu)的電阻變化型非易失性存儲裝置中，幾乎不存在布局的、設計的、以及過程性的制約，在用于寫入速度的改善的多比特同時寫入中，可實現(xiàn)減少因存儲單元的位置所致的偏差的寫入。另外，為了解決所述以往的課題，在本發(fā)明涉及的電阻變化型非易失性存儲裝置的選擇電路的導通電阻值的計數(shù)方法的一個形態(tài)如下:在具有共同連接多個字線、從字線驅(qū)動電路順序地配置的k個存儲單元陣列單位的電阻變化型非易失性存儲裝置中，將由存儲單元陣列單位劃分的每(k-1)劃區(qū)的字線的布線電阻設為RWL，將在與字線驅(qū)動電路最近的第一存儲單元陣列單位中作為選擇的存儲單元的選擇存儲單元和寫入電路連接的第I個選擇電路的導通電阻設為R (1)，所述選擇存儲單元從第二電阻狀態(tài)變遷到電阻值更小的第一電阻狀態(tài)時，在對流向所述選擇存儲單元的電流進行將第一低電阻化電流值設為10的情況下、將從字線驅(qū)動電路到第h個(I < h < k)存儲單元陣列單位為止的所述字線的電壓下降量VW (h)作為各字線的每個劃區(qū)的電壓下降量的總和，至少使用所述IO和所述RWL的積和所述變量h進行計算。對連接在第h個存儲單元陣列單位所選擇的存儲單元和寫入電路的第h個選擇電路的導通電阻R (h)至少使用所述10、所述R (I)、以及所述VW(h)來進行計算，從而設定與第I個 第k個存儲單元陣列單位對應的第I個 第k個選擇電路的導通電阻值以使與第I個 第k個存儲單元陣列單位對應的第I個 第k個低電阻化電流值大體相等。更具體地說，將所述k設為5，將所述第I個 第5個選擇電路的每一個導通電阻值的倒數(shù)的比分別規(guī)定為以0.81,0.88,0.94,0.98、1.00作為中心的±0.04的范圍內(nèi)。由此，可設計構(gòu)成電阻變化型非易失性存儲裝置的選擇電路，其中，電阻變化型非易失性存儲裝置具有由字線的布線電阻進行電壓下降補償?shù)墓δ?。同時，為了解決所述以往的課題，在本發(fā)明涉及的電阻變化型非易失性存儲裝置的寫入方法的一個形態(tài)，是所述電阻變化型非易失性存儲裝置的寫入方法，所述第一字線驅(qū)動電路選擇地驅(qū)動所述多個字線，所述第一寫入電路以及第二寫入電路分別對所述第一位線以及第二位線同時施加寫入電壓，從而對所述第一存儲單元陣列單位以及第二存儲單元陣列單位的每一個所 包含的第一存儲單元以及第二存儲單元同時進行寫入。由此，在用于寫入速度改善的多比特同時寫入中，能夠減少存儲器的位置所致的偏差。同時，為了解決所述以往的課題，本發(fā)明涉及的ITlR結(jié)構(gòu)的電阻變化型非易失性存儲裝置的一個形態(tài)，具有:多個位線；與所述多個位線交叉的多個字線以及多個源極線；多個存儲單元，配置在所述多個位線和所述多個源極線的交點，包含由所述多個字線的每一個控制導通以及截止的選擇元件和電阻變化元件而構(gòu)成，且在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個電阻狀態(tài)可逆地變化；第一寫入電路，在將所述多個存儲單元中與作為所述多個位線中的至少一個位線的第一位線連接的存儲單元的集合作為第一存儲單元陣列單位時，對所述第一位線施加寫入電壓；第二寫入電路，在將所述多個存儲單元中與作為所述多個位線中的所述第一位線不同的至少一個位線的第二位線連接的存儲單元的集合作為第二存儲單元陣列單位時，對所述第二位線施加寫入電壓；第一選擇電路，將所述第一寫入電路和所述第一位線中的至少一個設為連接或非連接；第二選擇電路，將所述第二寫入電路和所述第二位線中的至少一個設為連接或非連接；第一源極線驅(qū)動電路，驅(qū)動所述多個源極線；以及字線驅(qū)動電路，選擇地驅(qū)動所述多個字線，在所述多個存儲單元中，包含以數(shù)據(jù)存儲為目的的存儲單元和不以數(shù)據(jù)存儲為目的的存儲單元，所述第一寫入電路以及第二寫入電路，分別對所述第一位線以及第二位線同時施加寫入電壓，在由所述第一寫入電路以及第二寫入電路同時執(zhí)行寫入的多個存儲單元的寫入單位中，在相同的字線上包含以所述數(shù)據(jù)存儲作為目的存儲單元和不以所述數(shù)據(jù)存儲作為目的存儲單元，相對于所述第一源極線驅(qū)動電路，所述第一存儲單元陣列單位比所述第二存儲單元陣列單位較近地配置，第一導通電阻值比第二導通電阻值大，其中，所述第一導通電阻值是所述第一存儲單元陣列單位包含的作為所述選擇元件的第一選擇元件的導通狀態(tài)的電阻值，所述第二導通電阻值是在所述第二存儲單元陣列單位中包含的作為所述選擇元件的第二選擇元件的的導通狀態(tài)的電阻值。根據(jù)該構(gòu)成，通過調(diào)整連接位線和寫入電路的選擇電路的導通電阻，可補償因源極線的布線電阻所致的電壓下降引起的電位偏差，在寫入時候，可不依存與存儲單元陣列內(nèi)的位置而保持為確定的存儲單元電流。由此，不需要設計特別的電路或制成特殊的結(jié)構(gòu)，因為通過調(diào)整位線用的選擇電路的特性可消除存儲單元位置依存性，所以幾乎不存在布局的、設計的、以及過程的制約，在用于改善寫入速度的多比特同時寫入中，可進行減少因存儲單元的位置所致的偏差。

另外，還具有:第三寫入電路，在將所述多個存儲單元中與作為所述多個位線中的至少一個位線的第三位線連接的存儲單元的集合作為第三存儲單元陣列單位時，對所述第三位線施加寫入電壓；第四寫入電路，在將所述多個存儲單元中與作為所述多個位線中的至少一個位線的第四位線連接的存儲單元的集合作為第四存儲單元陣列單位時，對所述第四位線施加寫入電壓；第三選擇電路，將所述第三寫入電路和所述第三位線中的至少一個設為連接或非連接；第四選擇電路，將所述第四寫入電路和所述第四位線中的至少一個設為連接或非連接；以及第二源極線驅(qū)動電路，驅(qū)動所述多個源極線，從所述第一源極線驅(qū)動電路向第二源極線驅(qū)動電路，所述第一存儲單元陣列單位、第二存儲單元陣列單位、第四存儲單元陣列單位、以及第三存儲單元陣列單位以這個順序被排列，第三導通電阻值也可以比第四導通電阻值大，其中，所述第三導通電阻值是所述第三存儲單元陣列單位包含的作為所述選擇元件的第三選擇元件的導通狀態(tài)的電阻值，所述第四導通電阻值是在所述第四存儲單元陣列單位中包含的作為所述選擇元件的第四選擇元件的的導通狀態(tài)的電阻值。由此，即使在源極線兩端分別設置源極線驅(qū)動電路的情況下，不依存來自那些兩端的源極線驅(qū)動電路的距離，因為寫入時的電流被固定，所以即使是源極線長的大規(guī)模的存儲單元陣列，也能夠抑制寫入動作的偏差。另外，通過從存儲單元陣列的兩端驅(qū)動源極線的方式，能夠減少選擇電路的電流驅(qū)動能力的設定寬度，能夠?qū)崿F(xiàn)存儲單元陣列內(nèi)的布局效率。另外，在所述多個存儲單元中，包含:第三存儲單元陣列單位，作為與所述第一位線連接的存儲單元的集合；第四存儲單元陣列單位，與所述第二位線連接，作為所述多個源極線和所述多個字線與所述第三存儲單元陣列單位共同連接的存儲單元的集合，所述電阻變化型非易失性存儲裝置，相對于所述第一源極線驅(qū)動電路，所述第三存儲單元陣列單位比所述第四存儲單元陣列單位較近地配置，相對于所述第一寫入電路，所述第一存儲單元陣列單位比所述第三存儲單元陣列單位較近地配置，相對于所述第二寫入電路，所述第二存儲單元陣列單位比所述第四存儲單元陣列單位較近地配置，第三導通電阻值比第四導通電阻值大，其中，所述第三導通電阻值是所述第三存儲單元陣列單位包含的作為所述選擇元件的第三選擇元件的導通狀態(tài)的電阻值，所述第四導通電阻值是在所述第四存儲單元陣列單位中包含的作為所述選擇元件的第四選擇元件的導通狀態(tài)的電阻值。所述第一導通電阻值比所述第三導通電阻值大，所述第二導通電阻值比所述第四導通電阻值大。由此，因為不僅能夠補償因源極線的布線電阻所致的電壓下降，也能夠補償因位線的布線電阻所致的電壓下降，所以能夠不依存于二維的存儲單元的位置，來抑制寫入動作的偏差。即，即使對位線方向，通過以距離寫入電路遠端的存儲單元的選擇元件的電流驅(qū)動能力成為更大的方式來進行設定，可進行更加高精度地調(diào)整。另外，為了解決所述以往的課題，在本發(fā)明涉及的ITlR結(jié)構(gòu)的電阻變化型非易失性存儲裝置的寫入方法的一個形態(tài)是在所述電阻變化型非易失性存儲裝置的寫入方法，所述第一源極線驅(qū)動電路，選擇地驅(qū)動所述多個源極線，所述字線驅(qū)動電路在所述多個字線中選擇地驅(qū)動與所述第一源極線驅(qū)動電路驅(qū)動的源極線對應的字線，所述第一寫入電路以及第二寫入電路分別對所述第一位線以及第二位線同時施加寫入電壓，從而對所述第一存儲單元陣列單位以及第二存儲單元陣列單位的每一個所包含的第一存儲單元以及第二存儲單元同時進行寫入。由此，用于改善在ITlR結(jié)構(gòu)的電阻變化型非易失性存儲裝置的寫入速度的多比特同時寫入中，能夠減少存儲單元的位置的偏差。以下，在本發(fā)明涉及的電阻變化型非易失性存儲裝置的實施方式，一邊參照圖一邊進行說明。另外，以下說明的實施方式全都是示出本發(fā)明的優(yōu)選的一個具體例子。以下的實施方式示出的數(shù)值、形狀、材料、構(gòu)成要素、構(gòu)成要素的配置位置及連接形態(tài)、動作順序等是一個例子，主旨不是對本發(fā)明的限定。本發(fā)明僅由權(quán)利要求的范圍所限定。由此，關于在以下的實施方式的結(jié)構(gòu)要素中、示出本發(fā)明的最上位的概念的獨立權(quán)利要求沒記載的構(gòu)成要素，達成本發(fā)明的課題不一定必要，但作為進一步構(gòu)成優(yōu)選形態(tài)進行說明。(實施方式I)
〈〈對單層交叉點結(jié)構(gòu)的應用〉〉在圖25中示出本發(fā)明的實施方式I的、具有單層交叉點結(jié)構(gòu)的存儲單元陣列的電阻變化型非易失性存儲裝置的電路結(jié)構(gòu)。另外，以下，將“存儲單元陣列”僅稱為“電阻變化型非易失性存儲裝置”。本存儲單元陣列具有由字線驅(qū)動電路40-1所驅(qū)動的n個字線WL0_0 WL0_n_l、與字線非接觸地交叉的kXm個位線BL0_0_0 BL0_k-l_m_l，在字線方向被分割為k個劃區(qū)(存儲單元陣列劃區(qū)M0_0 M0_k-1)。在多比特同時寫入中，對于存儲單元陣列劃區(qū)M0_0 M0_k-1的每一個選擇一個位線，進行合計k比特的同時寫入。另外，在同時進行寫入的多個存儲單元的記錄單位中，在相同字線上含有以數(shù)據(jù)存儲作為目的存儲單元和不以數(shù)據(jù)存儲作為目的存儲單元。在以存儲單元陣列劃區(qū)M0_0為例進行說明時，作為存儲單元陣列劃區(qū)M0_0 M0_k-1的結(jié)構(gòu)如下。存儲單元陣列劃區(qū)M0_0具有n個字線WL0_0 WL0_n_l、和m個位線BL0_0_0 BL0_0_m-l。構(gòu)成該存儲單元陣列劃區(qū)M0_0的、在圖21A示出的交叉點結(jié)構(gòu)的存儲單元0_0_0_0 0_n-l_0_m-l，分別位于字線 WL0_0 WL0_n_l 和位線 BL0_0_0 BL0_0_m_l 的交叉點，電阻變化元件10的一端，與對應的字線連接，電流控制元件20的一端與對應的位線連接。另外，在存儲單元陣列劃區(qū)M0_0中，根據(jù)由選擇控制線驅(qū)動電路41所驅(qū)動的輔助位線選擇控制信號SLO，m個位線BL0_0_m-l分別經(jīng)由第一選擇電路S0_0的作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m-l，與圖21B示出的轉(zhuǎn)發(fā)柵TC0_0 TC0_m_l連接，進而，經(jīng)由轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l，與數(shù)據(jù)電路100選擇地連接。另外，在本實施方式中，第一選擇電路S0_0由作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m_l和轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l的串聯(lián)構(gòu)成，但因為全都作為轉(zhuǎn)換開關元件而發(fā)揮作用，所以在本實施方式中，未必需要轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l。如后述的其他實施方式的說明，在位線由輔助位線、以及連接輔助位線之間的主位線的兩種二維地構(gòu)成時，作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m-l進行輔助位線和主位線的連接/非連接的轉(zhuǎn)換，轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l進行主位線與寫入電路的連接/非連接的轉(zhuǎn)換。由此，在二維地構(gòu)成位線的情況下，具有由兩種開關元件(NM0S晶體管、轉(zhuǎn)發(fā)柵)的串聯(lián)而構(gòu)成多個選擇電路的意義。并且，其他的存儲單元陣列劃區(qū)M0_1 M0_k-1與存儲單元陣列劃區(qū)M0_0共用字線而被連接，存儲單元陣列整體具有100 IOk-1k的k個總線寬度的數(shù)據(jù)電路。k個存儲單元陣列劃區(qū)M0_0 M0_k-1的每一個對應的k個寫入電路60-0 60-k-l，分別通過數(shù)據(jù)電路100 IOk-1，對存儲單元供給對電阻變化需要的電壓。根據(jù)這樣的構(gòu)成，在多比特同時寫入中，對于存儲單元陣列劃區(qū)M0_0 M0_k-1的每一個，從選擇控制線驅(qū)動電路41輸出輔助位線選擇控制信號SLO以及主位線選擇控制信號CSO CSm-1以使激活一個位線，進行k比特的同時寫入。在本實施方式的特征，關于作為選擇元件的一個例子的NMOS晶體管TS0_0_0 TS0_k-l_m-l，為了按照與字線驅(qū)動電路40-1的距離來補償字線的布線電阻所致的電壓下降，在每個劃區(qū)，將屬于各劃區(qū)(M0_0 M0_k-1)的選擇電路(S0_0 S0_k-1)的導通電阻，根據(jù)與字線驅(qū)動電路40-1的距離變遠而變低的方式來進行設定，抑制各劃區(qū)間的存儲單元的寫入電流的偏差。并且作為該I個方法，對各劃區(qū)的選擇元件的溝道寬度進行離散地調(diào)制(即，隨著與字線驅(qū)動電路40-1的距離變遠導通電阻值降低的方式來調(diào)整導通電阻值)。當然，為了進一步抑制存儲單元的寫入電流的偏差，即使在各劃區(qū)內(nèi)，也可以將各選擇元件和轉(zhuǎn)發(fā)柵的導通電阻以隨著字線驅(qū)動電路40-1的距離變遠而變低的方式來設定。在這里，在圖2示出的交叉點結(jié)構(gòu)的存儲單元中，也可應用在對于與上部電極11連接的第二電阻變化層12、與下部電極14連接的第一電阻變化層13，含有TaOx(0.8彡X彡1.9)或HfOx (0.9彡X彡1.6)、或由MOx表示的組成的第一缺氧型的過渡金屬氧化物的第一劃區(qū)和由MOy (在這里，x〈y)表示的組成的第二缺氧型的過渡金屬氧化物的第二劃區(qū)的積層的某個(參考專利文獻4 (日本特許第4545823號公報)、專利文獻5 (日本特許第4469022號公報)、以及專利文獻6 (日本特許第4555397號公報))。像這樣，在本實施方式的電阻變化型非易失性存儲裝置，作為特征的組成要素具有多個位線BL0_0_0 BL0_k-l_m-l，與那些多個位線BL0_0_0 BL0_k-l_m_l交叉的多個字線WL0_0 WL0_n-l、多個存儲單元0_0_0_0 0_n-l_k_l_m-l、第一寫入電路(例如，寫入電路60-0)、第二寫入電路(例如，寫入電路60-k-l)、第一選擇電路(例如，選擇電路S0_0)、第二選擇電路( 例如，選擇電路S0_k-1 )、以及具有第一字線驅(qū)動電路(字線驅(qū)動電路40-1)。多個存儲單元0_0_0_0 0_n-l_k-l_m-l配置在多個位線BL0_0_0 BL0_k_l_m-1和多個字線WL0_0 WL0_n-l的交點，至少包含電阻變化元件10而構(gòu)成，在第一電阻狀態(tài)(例如，低電阻狀態(tài))以及第二電阻狀態(tài)(例如，高電阻狀態(tài))的至少兩個電阻狀態(tài)可逆地變化。第一寫入電路(例如，寫入電路60-0)，在將多個存儲單元中與作為多個位線中的至少一個位線的第一位線(例如，位線BL0_0_0 BL0_0_m-l)連接的存儲單元的集合作為第一存儲單元陣列單位(存儲單元陣列劃區(qū)M0_0)時，是向第一位線選擇地施加寫入電壓的電路。第二寫入電路(例如，寫入電路60-k-l)，在將多個存儲單元中與作為多個位線中的與作為同第一位線不同的至少一個位線的第二位線(例如，位線BL0_k-l_0 BL0_k-l_m-1)連接的存儲單元的集合作為第二存儲單元陣列單位(存儲單元陣列劃區(qū)M0_k-1)時，是向第二位線選擇地施加寫入電壓的電路。第一選擇電路(例如，包含NMOS晶體管TS0_0_0 TS0_0_m_l的選擇電路S0_0)，是將第一寫入電路和第一位線中的至少一個做為連接或非連接做的電路。第二選擇電路(例如，包含NMOS晶體管TS0_k-l_0 TS0_k-l_m-l的選擇電路S0_k_l)，是將第二寫入電路和第二位線中的至少一個設為連接或非連接做的電路。第一字線驅(qū)動電路(字線驅(qū)動電路40-1 )，是對多個字線進行選擇地驅(qū)動的電路。在這里，在多個存儲單元0_0_0_0 中，包含以數(shù)據(jù)存儲為目的的存儲單元和不以數(shù)據(jù)存儲為目的的存儲單元。并且，第一寫入電路以及第二寫入電路分別對第一以及第二位線同時地施加寫入電壓。此時，在通過第一寫入電路以及第二寫入電路同時進行寫入的多個存儲 單元的寫入單位中，在同樣的字線上包含以數(shù)據(jù)存儲為目的的存儲單元和不以數(shù)據(jù)存儲為目的的存儲單元。在這里，特征點為:(I)相對于第一字線驅(qū)動電路，第一存儲單元陣列單位比第二存儲單元陣列單位被較近地配置，且，(2)作為第一選擇電路(例如，作為構(gòu)成選擇電路S0_0的NMOS晶體管TS0_0_0 TS0_0_m-l)連接第一寫入電路和第一位線時的第一選擇電路的電阻值的第一導通電阻值比作為第二選擇電路(例如，構(gòu)成選擇電路S0_k-1的NMOS晶體管TS0_k-l_0 TS0_k-l_m-l)連接第二寫入電路和第二位線時的第二選擇電路的阻抗的第二導通電阻值大。作為實現(xiàn)那個一個例子，在本實施方式中，構(gòu)成第一選擇電路的晶體管的溝道寬度設定為比構(gòu)成第二選擇電路的晶體管的溝道寬度小。在具有這樣的結(jié)構(gòu)的本實施方式的電阻變化型非易失性存儲裝置中，如圖26的流程圖所示，可進行以下的多比特同時寫入。即，選擇控制線驅(qū)動電路41輸出輔助位線選擇控制信號以及主位線選擇控制信號，從而對于多個存儲單元陣列劃區(qū)(M0_0 M0_k-1)的每一個選擇I個輔助位線(SI)。并且，與第一字線驅(qū)動電路(字線驅(qū)動電路40-1)選擇地驅(qū)動多個字線大體同時地，多個寫入電路(寫入電路60-0 60-k-l)分別對被選擇的輔助位線(例如，位線BL0_0，…，BL0_k-l_0)同時施加寫入電壓(S2)，從而對多個存儲單元陣列單位(存儲單元陣列劃區(qū)M0_0 M0_k-1)各自包含的存儲單元進行同時的寫入?！灿嘘P低電阻化的等效電路〕為了說明在有關低電阻化時的存儲單元電流的穩(wěn)定化的、本發(fā)明的電路結(jié)構(gòu)的效果，首先示出等效電路，并以此為基礎考慮低電阻化時的工作點。在這里，作為存儲單元陣列的等效電路的例子設為如下電路模型:假設k=9 (劃區(qū)數(shù)9)，將選擇字線設為字線WL0_0，將在選擇字線上均等配置了的9個選擇存儲單元(屬于9個劃區(qū)的每一個9個存儲單元)通過字線的布線電阻設置為每兩個存儲單元管理。在這里，字線被從存儲單元陣列的左端驅(qū)動。對圖27，示出作為第一選擇元件的在NMOS晶體管TS0_0_0 TS0_8_0 (在這里，是分別屬于9個劃區(qū)的各自的9個NMOS晶體管)的各個的溝道寬度WnO Wn8的比率。如同圖所示，以越屬于字線驅(qū)動電路40-1的近端的劃區(qū)的NMOS晶體管則溝道寬度變得越小，越是屬于遠端的劃區(qū)的NMOS晶體管則溝道寬度變得越大的方式離散地決定。對圖28，示出圖25存儲單元陣列的等效電路。在低電阻化時，對數(shù)據(jù)電路100 108施加電壓VL(約5V)，對字線WL0_0施加OV。流向存儲單元的電流，經(jīng)由轉(zhuǎn)發(fā)柵TC0_0 TC8JKNM0S晶體管TS0_0_0 TS0_8_0流入9個選擇存儲單元，收斂于一個字線WL0_0，一邊伴隨因布線電阻所致的電壓下降，一邊流入左端的字線驅(qū)動電路40-1。此時，距離字線驅(qū)動電路40-1遠的字線的右端附近的存儲單元0_0_8_0，到字線驅(qū)動電路40-1的字線的布線電阻大，并且重疊由在其他的存儲單元流過的電流所致的電壓下降，從而使從OV的電位的浮動變得最大。在圖29中示出從各存儲單元的字線驅(qū)動側(cè)的電壓下降的存儲單元位置的依存性。另外，在本圖表中將字線的布線電阻RWL設為11.3 Q，將應流向存儲單元的電流值設為140uAo如該圖所表，隨著距離字線驅(qū)動電路40-1變遠，在字線的電位的浮動變大。另外，在字線的電位的上升率之所以離字線的越遠端變得越緩慢，是因為如圖28所示，布線電阻RWL越為遠端,存儲單元電流的疊加數(shù)越減少。在各位置的NMOS晶體管TS0_0_0 TS0_8_0的電流驅(qū)動能力，與圖27規(guī)定的溝道寬度比率成比例。另外，同圖示出了的比率，是以規(guī)定的字線電阻、存儲單元電流為前提的一個例子。`〔低電阻化時的工作點〕在圖30中示出在本發(fā)明的實施方式I的、具有代表性的位置的存儲單元的工作點。在這個圖中示出存儲單元陣列的左端以及右端的兩個位置。另外，在本圖中，對于在圖22示出的低電阻化以及高電阻化的工作點的圖表，僅提取有關低電阻化的左側(cè)的象限來圖示。另外，對于該圖30的存儲單元的IV特性Ml以及M5，僅提取從經(jīng)由了圖7示出的點C的高電阻狀態(tài)向低電阻狀態(tài)遷移的上側(cè)的曲線來圖示。I)在存儲單元陣列的左端在存儲單元陣列的左端中，存儲單元0_0_0_0以及0_0_1_0的IV特性Ml、NMOS晶體管TS0_0_0以及TS0_1_0的IV特性TSLl在交點Al平衡，流向存儲單元的電流變成約-140 u A的存儲單元電流。2)存儲單元陣列的右端在存儲單元陣列的右端，在存儲單元0_0_8_0中，根據(jù)在到字線WL0_0的右端為止的布線電阻的電壓下降，與圖29相比，字線的電位上浮約60mV。因此，低電阻化施加電壓VL損耗該浮動的電壓量，在圖30中，存儲單元0_0_8_0的IV特性對于特性Ml表現(xiàn)為向左偏移60mV的特性M5。
另一方面，如圖27所示，NMOS晶體管TS0_8_0的溝道寬度與NMOS晶體管TS0_0_0以及TS0_1_0的溝道寬度相比，設定為約1.25倍，因此電流驅(qū)動能力增加，該IV特性成為比特性TSLl陡峭的特性TSL5。因此，在存儲單元陣列的右端中，特性M5和特性TSL5相交的點A5成為工作點，但在字線的電位的浮動由NMOS晶體管的驅(qū)動能力進行補償，存儲單元電流成為140ii A，與存儲單元陣列的左端保持同值。在圖31中示出如下結(jié)果:在各存儲單元0_0_0_0 0_0_8_0中，通過模擬求出在同時施加用于低電阻化的電壓時的、流向存儲單元的電流量的結(jié)果。所有NMOS晶體管TS0_0_0 TS0_8_0的溝道寬度Wn作為圖27示出的比率來驗證。如同圖所示，存儲單元電流被抑制在148iiA 151iiA的范圍(約2%的差的范圍)，比以往相比，能夠抑制低電阻化時的電流偏差，并實現(xiàn)穩(wěn)定的電阻變化。這樣，在本實施方式中，第一存儲單元陣列單位(例如，存儲單元陣列劃區(qū)M0_0)內(nèi)的第一存儲單元從第二電阻狀態(tài)(高電阻狀態(tài))變遷到第一電阻狀態(tài)(低電阻狀態(tài))時將流向第一存儲單元的最大電流設定為第一低電阻化電流值，將第二存儲單元陣列單位(例如，存儲單元陣列劃區(qū)M0_k-1)內(nèi)的第二存儲單元從第二電阻狀態(tài)(高電阻狀態(tài))向第一電阻狀態(tài)(低電阻狀態(tài))變遷時流向第二存儲單元的最大的電流設定為第二低電阻化電流值時，以第一低電阻化電流值與第二低電阻化電流值大體相等的方式將第一選擇電路(例如，構(gòu)成選擇電路S0_0的NMOS晶體管TS0_0_0 TS0_0_m_l)的導通電阻值設定為比第二選擇電路(例如，構(gòu)成選擇電路S0_k-1的NMOS晶體管TS0_k-l_0 TS0_k-l_m-l)的導通電阻值大。如上所述，在本發(fā)明的實施方式I中，不存在有關電路塊的配置的制約，且，通過更簡單的電路的方法，能 夠抑制在提高低電阻化的并聯(lián)數(shù)上(即，進行多比特同時寫入)成為問題的、起因于字線的布線電阻的依存存儲單元的位置的寫入時的電流偏差?！碴P于選擇元件尺寸的導通電阻調(diào)整〕關于上述第一選擇元件(在上述實施方式中，構(gòu)成第一選擇電路的匪OS晶體管TS0_0_0 TS0_k-l_m-l)的導通電阻的調(diào)整方法進行說明?，F(xiàn)在，將與選擇字線WL0_0共同連接的存儲單元陣列，通過在與字線正交方向劃分為k個存儲單元陣列劃區(qū)將字線劃分為k-1個，并將分割為K-1個各劃區(qū)間的各字線的布線電阻設為RWL。將與字線驅(qū)動電路40-1最近的存儲單元陣列劃區(qū)連接的第I個選擇元件的導通電阻設為R (1)，這與圖30示出的特性TSLl的IV特性上的斜率對應。在這里，將選擇存儲單元低電阻化時的存儲單元電流值作為10。此時，從字線驅(qū)動電路40-1到第h個(Ik)存儲單元的字線的電位表示如下。Vff (h) =IOXRffLXkX (k-1) /2-10XRffLX (k+l_h) X (k_h)/2上面式后面的(k+l-h) X (k-h)/2，示出按照每字線上的分割單位重疊存儲單元電流的累積數(shù)。同時，在低電阻化時存儲單元電流相同的情況下的、與第h個(I ^ h ^ k)的存儲單元連接的第h個選擇元件的導通電阻設為R (h)時，使用上述VW (h)則以下的關系成立。
IOXR (I) =Vff (h) +R (h) XIO對上式進行變形，得到下式。R (h)= (IOXR (I)-Vff (h))/10通過該計算式，能夠計算出適當?shù)膶娮璞嚷?。例如，設為k=5、RWL=ll.3Q、R (I) =667 Q , 10=500 U A (2 個存儲單元量)來計算時，第一選擇元件的導通電阻值的倒數(shù)，從在存儲單元陣列的字線驅(qū)動電路40-1的近端，成為 0.81,0.88,0.94,0.98、以及 1.00。在這里，作為布線電阻的偏差估計為10%，作為晶體管的導通電阻的偏差估計為10%，對于上述倒數(shù)之比、可認為±0.04范圍內(nèi)的設定。通過以上可知，在離散地設定NMOS晶體管的溝道寬度的情況下，作為一個例子，優(yōu)選將溝道寬度的比率從在存儲單元陣列的字線驅(qū)動電路40-1的近端決定為0.81、0.88、0.94、0.98、1.00。像這樣，在本實施方式中，作為在電阻變化型非易失性存儲裝置的選擇電路的導通電阻值的計算，由圖32的流程圖示出的次序進行。即，具有與多個字線共同連接、從字線驅(qū)動電路順序地配置的k個存儲單元陣列劃區(qū)的電阻變化型非易失性存儲裝置中，首先，將由存儲單元陣列劃區(qū)劃分的(k-1)劃區(qū)的每一個的字線的布線電阻設為RWL，將在與字線驅(qū)動電路最近的第一存儲單元陣列劃區(qū)作為選擇的存儲單元的選擇存儲單元的選擇存儲單元和寫入電路連接的第I個選擇電路的導通電阻設為R (1)，選擇存儲單元從第二電阻狀態(tài)變遷到電阻值更小的第一電阻狀態(tài)時，對流向選擇存儲單元的電流進行將第一低電阻化電流值設為10的初始設定(S21)。并且，對將從字線驅(qū)動電路到第h個(I ShSk)的存儲單元陣列劃區(qū)的字線的電壓下降量VW (h)作為各字線的每個劃區(qū)的電壓下降量的總和，至少使用IO和RWL的積 和變量h進行計算(S22)。最后，對在第h個存儲單元陣列劃區(qū)連接所選擇的存儲單元和寫入電路的第h個選擇電路的導通電阻R (h)至少使用10、R(I)、以及VW (h)來進行計算，從而(3)設定與第I個 第k個存儲單元陣列劃區(qū)對應的第I個 第k個選擇電路的導通電阻值以使與第I個 第k個存儲單元陣列劃區(qū)對應的第I個 第k個低電阻化電流值大體相等(S23)。作為其一個例子，在將k設定為5的情況下，將第I個 第5個選擇電路的每一個導通電阻值的倒數(shù)的比分別設定為以0.81,0.88,0.94,0.98、以及1.00作為中心的±0.04
范圍內(nèi)。由此，屬于第一 第k的存儲單元陣列劃區(qū)的存儲單元被低電阻化時流過的電流(第I個 第k個低電阻化電流值)大體上變得相等，實現(xiàn)從來自字線驅(qū)動電路的存儲單元的位置的偏差少的寫入。另外，在這里，示出了改變作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_8_0的每一個溝道寬度，而使NMOS晶體管TS0_0_0 TS0_8_0的導通電阻變化的例子，但也可以使溝道長度等、其他的晶體管的參數(shù)變化，則可以使各晶體管的導通電阻變化。(實施方式2)〈〈2層交叉點結(jié)構(gòu)的應用〉〉在圖33中示出作為本發(fā)明的實施方式2的2層結(jié)構(gòu)的交叉點結(jié)構(gòu)的存儲單元陣列的電路結(jié)構(gòu)。在該存儲單元陣列中，成為如下結(jié)構(gòu):對圖25示出的實施方式I的存儲單元陣列(下層存儲單元陣列)，共享字線來追加在第二層(上層存儲單元陣列)的存儲單元I—0—0—O I—n_l—k_l—m-1。在本存儲單元陣列中具有由字線驅(qū)動電路40-1所驅(qū)動的n個字線WL0_0 WL0_n-1、以及與字線非接觸交叉的kXm個主位線GBL0_0 GBLk-l_m_l，在字線方向上被劃分為k個劃區(qū)(存儲單元陣列劃區(qū)M0_0 M0_k-1)。在多比特同時寫入中，對于存儲單元陣列劃區(qū)M0_0 M0_k-1的每一個，選擇上層存儲單元陣列和下層存儲單元陣列的一方、以及I個主位線，進行k比特的同時寫入。另外，在同時進行寫入的多個存儲單元的寫入單位中，在同樣的字線上包含以數(shù)據(jù)寫入為目的的存儲單元以及不以數(shù)據(jù)寫入為目的的存儲單元。在以存儲單元陣列劃區(qū)M0_0為例進行說明時，作為存儲單元陣列劃區(qū)M0_0 M0_k-1的結(jié)構(gòu)如下。存儲單元陣列劃區(qū)M0_0與下層存儲單元陣列用的第一選擇電路S0_0以及上層存儲單元陣列用的第三選擇電路S1_0連接，根據(jù)選擇控制線驅(qū)動電路41所驅(qū)動的下層輔助位線選擇控制信號SLO或上層輔助位線選擇控制信號SL1，兩個輔助位線(下層輔助位線BL0_0_0以及上層輔助位線BL1_0_0，下層輔助位線BL0_0_1以及上層輔助位線BL1_0_1,…，或下層輔助位線BL0_0_m-l以及上層輔助位線)—方，分別經(jīng)由作為第一選擇元件的NMOS晶體管TS0_0_0(下層)或作為第三選擇元件的PMOS晶體管TS1_0_0(上層)，…，NMOS晶體管TS0_0_m-l (下層)或PMOS晶體管TSl_0_m_l (上層)，與m個主位線GBL0_0 GBL0_m-l選擇地連接。主位線GBL0_0 GBL0_m_l進一步分別根據(jù)由選擇控制線驅(qū)動電路41所驅(qū)動的主位線選擇控制信號CSO CSm-1，經(jīng)由圖21B示出的轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l，與數(shù)據(jù)電路100選擇地連接。并且，其他的存儲單元陣列劃區(qū)M0_1 M0_k-1與存儲單元陣列劃區(qū)M0_0共享字線而被連接，在存儲單元陣列整體具有100 IOk-1的k個總線寬度的數(shù)據(jù)線。與k個存儲單元陣列劃區(qū)M0 _0 M0_k-1的每一個對應的k個寫入電路60-0 60-k-l，分別經(jīng)由數(shù)據(jù)電路100 IOk-1，對存儲單元供給電阻變化必要的電壓。根據(jù)這樣的結(jié)構(gòu)，在多比特同時寫入中，存儲單元陣列劃區(qū)M0_0 M0_k-1的每一個，從選擇控制線驅(qū)動電路41輸出輔助位線選擇控制信號SLO SLl以及主位線選擇控制信號CSO CSm-1以使存儲單元的I個層(上層或下層)以及I個主位線激活，進行k比特的同時寫入。在圖34中模式地示出由本實施方式組成的2層交叉點結(jié)構(gòu)的存儲單元的結(jié)構(gòu)。在由電阻變化元件10-1和電流控制元件20-1被串聯(lián)連接而構(gòu)成的下層存儲單元51-1中，電阻變化元件10-1與字線70連接，電流控制元件20-1與低位輔助位線71-1連接。另一方面，在由電阻變化元件10-2和電流控制元件20-2被串聯(lián)連接而構(gòu)成的上層存儲單元51-2中，電阻變化元件10-2與上位輔助位線71-2連接，電流控制元件20-2與字線70連接，上層存儲單元51-2和下層存儲單元51-1共用字線70。一般來說，上層存儲單元和下層存儲單元的電阻變化元件的成型方向相同的情況，能夠抑制各存儲器陣列層間的存儲單元特性的偏差，因此優(yōu)選。在圖33中，存儲單元陣列劃區(qū)M0_0以及M0_k_l具有共同的n個字線WL0_0 WL0_n-l、和m個下層輔助位線BL0_0_0 BL0_k-l_m_l、以及相同的m個上層輔助位線BL1_0_0 BLl_k-l_m-l。下層輔助位線BL0_0_0 BL0_k-l_m_l分別與下層存儲單元0_0_0_0 0_n-l_k-l_m-l連接，上層輔助位線BL1_0_0 BLl_k-l_m_l分別與上層存儲單元1_0_0_0 連接。根據(jù)輔助位線選擇控制信號SLO，下層輔助位線BL0_0_0 BLO_k-l_m-l、以及另一方面根據(jù)輔助位線選擇控制信號SLl對應的上層輔助位線BL1_0_0 BLl_k-l_m-l，成為與主位線GBL0_0 GBLk-l_m_l選擇地連接的二層位線結(jié)構(gòu)。在圖34示出的下層存儲單元51-1的低電阻化中，以電阻變化元件10-1的上部電極(字線70邊)為基準，對下部電極(輔助位線71-1側(cè))施加正方向向的電壓。因此，對選擇字線WL0_0 0_n-l施加0V，對選擇輔助位線BL0_0_0 0_k-l_m_l內(nèi)選擇的k個施加電壓VL，源極跟隨器為了進行低電阻動作時的存儲單元電流控制(S卩，以基板偏壓效應變大的方式使其進行動作)，優(yōu)選在第一選擇元件TS0_0_0 TS0_k-l_m-l使用NMOS晶體管。另一方面，在上層存儲單元51-2的低電阻化中，對選擇輔助位線BL1_0_0 1_k-l_m-l施加正方向的電壓VL，對選擇字線WL0_0 0_n_l內(nèi)的被選擇的k個施加0V。因此，為了由源極跟隨器進行存儲單元電流控制(即，以基板偏壓效應變大的方式使其進行動作)，優(yōu)選對第三選擇元件TS1_0_0 TSl_k-l_m-l使用PMOS晶體管。即，在本實施方式中，在具有上層存儲單元陣列以及下層存儲單元陣列的存儲單元陣列中，第一選擇電路由作為第一選擇元件的NMOS晶體管構(gòu)成，第三選擇電路由作為第三選擇元件的PMOS晶體管構(gòu)成，存儲單元從第二電阻狀態(tài)(高電阻狀態(tài))變遷到第一電阻狀態(tài)(低電阻狀態(tài))時作為流向第一選擇電路的電流的方向的第一電流方向(即，低電阻化時的電流方向)，與存儲單元從第一電阻狀態(tài)(低電阻狀態(tài))變遷到第二電阻狀態(tài)(高電阻狀態(tài))時作為流向第一選擇電路的電流的方向的第二電流方向(即，高電阻化時的電流方向)相逆向，第一選擇電路(第一選擇元件TS0_0_0 TS0_k-l_m-l)以及第三選擇電路(第三選擇元件TS1_0_0 TSl_k-l_m-l)，在第一電流方向(S卩，在低電阻化時的電流方向)中比第二電流方向(即，高電阻化時的電流方向)基板偏壓效應變大的位置關系與存儲單元連接。

在這里，作為存儲單元陣列的等效電路的例子設為如下電路模型:對于上層存儲單元陣列以及下層存儲單元陣列的每一個，設為k=9(劃區(qū)數(shù)9)，將選擇字線設為WL0_0，將在選擇字線上均等配置的9個選擇存儲單元(屬于9個劃區(qū)的每一個9個存儲單元)通過字線的布線電阻設置為對每兩個存儲單元進行管理。在這里，字線被從存儲單元陣列的左端驅(qū)動。在圖27中示出作為在下層存儲單元陣列用的選擇電路S0_0的第一選擇元件的NMOS晶體管TS0_0_0 TS0_8_0的每一個溝道寬度WnO Wn8的比率。另外，在圖35中示出作為上層存儲單元陣列用的選擇電路S1_0的第三選擇元件的PMOS晶體管TS1_0_0 TS1_8_0的每一個溝道寬度WpO Wp8的比率。同樣的存儲單元陣列劃區(qū)的第一選擇元件和第三選擇元件優(yōu)選以各自的低電阻化時的電流驅(qū)動能力成為同等的方式來進行調(diào)整。本實施方式的特征是如下點:對于實施方式I是2層化的存儲單元陣列，關于用于與主位線選擇連接的第一選擇元件，在每層對NMOS晶體管(下層存儲單元陣列用的第一選擇元件)、以及PMOS晶體管(上層存儲單元陣列用的第三選擇元件)進行區(qū)別而使用。如上所述，在本實施方式的電阻變化型非易失性存儲裝置中，(I)在多個輔助位線中，第一輔助位線(例如，輔助位線BL0_0_0 BL0_0_m-l)以及第二輔助位線(例如，輔助位線BL0_k_l_0 BL0_k-l_m-l)形成在下層，多個輔助位線中的至少一個輔助位線構(gòu)成的第三輔助位線(例如，輔助位線BL1_0_0 BLl_0_m-l)以及第四輔助位線(例如，輔助位線BLl_k-l_0 BLl_k-l_m-l)形成在上層，(2)在多個存儲單元中包含與作為第一輔助位線以及第三輔助位線連接的存儲單元的集合的第一存儲單元陣列單位，以及作為與第二輔助位線以及第四輔助位線連接的存儲單元的集合的第二存儲單元陣列單位。并且，本實施方式的電阻變化型非易失性存儲裝置還具有:(3)第一寫入電路(例如，寫入電路60-0)、與第一寫入電路連接的、連接有第一輔助位線中的至少一個第一選擇元件(例如，NMOS晶體管TS0_0_0 TS0_0_m-l)以及連接有第三輔助位線中的至少一個第三選擇元件(例如，PMOS晶體管TS1_0_0 TSl_0_m-l)，(4)第二寫入電路(例如，寫入電路60-k-l)，與第二寫入電路連接的、連接有第二輔助位線中的至少一個第二選擇元件(例如，NMOS晶體管TS0_k-l_0 TS0_k-l_m-l)以及連接有第四輔助位線中的至少一個第四選擇元件(例如，PMOS 晶體管 TSl_k-l_0 TSl_k-l_m-l)。在這里，作為存儲單元的連接關系，在第一以及第二存儲單元陣列單位的下層存儲單元陣列中，電流從字線經(jīng)由存儲單元流向位線時，存儲單元連接到字線以及輔助位線以使變遷到高電阻狀態(tài)，并且，在第一以及第二存儲單元陣列單位的上層存儲單元陣列中，電流從輔助位線經(jīng)由存儲單元流向字線時，存儲單元連接字線以及輔助位線，以使變遷到高電阻狀態(tài)。

在這里，特征點是:(I)第一以及第二選擇元件是由NMOS晶體管構(gòu)成，并且，第三以及第四選擇元件是由PMOS晶體管構(gòu)成，并且，(2)相對于第一字線驅(qū)動電路，第一存儲單元陣列劃區(qū)比第二存儲單元陣列劃區(qū)較近地配置，在第一選擇元件連接第一寫入電路和第一輔助位線時作為第一選擇元件的電阻的第一導通電阻值，比在第二選擇元件連接第二寫入電路和第二輔助位線時作為第二選擇元件的阻抗的第二導通電阻值大，(3)相對于第一字線驅(qū)動電路，第一存儲單元陣列單位比第二存儲單元陣列單位較近地配置，在第三選擇元件連接第一寫入電路和第三輔助位線時作為第三選擇元件的電阻的第三導通電阻值比在第四選擇元件連接第二寫入電路和第四輔助位線時作為第四選擇元件的電阻的第四導通電阻值大?！灿嘘P低電阻化的等效電路〕在圖36示出在圖33的存儲單元陣列中第三選擇元件為PMOS晶體管的上層存儲單元陣列的等效電路。在這里，作為存儲單元陣列的等效電路的例子設為如下電路模型:設為k=9 (劃區(qū)數(shù)為9)，將選擇字線設為字線WL0_0，將在選擇字線上均等配置了的9個選擇存儲單元(屬于9個劃區(qū)的每一個9個存儲單元)設定為由字線的布線電阻對每兩個存儲單元進行管理。字線從存儲單元陣列左側(cè)被驅(qū)動。在低電阻化時，對數(shù)據(jù)線100 108施加0V，對字線WL0_0施加電壓VL (約5V)。9個存儲單元量的存儲單元電流由字線供給，在被分配供給到各存儲單元之后，經(jīng)由連接到各個存儲單元的PMOS晶體管TS1_0_0 TS1_8_0流入主位線GBL0_0 8_0，進一步經(jīng)由轉(zhuǎn)發(fā)柵TC0_0 TC8_0流入寫入電路60-0 60-k-l。此時，在距離字線驅(qū)動電路40-1最遠的字線的右端的存儲單元1_0_8_0，到字線驅(qū)動電路40-1的字線的布線電阻較大，另外，重疊由在其他的存儲單元流過的電流所致的電壓下降，從而來自電壓VL的電位的下降變得最大。因此，為了補償上述的電壓下降，作為一個例子，通過改變構(gòu)成選擇元件的PMOS晶體管的溝道寬度，能夠調(diào)整選擇元件的導通電阻。即，將作為第三選擇元件的PMOS晶體管TS1_0_0 TS1_8_0的每一個溝道寬度WpO Wp8的比率設定為接近靠近字線驅(qū)動電路40-1的存儲單元陣列的左端的劃區(qū)越小，換言之，通過以越靠近右端的劃區(qū)越大的方式離散地規(guī)定，能夠補償在上述字線的電位的下降。在各位置的PMOS晶體管的電流驅(qū)動能力與在同圖規(guī)定的溝道寬度的比率成比例。〔低電阻化的時候的工作點〕在本發(fā)明的實施方式2中，有關對下層存儲單元的訪問，因為與實施方式I相同，所以省略說明。另一方面，有關對上層存儲單元的訪問，與下層存儲單元的差異僅在于選擇元件從NMOS晶體管的第一選擇元件變?yōu)镻MOS晶體管的第三選擇元件。因此，對于作為第三選擇元件的PMOS晶體管TS1_0_0 TS1_8_0，通過該尺寸的調(diào)整，能夠與作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_8_0，合成低電阻化時的導通電阻，另外，上層存儲單元低電阻化時，能夠通過源極跟隨器使之進行與作為在下層存儲單元的低電阻化時的第一選擇元件的NMOS晶體管相同動作，所以能夠解析與圖30同樣的工作點。由此，與在圖31示出的實施方式I相同，存儲單元電流被抑制在148μ A 151 μ A的范圍(約2%的差的范圍)，與以往相比能夠抑制低電阻化時的電流偏差，能夠預料穩(wěn)定的電阻變化。根據(jù)以上，示出了根據(jù)本發(fā)明的實施方式2，以兩層結(jié)構(gòu)的存儲單元陣列的情況為例，上層存儲單元和下層存儲單元相互共用字線，合成電阻變化元件的形成方向，即使在以簡單的生產(chǎn)程序形成的兩層交叉點結(jié)構(gòu)中，也能夠預料起因字線的布線電阻的與存儲單元的位置相依存的電阻狀態(tài)的偏差抑制。另外，即使3層以上的多層交叉點結(jié)構(gòu)中，也與本實施方式說明的兩層的情況相同，能夠應用本實施方式的特征。

在圖37中，作為圖33的本發(fā)明的實施方式2有關的交叉點結(jié)構(gòu)的存儲單元陣列的選擇電路的變化，示出有關作為第一選擇元件而被使用的NMOS晶體管以及作為第三選擇元件而被使用的PMOS晶體管的組合的另外結(jié)構(gòu)的電路。在本電路中，將輸入選擇信號SLO的NMOS晶體管16_3與下層輔助位線連接，將輸入作為地址選擇信號SLl的反轉(zhuǎn)信號的的地址選擇信號/SLl的NMOS晶體管16_4與上層輔助位線連接。并且,在訪問下層存儲單元時,激活NMOS晶體管16-3,并且,不激活NMOS晶體管16-4。進而，對作為用于實施電流限制的選擇元件的NMOS晶體管16-2的柵極CMN施加規(guī)定的電位并激活，同時對PMOS晶體管17-2的柵極CMP施加高電壓而不激活。另一方面，在訪問上層存儲單元時，不激活NMOS晶體管16-3，并且激活NMOS晶體管16-4。進而，對作為用于施加電流限制的選擇元件的PMOS晶體管17-2的柵極CMP施加規(guī)定的電位而激活，并且對NMOS晶體管16-2的柵極CMN施加低電壓而不激活。S卩，成為分別具有對上層存儲單元以及下層存儲單元進行選擇的選擇元件(16-3以及16-4)、和對上層存儲單元以及下層存儲單元的低電阻化時施加電流限制的電流限制元件(16-2以及17-2)的電路結(jié)構(gòu)。在這里，在圖33的本發(fā)明的實施方式2涉及的交叉點結(jié)構(gòu)的存儲單元陣列匯中，各個用于實施電流限制的選擇元件通過上層位線以及下層位線分別固定在NMOS晶體管以及PMOS晶體管的某一個。因此，成為電路的以及布局的簡單的結(jié)構(gòu)，但對于共用位線、低電阻化時的電壓施加方向不同異層的存儲單元陣列的雙方，因為無法通過一種極性的晶體管實施電流限制，所以成為不能與三層以上的交叉點結(jié)構(gòu)對應的電路。另一方面，通過圖37示出的根本變化，選擇電路的結(jié)構(gòu)復雜化(從兩個晶體管增加到四個晶體管)，但對于各輔助位線，在使用了 NMOS晶體管以及PMOS晶體管的3層以上的多層交叉點結(jié)構(gòu)中，根據(jù)訪問對象的存儲單元陣列的層位置，作為施加電流限制的選擇元件，為了能夠選擇NMOS晶體管以及PMOS晶體管，成為可對應三層以上的交叉點結(jié)構(gòu)。另外，為了使用圖37示出的根本變化涉及的選擇電路來補償由于字線的布線電阻所致的電壓下降，如下構(gòu)成即可。即，作為上述的第一及第二選擇電路的每一個，由(I)向?qū)妮o助位線施加寫入電壓的位線選擇開關元件(在這里，NMOS晶體管16-3或的16-4)、
(2)與位線選擇開關元件串聯(lián)連接、由NMOS晶體管16-2構(gòu)成的N型電流限制元件和由PMOS晶體管17-2組成的P型電流限制元件并聯(lián)連接的電流限制元件構(gòu)成。并且，N型電流限制元件和P型電流限制元件，一方導通時，另一方成為截止那樣被選擇導通，向上層存儲單元以及下層存儲單元流入低電阻化電流時，以與源極輸出器連接的方式而被連接。被事先構(gòu)成為:靠近字線驅(qū)動電路的一方的第一選擇電路的導通電阻值(第一導通電阻值)比距離字線驅(qū)動電路遠的一方的第二選擇電路的導通電阻值(第二導通電阻值)大。由此，能補償由于字線的布線電阻的電壓下降。(實施方式3) 階層交叉點結(jié)構(gòu)且對字線兩側(cè)驅(qū)動的應用>>在圖38中示出如下電路結(jié)構(gòu):作為本發(fā)明的實施方式3，對在位線方向配置多個存儲單元陣列劃區(qū)的階層型交叉點結(jié)構(gòu)的存儲單元陣列，從存儲單元陣列兩側(cè)驅(qū)動字線。在這里以具有j個階層的階層型交叉點結(jié)構(gòu)的存儲單元陣列的構(gòu)成進行說明。本實施方式的存儲單元陣列，具有由2個字線驅(qū)動電路40-1以及40-2從存儲單元陣列兩側(cè)進行驅(qū)動的jXn個字線WL0_0 WLj-l_n-l、和與字線和非接觸交叉的j XkXm個輔助位線BL0_0_0 在輔助位線并列的方向(面向圖面的深度方向，即，階層方向)分割為j個劃區(qū)，在字線方向(面向圖的左右方向)分割為k個劃區(qū)。在多比特同時寫入中，對于字線方向的k個存儲單元陣列劃區(qū)的每一個，選擇j個階層存儲單元陣列之一，以及I個主位線，進行k比特的同時寫入。另外，在進行同時的寫入的多個存儲單元的寫入單位中，在相同的字線上包含以數(shù)據(jù)存儲作為目的存儲單元和不以數(shù)據(jù)存儲作為目的存儲單元。在以存儲單元陣列劃區(qū)M0_0為例進行說明時，作為存儲單元陣列劃區(qū)M0_0 Mj-l_k-l的結(jié)構(gòu)如下。存儲單元陣列劃區(qū)M0_0具有η個字線WL0_0 WL0_n_l、和m個輔助位線BL0_0_0 BL0_0_m-l。構(gòu)成該存儲單元陣列劃區(qū)M0_0的、圖2IA示出的交叉點結(jié)構(gòu)的存儲單元0_0_0_0 0_n-l_0_m-l，位于所述字線WL0_0 WL0_n_l和所述輔助位線BL0_0_0 BL0_0_m-l的交點的每一個，電阻變化元件10的一端與對應的字線連接，電流控制元件20的一端與對應的輔助位線 連接。輔助位線BL0_0_0 BL0_0_m-l分別根據(jù)由選擇控制線驅(qū)動電路41所驅(qū)動的輔助位線選擇控制信號SL0，經(jīng)由作為選擇電路S0_0內(nèi)的第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m-l，分別與主位線GBL0_0 GBL0_m_l連接。
另外，在階層方向排列的j個存儲單元陣列劃區(qū)M0_0 Mj-1_0分別成為如下的階層位線結(jié)構(gòu)，根據(jù)輔助位線選擇控制信號SLO SLj-Ι，分別與主位線GBL0_0 GBL0_m-1選擇地連接。主位線GBL0_0 GBL0_m-l進而分別經(jīng)由圖21B示出的轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l，與數(shù)據(jù)線100選擇地連接。進而，其他的存儲單元陣列劃區(qū)M0_1 Mj-l_k_l分別與存儲單元陣列劃區(qū)M0_0 Mj-1_0共用字線來連接，存儲單元陣列整體具有100 IOk-1的k個總線寬度的數(shù)據(jù)線。在字線方向排列的k個存儲單元陣列劃區(qū)的每一個對應的k個寫入電路60-0 60-k-l分別經(jīng)由數(shù)據(jù)電路100 IOk-Ι，對存儲單元供給電阻變化所需要的電壓。根據(jù)這樣的結(jié)構(gòu)，在多比特同時寫入中，對于字線方向的k個存儲單元陣列劃區(qū)的每一個，從選擇控制線驅(qū)動電路41輸出輔助位線選擇控制信號SLO SLj-1以及對應的主位線選擇控制信號CSO CSm-1，以使激活存儲單元的分層結(jié)構(gòu)的I個層以及I個主位線，進行k比特的同時寫入。在這里，作為存儲單元陣列的等效電路的例子設為如下模型:設為k=18 (字線方向的劃區(qū)數(shù)18)，將選擇字線設為字線WL0_0，將在選擇字線上均等配置的18個選擇存儲單元(屬于18個劃區(qū)的每一個18個存儲單元)，通過字線的布線電阻設置為對每兩個存儲單元進行管理。在這里，字線從存儲單元陣列的左端以及右端的兩端進行驅(qū)動。在圖39中示出作為在選擇電路S0_0 S0_k-1的第一選擇元件的NMOS晶體管TS0_0_0 TS0_17_0的每一個溝道寬度WnO Wnl7的最適合的比率的一個例子。在本實施方式的特征，相對于實施方式1，第一點是在主位線的排列的方向排列了存儲單元陣列的單位的j個階層位線結(jié)構(gòu)，通過作為選擇元件的NMOS晶體管，能夠?qū)⒍鄠€存儲單元陣列劃區(qū)電氣性地分離。另外，第二點在于，相對于實施方式I，將字線驅(qū)動電路40-1以及存40-2配置在儲單元陣列兩端，從兩側(cè)是驅(qū)動字線，換言之，可認為是將實施方式I的存儲單元陣列在左右進行鏡像反轉(zhuǎn)，在實施方式I的存儲單元陣列右側(cè)，追加地配置左右反轉(zhuǎn)的存儲單元陣列的結(jié)構(gòu)。 如上所述，本實施方式的電阻變化型非易失性存儲裝置具有:(I)第一寫入電路，在將多個存儲單元中與作為多個輔助位線中的至少一個輔助位線的第一輔助位線連接的存儲單元的集合作為第一存儲單元陣列劃區(qū)時，對第一輔助位線施加寫入電壓；(2)第二寫入電路，在將多個存儲單元中與作為多個輔助位線中的至少一個輔助位線的第二輔助位線連接的存儲單元的集合作為第二存儲單元陣列劃區(qū)時，對第二輔助位線施加寫入電壓；
(3)第三寫入電路，在將多個存儲單元中與作為多個輔助位線中的至少一個輔助位線的第三輔助位線連接的存儲單元的集合作為第三存儲單元陣列劃區(qū)時，對第三輔助位線施加寫入電壓；(4)第四寫入電路，在將多個存儲單元中與作為多個輔助位線中的至少一個輔助位線的第四輔助位線連接的存儲單元的集合作為第四存儲單元陣列劃區(qū)時，對第四輔助位線施加寫入電壓；(5)第一選擇電路，將第一寫入電路和第一輔助位線中的至少一個設為連接或非連接；(6)第二選擇電路，將第二寫入電路和第二輔助位線中的至少一個設為連接或非連接；(7)第三選擇電路，將第三寫入電路和第三輔助位線中的至少一個設為連接或非連接；(8)第四選擇電路，將第四寫入電路和第四輔助位線中的至少一個設為連接或非連接；以及(9)第一字線驅(qū)動電路(字線驅(qū)動電路40-1)以及第二字線驅(qū)動電路(字線驅(qū)動電路40-2)，配置在多個字線的兩端，從兩側(cè)驅(qū)動多個字線。在這里，特征點如下:從第一字線驅(qū)動電路(40-1)向第二字線驅(qū)動電路(40-2)，第一存儲單元陣列劃區(qū)、第二存儲單元陣列劃區(qū)、第四存儲單元陣列劃區(qū)以及第三存儲單元陣列劃區(qū)以這個順序被排列，第一存儲單元陣列劃區(qū)以及第二存儲單元陣列劃區(qū)配置在比存儲單元陣列全體的中央靠近第一字線驅(qū)動電路側(cè)，第三存儲單元陣列劃區(qū)以及第四存儲單元陣列劃區(qū)被配置在比存儲單元陣列全體的中央靠近第二字線驅(qū)動電路側(cè)，在這種情況下，靠近第一字線驅(qū)動電路的第一選擇電路在連接第一寫入電路和第一輔助位線時的作為第一選擇電路的電阻的第一導通電阻值，比距離第一字線驅(qū)動電路遠的第二選擇電路在連接第二寫入電路和第二輔助位線時的作為第二選擇電路的電阻的第二導通電阻值大，靠近第二字線驅(qū)動電路的第三選擇電路在連接第三寫入電路和第三輔助位線時的作為第三選擇電路的阻抗的第三導通電阻值，比距離第二字線驅(qū)動電路遠的第四選擇電路在連接第四寫入電路和第四輔助位線時的作為第四選擇電路的電阻的第四導通電阻值大。另外，在圖38中沒有圖示，但選擇電路(S0_0 Sj-1_K_1)也可以分別具有圖37示出的電流限制元件16-2以及17-2?！灿嘘P低電阻化的等效電路〕圖40示出圖38的存儲單元陣列的等效電路。在存儲單元0_0_0_0 0_0 j7_0的低電阻化時，對數(shù)據(jù)電路100 1017分別施加電壓VL (約5V)，對字線WL0_0從兩端的字線驅(qū)動電路40-1以及40_2施加0V。低電阻化電流分別通過轉(zhuǎn)發(fā)柵TC0_0 TC17_0以及作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_17_0,分別流入18個選擇存儲單元，收斂于一個字線WL0_0，伴隨基于布線電阻的電壓下降，流入兩端的第一字線驅(qū)動電路40-1以及第二字線驅(qū)動電路40-2。此時，在距離第一字線驅(qū)動電路40-1以及第二字線驅(qū)動電路40-2遠的位置、SP，在連接字線中央附近的存儲單元0_0_8_0以及0_0_9_0的節(jié)點附近，到第一字線驅(qū)動電路40-1以及第二字線驅(qū)動電路40-2`的布線電阻大，同時重疊由在其他的存儲單元流過的電流所致的字線WL0_0上的電壓下降，從而使從字線WL0_0上的節(jié)點的OV的電位的浮動變得最大。在圖41中示出在各存儲單元的字線的電位的存儲單元位置依存性。另外，在本圖表中將字線的布線電阻RWL設為11.3 Ω，將應流向存儲單元的電流值設為140 μ A。如該圖表所示，在距離第一字線驅(qū)動電路40-1以及第二字線驅(qū)動電路40-2遠的位置、即，字線的中央附近，在字線上的電位的浮動變大。之所以字線上的電位的上升率越靠近中央變得越緩慢，是因為如圖40所示，靠近字線的中央的布線電阻疊加存儲單元電流的數(shù)量減少。因此，為了補償上述字線上的電位的浮動，按照每個劃區(qū)來進行設定屬于各劃區(qū)的選擇電路的導通電阻，以使隨著距離第一字線驅(qū)動電路40-1以及第二來自字線驅(qū)動電路40-2的距離變遠而低，抑制各劃區(qū)間的存儲單元的寫入電流的偏差。進而，作為那一種方法，將作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_17_0的每一個溝道寬度WnO Wnl7設定為越接近靠近字線驅(qū)動電路40-1以及第二字線驅(qū)動電路40-2的存儲單元陣列兩端的劃區(qū)越小，換言之，以越接近中央的劃區(qū)變得越大的方式離散地決定。在各位置的NMOS晶體管的電流驅(qū)動能力，與同圖中規(guī)定的溝道寬度的比率成比例。另外，圖39示出了的比率是以規(guī)定的字線電阻、存儲單元電流作為前提的一個例子。當然，為了進一步抑制存儲單元的寫入電流的偏差，即使在各劃區(qū)內(nèi)中，也可以將各選擇元件和轉(zhuǎn)發(fā)柵的導通電阻以隨著第一字線驅(qū)動電路40-1以及第二來自字線驅(qū)動電路40-2的距離變遠而變低的方式來設定?！驳碗娮杌瘯r的工作點〕圖40示出的本發(fā)明的實施方式3的存儲單元陣列電路的等效電路，是對有關圖28示出的實施方式I的存儲單元陣列電路的等效電路圖在左右進行鏡像反轉(zhuǎn)，追加配置了在實施方式I的等效電路的右側(cè)左右反轉(zhuǎn)的等效電路的結(jié)構(gòu)。因此，可將位于圖40的字線WL0_0的左右端的存儲單元的工作點視為圖28的字線WL0_0的左端的存儲單元的工作點，將圖40的字線WL0_0的中央的存儲單元的工作點視為位于圖28的字線的右端的存儲單元的工作點。在圖42示出在各存儲單元0_0_0_0 0_0_17_0中同時施加了用于低電阻化的電壓的情況下的、通過模擬求出流向各存儲單元的低電阻化電流量的結(jié)果。所有NMOS晶體管的溝道寬度Wn作為圖39示出的比率進行驗證了。如同圖所示，存儲單元電流被抑制為148μΑ 151μΑ的范圍(約2%的差的范圍)，與以往相比，能夠抑制低電阻化時的電流偏差，實現(xiàn)穩(wěn)定的電阻變化。如上所述，在本發(fā)明的實施方式3中，即使在階層型位線構(gòu)成的存儲單元陣列中也能夠應用本發(fā)明。另外，通過從存儲單元陣列兩端驅(qū)動字線，與實施方式I相比，即使在字線長度較長的存儲單元陣列中，也能夠減少作為選擇元件的NMOS晶體管的尺寸比的間隙(差的最大)，實現(xiàn)減少設計性上的無 用空間的結(jié)構(gòu)。本實施方式的結(jié)構(gòu)用于以下情況:在存儲單元陣列下配置在階層位線結(jié)構(gòu)所需要的輔助位線選擇元件、并抑制因階層化所致的面積增加的情況下，實現(xiàn)更有效的存儲單元陣列的設計。(實施方式4)〈〈在階層交叉點結(jié)構(gòu)且在主位線并列的方向的離散性的設定的應用>>在圖43中示出成為本發(fā)明的實施方式4的階層型交叉點結(jié)構(gòu)的存儲單元陣列的電路結(jié)構(gòu)。在本實施方式中，存儲單元的結(jié)構(gòu)與實施方式3相同，但不僅考慮字線、也考慮主位線的布線電阻來決定第一選擇元件的導通電阻值的這點存在不同。本存儲單元陣列具有由第一字線驅(qū)動電路40-1所驅(qū)動的jXn個字線WL0_0 WLj-l_n-l、與字線非接觸交叉的j XkXm個輔助位線BL0_0_0 在輔助位線并列方向(面向圖面的深度方向、即，階層方向)劃分為j個劃區(qū)，在字線方向(圖左右方向)劃分為k個劃區(qū)。在多比特同時寫入中，對于字線方向的k個存儲單元陣列劃區(qū)的每一個，選擇j個階層存儲單元陣列之一、以及一個主位線，并進行k比特的同時寫入。另外，在同時進行寫入的多個存儲單元的寫入單位中，在相同字線上包含以數(shù)據(jù)存儲為目的的存儲單元和不以數(shù)據(jù)存儲為目的的存儲單元。以存儲單元陣列劃區(qū)M0_0為例進行說明時，作為存儲單元陣列劃區(qū)M0_0 Mj_l_k-1的結(jié)構(gòu)如下。存儲單元陣列劃區(qū)M0_0具有η個字線WL0_0 WL0_n_l、和m個輔助位線BL0_0_0 BL0_0_m-l。構(gòu)成該存儲單元陣列劃區(qū)M0_0的、圖2IA示出的交叉點結(jié)構(gòu)的存儲單元0_0_0_0 0_n-l_0_m-l位于所述字線WL0_0 WLO_n_l和所述輔助位線BL0_0_0 BL0_0_m-l的交叉點的每一個，電阻變化元件10的一端與對應的字線連接，電流控制元件20的一端與對應的位線連接。輔助位線BL0_0_m-l根據(jù)由選擇控制線驅(qū)動電路41所驅(qū)動的輔助位線選擇控制信號SL0，經(jīng)由作為選擇電路S0_0內(nèi)的第一選擇元件的NMOS晶體管TS0_0_0 TS0_0_m-l，與主位線 GBL0_0 GBL0_m_l 連接。另外，在階層方向排列的j個存儲單元陣列劃區(qū)M0_0 Mj-1_0，根據(jù)輔助位線選擇控制信號SLO SLj-Ι，成為與主位線GBL0_0 GBL0_m_l選擇地連接的階層位線結(jié)構(gòu)。主位線GBL0_0 GBL0_m-l進一步經(jīng)由圖21B示出的轉(zhuǎn)發(fā)柵TC0_0 TC0_m_l，與數(shù)據(jù)電路100選擇地連接。并且，其他的存儲單元陣列劃區(qū)M0_1 Mj-l_k_l分別共用存儲單元陣列劃區(qū)M0_0 Mj-1_0和字線而被連接，存儲單元陣列全體具有100 IOk-1的k個總線寬度的數(shù)據(jù)線。與在字線方向排列的k個存儲單元陣列劃區(qū)的每一個對應的k個寫入電路60-0 60-k-l分別經(jīng)由數(shù)據(jù)電路100 IOk-Ι，對存儲單元供給電阻變化所需要的電壓。根據(jù)這樣的結(jié)構(gòu)，在多比特同時寫入中，對于字線方向的k個存儲單元陣列劃區(qū)的每一個，從選擇控制線驅(qū)動電路41輸出輔助位線選擇控制信號SLO SLj-1以及主位線選擇控制信號CSO CSm-1以使激活在存儲單元的分層結(jié)構(gòu)的一個層以及一個主位線，并進行k比特的同時寫入。在這里，作為存儲單元陣列的等效電路的例子設為如下電路模型:設為k=9 (字線方向的劃區(qū)數(shù)為9)，設位線排列的方向的劃區(qū)數(shù)j=8，設選擇字線為字線WL0_0或WL_7_0，設在各選擇字線上均等配置了的9個選擇存儲單元(屬于9個劃區(qū)的每一個9個存儲單元)為由字線的布線電阻按照每兩個存儲單元進行管理。在這里，字線被從存儲單元陣列的左端進行驅(qū)動。 在這里，將作為在選擇電路S0_0 Sj_l_k_l的第一選擇元件的NMOS晶體管TS0_0_0 TS7_8_0每一個溝道寬度Wn0_0 Wn7_8的比率如下規(guī)定。ffnb_0 (與字線驅(qū)動電路最近的NMOS晶體管的溝道寬度)〈Wnb_l〈...<ffnb_8 (與字線驅(qū)動電路最遠的NMOS晶體管的溝道寬度)，并且Wn0_a(與與入電路最近的NMOS晶體管的溝道寬度)<Wnl_a<...<Wn7_a (與寫入電路最遠的NMOS晶體管的溝道寬度)(其中，a=0 8，b=0 7)。在本實施方式的特征除了實施方式I之外，對于NMOS晶體管TS0_0_0 TSj_l_k-l_m-l,即使按照每個劃區(qū)根據(jù)距離寫入電路60-0 60-k-l的主位線的距離(S卩，考慮主位線的布線電阻)，也能夠離散地調(diào)整該溝道寬度。如上所述，在本實施方式的電阻變化型非易失性存儲裝置中，(I)在多個輔助位線中，包含多個輔助位線中的至少一個輔助位線構(gòu)成的第一輔助位線(例如，位線BL0_0_0 BL0_0_m-l)、第二輔助位線(例如，位線BL0_k-l_0 BL0_k-l_m_l )、第三輔助位線(例如，位線BLj-l_0_0 BLj-l_0_m-l)、以及第四輔助位線(例如，位線BLj_l_k_l_0 BLj_1_k-l_m-l), (2)在多個存儲單元中，包含作為與第一輔助位線連接的存儲單元的集合的第一存儲單元陣列單位(例如，存儲單元陣列劃區(qū)M0_0)、作為與第二輔助位線連接的存儲單元的集合的第二存儲單元陣列單位(例如，存儲單元陣列劃區(qū)M0_k-1)、第三存儲單元陣列劃區(qū)(例如，Mj-1_0)、以及作為與第四輔助位線連接的存儲單元的集合的第四存儲單元陣列劃區(qū)(例如，Mj-l_k-l)。并且，本實施方式的電阻變化型非易失性存儲裝置還具有:(3)第一選擇電路(例如，包含NMOS晶體管TS0_0_0 TS0_0_m-l)，對第一寫入電路和第一輔助位線中的至少一個進行連接；第三選擇電路(例如，包含NMOS晶體管TSj-l_0_0 TSj-l_0_m-l)，對第一寫入電路和第三輔助位線中的至少一個進行連接；第二選擇電路(例如，包含NMOS晶體管TS0_k-l_0 TS0_k-l_m-l)，對第二寫入電路和第二輔助位線中的至少一個進行連接；以及第四選擇電路(例如，更加具有包含NMOS晶體管TS TS)，對第二寫入電路和第四輔助位線中的至少一個進行連接。這里，(4)相對于第一字線驅(qū)動電路(字線驅(qū)動電路40-1)，第一存儲單元陣列劃區(qū)比第二存儲單元陣列劃區(qū)較近地配置，第三存儲單元陣列單位比第四存儲單元陣列單位較近地配置，(5)相對于第一寫入電路(例如，對寫入電路60-0)，第一存儲單元陣列單位比第三存儲單元陣列單位較近地配置，相對于第二寫入電路(例如，對寫入電路60-k-l )，第二存儲單元陣列單位比第四存儲單元陣列單位較近地配置，在這種情況下，(6)作為在第一選擇電路連接第一寫入電路和第一輔助位線時的第一選擇電路的電阻的第一導通電阻值，比作為在第二選擇電路連接第二寫入電路和第二輔助位線時的第二選擇電路的電阻的第二導通電阻值大，作為在第三選擇電路連接第一寫入電路和第三輔助位線時的第三選擇電路的電阻的第三導通電阻值，比作為在第四選擇電路連接第二寫入電路和第四輔助位線時的第四選擇電路的電阻的第四導通電阻值大。同時，(7)作為在第一選擇電路連接第一寫入電路和第一輔助位線時的第一選擇電路的電阻的第一導通電阻值，比作為在第三選擇電路連接第一寫入電路和第三輔助位線時的第三選擇電路的電阻的第三導通電阻值大，作為在第二選擇電路連接第二寫入電路和第二輔助位線時的第二選擇電路的電阻的第二導通電阻值，比作為在第四選擇電路連接第二寫入電路和第四輔助位線時的第四選擇電路的電阻的第四導通電阻值大。在這里，特征點是，除了實施方式I的特征之外，還有(I)第三導通電阻值比第一導通電阻值小，且(2)第四導通電阻值比第二導通電阻值小。即，對在主位線的布線電阻所致的電壓下降進行補償。 〔有關低電阻化的等效電路〕在圖44A中示出圖43的存儲單元陣列的與寫入電路60_0 60_k_l最近的第一階層的存儲單元陣列劃區(qū)M0_0 M0_8涉及的低電阻化時的等效電路。另外，在圖44B中示出距離寫入電路60-0 60-k-l最遠的第8階層的存儲單元陣列劃區(qū)M7_0 M7_8涉及的低電阻化時的等效電路。在低電阻化時，雙方一起對數(shù)據(jù)線100 108施加電壓VL (例如約5V)，例如對選擇字線WL0_0或WL7_0例如施加OV。流向存儲單元的電流經(jīng)由轉(zhuǎn)發(fā)柵TC0_0 TC8_0、NM0S晶體管TS0_0_0 TS0_8_0、或者TS7_0_0 TS7_8_0，分別流入9個選擇存儲單元，收斂于一個字線WL0_0或WL7_0，一邊伴隨布線電阻所致的電壓下降，一邊流入兩端的字線驅(qū)動電路。此時，在距離字線驅(qū)動電路40-1遠的字線的右端附近的存儲單元0_0_8_0中，通過到字線驅(qū)動電路40-1的字線的布線電阻大，同時重疊由在其他的存儲單元流過的電流所致的電壓下降，從而使從OV的電位的浮動變得最大。同時，在距離寫入電路60-0 60-8最遠的主位線的上端附近與主位線選擇地連接的存儲單元7_0_0_0 7_0_8_0中，到轉(zhuǎn)發(fā)柵TC0_0 TC8_0的主位線GBL0_0 GBL8_0的布線電阻RBL較大，從數(shù)據(jù)線施加電壓VL (約5V)的電位的下降變得最大。因此，為了對在上述字線的電位的浮動、以及在數(shù)據(jù)線(主位線)的電位的下降進行補償，越接近靠近字線驅(qū)動電路40-1的存儲單元陣列的左端的劃區(qū)越使作為第一選擇元件的NMOS晶體管TS0_0_0 TS7_8_0的每一個溝道寬度Wn0_0 Wn7_8減小，換言之，為了越靠近右端的劃區(qū)越使作為第一選擇元件的NMOS晶體管TS0_0_0 TS7_8_0的每一個溝道寬度Wn0_0 Wn7_8變大，且越接近靠近寫入電路60-0 60_8的存儲單元陣列下端的劃區(qū)越小，換言之，以越靠近上端的劃區(qū)變得越大的方式離散地進行規(guī)定。在各位置的NMOS晶體管的電流驅(qū)動能力與規(guī)定的溝道寬度的比率成比例?！驳碗娮杌瘯r的工作點〕在圖44A以及圖44B示出的本發(fā)明的實施方式4的存儲單元陣列電路的等效電路中，進行工作以使對數(shù)據(jù)電路100 108施加的電壓VL (約5V)減少由圖28示出的實施方式I的存儲單元陣列電路的等效電路圖示出的字線的布線電阻所致的電壓下降量和主位線的布線電阻所致的電壓下降量的電壓總和量。因此，本實施方式，在圖30示出的實施方式I的工作點中，對于接近字線驅(qū)動電路40-1以及寫入電路60-0 60-8的存儲單元陣列的劃區(qū)M0_0的IV特性Ml，成為向左偏移上述電壓總和量的IV特性M5。在這里，規(guī)定NMOS晶體管TS0_0_0 TS7_8_0每一個溝道寬度Wn0_0 Wn7_8的比率，以使與選擇元件的IV特性TSLl和特性Ml相交點Al相同電流值的點A5成為與特性M5相交的IV特性TSL5的斜率對應的溝道寬度。這樣，在本發(fā) 明的實施方式4中，用于不僅補償字線、也補償主位線的布線電阻所致的電壓下降的、選擇元件的導通電阻的調(diào)整成為可能，并能更高精度地抑制與起因于字線以及主位線的布線電阻的存儲單元陣列內(nèi)的位置相依存的存儲單元的電阻狀態(tài)的偏差。(實施方式5) 對ITlR結(jié)構(gòu)的應用>>在圖45示出作為本發(fā)明的實施方式5的ITlR結(jié)構(gòu)的存儲單元陣列的電路結(jié)構(gòu)。本存儲單元陣列具有由源極線驅(qū)動電路42-1從存儲單元陣列的左端驅(qū)動的η個源極線XLO XLn-1、由字線驅(qū)動電路40所驅(qū)動的η個字線WLO WLn-1、以及與字線和源極線非接觸地交叉的kXm個位線BL0_0 BLk-l_m_l，在字線方向被分割為k個劃區(qū)。字線WLO WLn-1分別被輸入作為選擇元件的NMOS晶體管TS0_0_0 TSn_l_k_l_m-1的柵極端子。位線BL0_0 BLk-1jn-1經(jīng)由所述NMOS晶體管，分別與電阻變化元件0_0_0 的下部電極選擇地連接。電阻變化元件的上部電極與源極線XLO XLn-1連接。并且，m個位線BL0_0 分別經(jīng)由圖2IB示出的轉(zhuǎn)發(fā)柵TC0_0 TCk_l_m-1,與數(shù)據(jù)線100 IOk-1選擇地連接。與k個存儲單元陣列劃區(qū)的每一個對應的k個寫入電路60-0 60-k-l，分別經(jīng)由數(shù)據(jù)電路100 IOk-1，對存儲單元供給電阻變化所需要的電壓。根據(jù)這樣的構(gòu)成，在多比特同時寫入中，對于k個存儲單元陣列劃區(qū)的每一個，從字線驅(qū)動電路40驅(qū)動字線WLO WLn-1，并且從選擇控制線驅(qū)動電路41輸出主位線選擇控制信號CSO CSm-1，以使將一個存儲單元以及一個位線激活，進行k比特的同時寫入。另外，在同時地進行寫入的多個存儲單元的寫入單位中，在同樣的字線上包含有以數(shù)據(jù)存儲作為目的的存儲單元和不以數(shù)據(jù)存儲作為目的存儲單元。在這里，作為存儲單元陣列的等效電路的例子設為如下的電路模型:設為k=9 (存儲器陣列劃區(qū)數(shù)是9)，將選擇字線設為字線WL0，將選擇源極線設為源極線XL0，將與選擇源極線連接的9個選擇存儲單元(屬于9個存儲器陣列劃區(qū)的每一個9個選擇存儲單元)通過源極線的布線電阻按照每兩個存儲單元進行管理。源極線從存儲單元陣列的左端驅(qū)動。在這里，作為一個例子，將作為各存儲單元的選擇元件的NMOS晶體管TS0_0_0 TS0_8_0的每一個溝道寬度WnO Wn8的比率設定為WnO、Wnl〈Wn2、Wn3〈Wn4、Wn5〈Wn6、Wn7〈Wn8。在這里，作為各存儲器陣列劃區(qū)內(nèi)的m個選擇元件的NMOS晶體管的溝道寬度設為相同。另外，也可以在各劃區(qū)單位以距離源極線驅(qū)動電路越遠該導通電阻變得越小的方式來調(diào)整選擇電路(轉(zhuǎn)發(fā)柵TC0_0 TCk-l_m-l)的導通電阻，來代替調(diào)整選擇元件的導通電阻。在本實施方式的特征是在ITlR結(jié)構(gòu)的存儲單元陣列中應用對于交叉點結(jié)構(gòu)敘述了的實施方式I的內(nèi)容。如上所述，在本實施方式的電阻變化型非易失性存儲裝置，作為特征的結(jié)構(gòu)要素，具有:多個位線BL0_0 BLk-1jn-1、與這些多個位線BL0_0 交叉的多個字線WLO WLn-1以及多個源極線XLO XLn-1、多個存儲單元0_0_0 n-l_k-l_m_l、第一寫入電路(例如，寫入電路60-0 )、第二寫入電路(例如，寫入電路60-k-1)、第一選擇電路(例如，轉(zhuǎn)發(fā)柵TC0_0 TC0_m-l)、第二選擇電路(例如，轉(zhuǎn)發(fā)柵TCk-1J) TCk-l_m_l)、第一源極線驅(qū)動電路(源極線驅(qū)動電路42-1)、以及字線驅(qū)動電路(字線驅(qū)動電路40)。 多個存儲單元被配置在多個位線和多個源極線的交叉點，包含由多個字線的每一個控制導通和截止的選擇元件TS0_0_0 TSn-l_k-l_m-l和電阻變化元件0_0_0 n_l_k-l_m-l來構(gòu)成，并在第一電阻狀態(tài)(例如，低電阻狀態(tài))以及第二電阻狀態(tài)(例如，高電阻狀態(tài))的至少兩個電阻狀態(tài)可逆地變化。第一寫入電路(例如，寫入電路60-0)是如下的電路:將在多個存儲單元中、作為與多個位線中的至少一個位線的第一位線(例如，位線BL0_0 BL0_m-l)連接的存儲單元的集合作為第一存儲單元陣列單位時，對第一位線施加寫入電壓。第二寫入電路(例如，寫入電路60-k-l)是如下電路:將在多個存儲單元中、作為與多個位線中的第一位線不同的至少一個位線的第二位線(例如，位線BLk-l_0 BLk-l_m-1)連接的存儲單元的集合作為第二存儲單元陣列單位時,對第二位線施加寫入電壓。第一選擇電路(例如,轉(zhuǎn)發(fā)柵TC0_0 TC0_m_l)是對第一寫入電路和第一位線中的至少一個設為連接或非連接的電路。第二選擇電路(例如，轉(zhuǎn)發(fā)柵TCk-l_0 TCk-l_m-l)是對第二寫入電路和第二位線中的至少一個進行連接或非連接的電路。第一源極線驅(qū)動電路(源極線驅(qū)動電路42-1)是驅(qū)動多個源極線的電路。字線驅(qū)動電路(字線驅(qū)動電路40)是選擇地驅(qū)動多個字線的電路。
在這里，在多個存儲單元中包含以數(shù)據(jù)存儲作為目的存儲單元、和不以數(shù)據(jù)存儲作為目的存儲單元。并且，第一寫入電路以及第二寫入電路分別對第一位線以及第二位線同時施加寫入電壓。此時，在由第一寫入電路以及第二寫入電路同時進行寫入的多個存儲單元的寫入單位中，在同樣的字線上包含以數(shù)據(jù)存儲作為目的存儲單元和不以數(shù)據(jù)存儲作為目的存儲單元。在這里，特征點如下:(I)相對于第一源極線驅(qū)動電路，第一存儲單元陣列單位比第二存儲單元陣列單位較近地配置，并且，(2)第一存儲單元陣列單位中包含的作為選擇元件的第一選擇元件(例如，NMOS晶體管TS0_0_0 TSn-l_0_m-l的)的作為導通狀態(tài)的電阻值的第一導通電阻值，比在第二存儲單元陣列單位中包含的作為選擇元件的第二選擇元件(例如，NMOS晶體管TS0_k-l_0 TSn-l_k-l_m-l)的作為導通狀態(tài)的電阻值的第二導通電阻值大。在具有這樣的結(jié)構(gòu)的本實施方式的電阻變化型非易失性存儲裝置中，如圖46的流程圖所示，進行以下的多比特同時寫入。即，通過選擇控制線驅(qū)動電路41輸出主位線選擇控制信號，對于多個存儲單元陣列單位的每一個選擇一個位線(S11)。第一源極線驅(qū)動電路(源極線驅(qū)動電路42-1)，選擇地驅(qū)動多個源極線的同時，多個寫入電路(寫入電路60-0 60-k-l)分別對被選擇 的位線(例如，位線BL0_0，…，BLk_l_0)同時施加寫入電壓
(S12)。并且，在最后，字線驅(qū)動電路(字線驅(qū)動電路40)，通過在多個字線中選擇地驅(qū)動與第一源極線驅(qū)動電路(源極線驅(qū)動電路42-1)驅(qū)動的源極線對應的字線(S13 )，從而對多個存儲單元陣列單位的每一個包含的存儲單元進行同時地寫入?！灿嘘P低電阻化的等效電路〕在圖47中示出圖45的存儲單元陣列的等效電路。在低電阻化時，對數(shù)據(jù)電路100 108施加電壓VL，對源極線XLO施加OV。流向電阻變化元件0_0_0 0_8_0的電流通過轉(zhuǎn)發(fā)柵TC0_0 TC8_0、以及NMOS晶體管TS0_0_0 TS0_8_0流入9個電阻變化元件，并收斂于一個源極線XL0，一邊伴隨布線電阻所致的電壓下降，一邊流入左端的源極線驅(qū)動電路42-1。此時，在距離源極線驅(qū)動電路42-1遠的源極線的右端附近的存儲單元0_8_0中，到源極線驅(qū)動電路42-1的布線電阻大，同時重疊由在其他的存儲單元流過的電流所致的電壓下降，從而使從OV的電位的浮動變得最大。因此，為了補償在上述源極線的電位的浮動，使作為選擇元件的NMOS晶體管TS0_0_0 TS0_8_0的每一個溝道寬度WnO Wn8的比率在越接近靠近源極線驅(qū)動電路42-1的存儲單元陣列的左端的劃區(qū)越小，換言之，以越靠近右端的劃區(qū)越大的方式離散地決定。在各位置的NMOS晶體管的電流驅(qū)動能力與上述溝道寬度的比率成比例?！驳碗娮杌瘯r的工作點〕在圖48中示出在本發(fā)明的實施方式5的、有代表性的位置的存儲單元的工作點。在該圖中圖示存儲單元陣列的左端以及右端的兩個位置。另外，在本圖中，對于圖8示出的電阻變化元件的低電阻化以及高電阻化的工作點的圖表，僅提取了有關低電阻化的左側(cè)的象限來進行圖示。另外，對于在圖48的電阻變化元件的IV特性Rl以及R2，僅提取示出從經(jīng)由在圖8示出的點AO的高電阻狀態(tài)向低電阻狀態(tài)變遷的上側(cè)的特性線來進行圖示。I)在存儲單元陣列的左端
在存儲單元陣列的左端，存儲單元0_0_0以及0_1_01V的特性Rl、NMOS晶體管TS0_0_0以及TS0_1_0的IV特性TSLl在交叉點Al平衡，流向存儲單元的電流變成約140 μ A的存儲單元電流。2)在存儲單元陣列的右端在存儲單元陣列的右端，在存儲單元0_8_0，通過在源極線XL0_0的布線電阻的電壓下降，使在源極線的電位浮起。因此，在圖48中，存儲單元0_8_0的IV特性對于特性Rl表現(xiàn)為電壓下降量向左移動的特性R2。另一方面，NMOS晶體管TS0_8_0的溝道寬度，因為比NMOS晶體管TS0_0_0以及TS0_1_0的溝道寬度較大地設定，所以該IV特性成為更陡峭的特性TSL2。在存儲單元陣列的右端，特性R2和特性TSL2相交的點A2成為工作點，但在源極線的電位的浮動因NMOS晶體管的驅(qū)動能力增加而被補償，如同圖所示，可將存儲單元電流以在存儲單元陣列兩端成為相同值的方式進行調(diào)整。如上所述，在本發(fā)明的實施方式5中，對于ITlR結(jié)構(gòu)的存儲單元陣列，通過在存儲單元陣列的位置(距離源極線驅(qū)動電路42-1的距離)來調(diào)整作為與電阻變化元件直接連結(jié)的選擇元件的NMOS晶體管的電流能力，從而能夠抑制與起因于源極線的布線電阻的存儲單元的位置相依存的電阻狀態(tài)的偏差。(實施方式6) 對ITlR結(jié)構(gòu)源極線兩側(cè)驅(qū)動的應用>>在圖49中，作為本發(fā)明的實施方式6，示出對于ITlR結(jié)構(gòu)的存儲單元陣列從兩側(cè)驅(qū)動字線的電路結(jié)構(gòu)。

本存儲單元陣列具有源極線驅(qū)動電路42-1以及由42-2從存儲單元陣列兩側(cè)驅(qū)動的η個源極線XLO XLn-1、由字線驅(qū)動電路40所驅(qū)動的η個字線WLO WLn-1、以及與字線以及源極線非接觸交叉的kXm個位線BL0_0 BLk-1jn-1，在字線方向被劃分為k個劃區(qū)。字線WLO WLn-1被輸入到作為選擇元件的NMOS晶體管TS0_0_0 TSn_l_k_l_m-1的柵極端子，位線BL0_0 BLk-1jn-1經(jīng)由所述NMOS晶體管，與電阻變化元件0_0_0 n-l_k-l_m-l的下部電極選擇地連接。電阻變化元件的上部電極與源極線XLO XLn-1連接。進而，m個位線BL0_0 分別經(jīng)由圖21B示出的作為第二選擇元件的轉(zhuǎn)發(fā)柵TC0_0 TCk-l_m-l與數(shù)據(jù)線100 IOk-1選擇地連接。k個存儲單元陣列劃區(qū)的各自對應的k個寫入電路60-0 60-k-l分別經(jīng)由數(shù)據(jù)線100 IOk-1，對存儲單元供給電阻變化所需要的電壓。根據(jù)這樣的結(jié)構(gòu)，在多比特同時寫入時，對于k個存儲單元陣列劃區(qū)的每一個從字線驅(qū)動電路40驅(qū)動字線WLO WLn-1的同時，從選擇控制線驅(qū)動電路41輸出主位線選擇控制信號CSO CSm-1以使激活一個存儲單元以及一個位線，進行k比特的同時寫入。另外，在同時進行寫入的多個存儲單元的寫入單位中，在同樣的字線上包含以數(shù)據(jù)存儲作為目的存儲單元和不以數(shù)據(jù)存儲作為目的存儲單元。在這里，作為存儲單元陣列的等效電路的例子設為如下電路模型:設為k=18 (劃區(qū)數(shù)18)、將選擇字線設為字線WL0、將選擇源極線設為源極線XL0、將與選擇源極線連接的18個選擇存儲單元(屬于18個劃區(qū)的每一個18個存儲單元)，通過源極線的布線電阻按照每兩個存儲單元進行管理。源極線被從存儲單元陣列兩端驅(qū)動。在這里，作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_17_0的各個溝道寬度WnO Wnl7 的比率，例如規(guī)定為:Wn0、Wnl、Wnl6、Wnl7〈Wn2、Wn3、Wnl4、Wnl5〈Wn4、Wn5、Wnl2、Wn 13<ffn6、Wn7、Wn 10、Wn11<Wn8、Wn9。本實施方式的特征，對于有關ITlR結(jié)構(gòu)而敘述了的實施方式5，在存儲單元陣列的兩端配置源極線驅(qū)動電路42-1以及42-2，從兩側(cè)驅(qū)動源極線，換言之，可認為是將實施方式5的存儲單元陣列在左右進行鏡像反轉(zhuǎn)，而在實施方式5的存儲單元陣列的右側(cè)追加配置左右反轉(zhuǎn)的存儲單元陣列的結(jié)構(gòu)。如上所述，本實施方式的電阻變化型非易失性存儲裝置具有:(I)第一寫入電路，在將多個存儲單元中與作為多個位線中的至少一個位線的第一位線連接的存儲單元的集合作為第一存儲單元陣列單位時，對第一位線施加寫入電壓；第二寫入電路，在將多個存儲單元中與作為多個位線中的至少一個位線的第二位線連接的存儲單元的集合作為第二存儲單元陣列單位時，對第二位線施加寫入電壓；第三寫入電路，在將與多個位線中作為至少一個位線的第三位線連接的存儲單元的集合作為第三存儲單元陣列單位時，對第三位線施加寫入電壓；第四寫入電路，在將與多個位線中的作為至少一個位線的第四位線連接的存儲單元的集合作為第四存儲單元陣列單位時，對第四位線施加寫入電壓；(2)第一選擇電路，將第一寫入電路和第一位線中的至少一個設為連接或非連接；第二選擇電路，將第二寫入電路和第二位線中的至少一個設為連接或非連接；第三選擇電路，將第三寫入電路和第三位線中的至少一個設為連接或非連接；第四選擇電路，將第四寫入電路和第四位線中的至少一個設為連接或非連接；以及(3 )第一源極線驅(qū)動電路(源極線驅(qū)動電路42-1)以及第二源極線驅(qū)動電路(源極線驅(qū)動電路42-2)，驅(qū)動多個源極線，第一源極線驅(qū)動電路以及第二源極線驅(qū)動電路分別配置在多個相同源極線的兩側(cè)。在這里，特征點如下:從第一源極線驅(qū)動電路(例如，從源極線驅(qū)動電路42-1)向第二源極線驅(qū)動電路(例如，源極線驅(qū)動電路42-2)，第一存儲單元陣列單位、第二存儲單元陣列單位、第四存儲 單元陣列單位、以及第三存儲單元陣列單位以這個順序被排列，在這種情況下，靠近第一源極線驅(qū)動電路的第一存儲單元陣列單位中包含的作為選擇元件的第一選擇元件的作為導通狀態(tài)的電阻的第一導通電阻值，比在距離第一源極線驅(qū)動電路遠的第二存儲單元陣列單位中包含的作為選擇元件的第二選擇元件的作為導通狀態(tài)的電阻值的第二導通電阻值大，在靠近第二源極線驅(qū)動電路的第三存儲單元陣列單位中包含的作為選擇元件的第三選擇元件的作為導通狀態(tài)的電阻值的第三導通電阻值，比距離第二源極線驅(qū)動電路遠的第四存儲單元陣列單位中包含的作為選擇元件的第四選擇元件的作為導通狀態(tài)的電阻值的第四導通電阻值大。〔有關低電阻化的等效電路〕在本發(fā)明的實施方式3中，也如交叉點結(jié)構(gòu)的例所述，由實施方式6示出的源極線的兩側(cè)驅(qū)動的等效電路成為與作為一側(cè)驅(qū)動的實施方式5的等效電路的鏡像反轉(zhuǎn)的組合。此時，在距離源極線驅(qū)動電路42-1以及42-2遠的位置、S卩，在源極線中央附近的存儲單元0_8_0、0_9_0，到源極線驅(qū)動電路42-1以及42-2的布線電阻較大，并且疊加由在其他的存儲單元流過的電流所致的電壓下降，從而從OV的電位的浮動變得最大。因此，為了補償在上述源極線的電位的浮動，將作為第一選擇元件的NMOS晶體管TS0_0_0 TS0_17_0各個溝道寬度WnO Wnl7的比率設置為越接近靠近源極線驅(qū)動電路42-1以及42-2的存儲單元陣列兩端的劃區(qū)越小，換言之，以越靠近中央的劃區(qū)變得越大的方式離散地決定。在各位置的NMOS晶體管的電流驅(qū)動能力與上述溝道寬度的比率成比例?！驳碗娮杌臅r候的工作點〕在本發(fā)明的實施方式6的存儲單元陣列中，可將位于源極線XLO的左右端的存儲單元的工作點視作圖48的源極線XLO的左端的存儲單元的工作點，將源極線XLO的中央的存儲單元的工作點視作在圖48的源極線的右端存儲單元的工作點。因此，與本發(fā)明的實施方式5的情況相同，存儲單元電流被抑制在規(guī)定的范圍，與以往情況相比，能夠抑制低電阻化時的電流偏差，實現(xiàn)穩(wěn)定的電阻變化。另外，通過從存儲單元陣列兩端驅(qū)動源極線，與實施方式5比較，即使在源極線長度較長的存儲單元陣列中，也能夠減少作為選擇元件的NMOS晶體管的尺寸比的間隙(差的最大)，實現(xiàn)無用空間少的結(jié)構(gòu)。(實施方式7) 對在ITlR結(jié)構(gòu)且位線并列的方向的離散地設定的應用>>在圖50示出成為本發(fā)明的實施方式7的ITlR結(jié)構(gòu)的存儲單元陣列的電路結(jié)構(gòu)。本存儲單元陣列具有:由源極線驅(qū)動電路42-1所驅(qū)動的η個源極線XLO XLn-1、由字線驅(qū)動電路40所驅(qū)動的η個字線WLO WLn-1、以及與字線以及源極線非接觸地交叉的kXm個位線BL0_0 BLk-1jn-1，本存儲單元陣列在字線方向被劃分為k個劃區(qū)。字線WLO WLn-1分別被輸入到作為選擇元件的NMOS晶體管TS0_0_0 TSn_l_k-l_m-l的柵極端子。位線BL0_0 BLk-1jn-1經(jīng)由所述NMOS晶體管分別與電阻變化元件0_0_0 的下部電極選擇地連接。`電阻變化元件的上部電極與源極線XLO XLn-1連接。并且，m個位線BL0_0 BLk-l_m_l分別經(jīng)由圖21B示出的作為第二選擇元件的轉(zhuǎn)發(fā)柵TC0_0 TCk-l_m-l，與數(shù)據(jù)電路100 IOk-1選擇地連接。與k個存儲單元陣列劃區(qū)(存儲單元單位)的每一個對應的k個寫入電路60-0 60-k-l，分別經(jīng)由數(shù)據(jù)線100 IOk-Ι，對存儲單元供給電阻變化所需要的電壓。根據(jù)這樣的構(gòu)成，在多比特同時寫入時，對于k個存儲單元陣列劃區(qū)的每一個，從字線驅(qū)動電路40驅(qū)動字線WLO WLn-1、同時從選擇控制線驅(qū)動電路41輸出主位線選擇控制信號CSO CSm-1，以使對一個存儲單元以及一個位線進行激活，進行k比特的同時寫入。另外，在同時進行寫入的多個存儲單元的寫入單位中，在同樣的字線上包含以數(shù)據(jù)存儲為目的的存儲單元和不以數(shù)據(jù)存儲為目的的存儲單
J Li ο在這里，作為存儲單元陣列的等效電路的例設為如下電路模型:設為k=9 (劃區(qū)數(shù)為9)、設為源極線&字線數(shù)n=8、選擇字線WLO或WL7設為選擇源極線XLO或XL7、將在各選擇源線上均等地配置的9個選擇存儲單元(分別屬于9個劃區(qū)的9個存儲單元)通過源極線的布線電阻按照每兩個存儲單元進行管理。在這里，源極線被從存儲單元陣列的左端進行驅(qū)動。在這里，對作為第一選擇元件的NMOS晶體管TS0_0_0 TS7_8_0的各個溝道寬度Wn0_0 Wn7_9比率進行如下規(guī)定。Wnb_0〈Wnb_l〈...〈Wnb_8,且，
WnO_a<ffnl_a<...<Wn7_a(其中，a=0 8, b=0 7)在本實施方式的特征，除了實施方式5的特征之外，有關NMOS晶體管TS0_0_0 TSn-l_k-l_m-l，在各存儲器陣列劃區(qū)內(nèi)，即使根據(jù)距離寫入電路60-0 60-k-l的距離，也能夠離散地調(diào)制該溝道寬度。如上所述，在本實施方式的電阻變化型非易失性存儲裝置中，(I)在多個位線中包含:包含于第一存儲器陣列劃區(qū)、與第一寫入電路連接的第一位線，以及包含于第二存儲器陣列劃區(qū)、與所述第二寫入電路連接的第二位線，(2)多個存儲單元包含:作為與第一位線連接、包含于與第一存儲器陣列劃區(qū)的作為存儲單元的集合的第一存儲單元陣列單位以及第三存儲單元陣列單位，以及作為與第二位線連接、包含于第二存儲器陣列劃區(qū)的作為存儲單元的集合的第二存儲單元陣列單位以及第四存儲單元陣列單位。在這里，(3)相對于第一源極線驅(qū)動電路(源極線驅(qū)動電路42-1 )，第一存儲單元陣列單位比第二存儲單元陣列單位較近地配置，第三存儲單元陣列單位比第四存儲單元陣列單位較近地配置，(4)相對于第一寫入電路，第一存儲單元陣列單位比第三存儲單元陣列單位較近地配置，相對于第二寫入電路，第二存儲單元陣列單位比第四存儲單元陣列單位較近地配置，(5)在第一存儲單元陣列單位中包含的作為選擇元件的第一選擇元件的導通狀態(tài)的電阻值的第一導通電阻值比第二存儲單元陣列單位中包含的作為選擇元件的第二選擇元件的作為導通狀態(tài)的電阻值的第二導通電阻值大，在第三存儲單元陣列單位中包含的作為選擇元件的第三選擇元件的作為導通狀態(tài)的電阻值的第三導通電阻值，比在第四存儲單元陣列單位中包含的作為選擇元件的第四選擇元件的作為導通狀態(tài)的電阻值的第四導通電阻值大，(6)第一存儲單元陣列單位中包含的第一選擇元件的導通電阻值比第三存儲單元陣列單位中包含的第三選擇元件的導通電阻值大，在第二存儲單元陣列單位中包含的作為選擇元件的第二選擇元件的作為導通狀態(tài)的電阻值的第二導通電阻值，比在第四存儲單元陣列單位中包含的作為選擇元件的第四選擇元件的作為導通狀態(tài)的電阻值的第四導通電阻值大。 在這里，特征點是除了實施方式5的特征之外還具有:(1)靠近第一寫入電路的第一選擇元件的導通電阻值比距離第一寫入電路遠的第三選擇元件的導通電阻值大，并且(2)靠近第二寫入電路的第二選擇元件的導通電阻值比距離第二寫入電路遠的第四選擇元件的導通電阻值大。即，對因在位線的布線電阻所致的電壓下降進行補償?！灿嘘P低電阻化的等效電路〕在圖51A示出有關圖50存儲單元陣列的、有關寫入電路60-0 60-k-l最近的電阻變化元件0_0_0 0_8_0的低電阻化時的等效電路。另外，在圖51B中示出有關距離寫入電路60-0 60-k-l最遠的電阻變化元件7_0_0 7_8_0的低電阻化時的等效電路。在低電阻化時，雙方一起對數(shù)據(jù)線100 108施加電壓VL，對選擇源極線XLO或XL7施加OV。流向電阻變化元件的電流經(jīng)由轉(zhuǎn)發(fā)柵TC0_0 TC8_0、NM0S晶體管TS0_0_0 TS0_8_0、或者TS7_0_0 TS7_8_0，分別流入9個選擇存儲單元，收斂于一個源極線XLO或XL7，一邊伴隨布線電阻所致的電壓下降，一邊流入兩端的源極線驅(qū)動電路。此時，在距離源極線驅(qū)動電路42-1遠的源極線的右端附近的電阻變化元件0_8_0或7_8_0中，通過到源極線驅(qū)動電路42-1的源極線的布線電阻大，并且重疊由在其他的存儲單元流過的電流所致的電壓下降，從而使從OV的電位的浮動變得最大。同時，在距離寫入電路60-0 60-8最遠的位線上端附近被選擇地連接的電阻變化元件7_0_0 7_8_0中，到轉(zhuǎn)發(fā)柵TC0_0 TC8_0的位線BL0_0 BL8_0的布線電阻RBL較大，從數(shù)據(jù)線施加電壓VL的電位的下降變得最大。因此，為了補償在上述源極線的電位的浮動以及在數(shù)據(jù)線(位線)的電位的下降，將作為第一選擇元件的NMOS晶體管TS0_0_0 TS7_8_0的各個溝道寬度Wn0_0 Wn7_8設置為越接近靠近源極線驅(qū)動電路42-1的存儲單元陣列的左端的劃區(qū)越小，換句話說，越靠近右端的劃區(qū)變得越大，同時，越靠近寫入電路60-0 60-k-l的存儲單元陣列的下端電阻變化元件越小，換句話說，以越靠近上端的電阻變化元件變得越大的方式離散地決定。在各位置的NMOS晶體管的電流驅(qū)動能力與規(guī)定的溝道寬度的比率成比例。〔低電阻化的時候的工作點〕在圖51A以及圖51B示出的本發(fā)明的實施方式7的存儲單元陣列電路的等效電路中，進行工作以使對數(shù)據(jù)電路100 108施加的電壓VL減少由圖48示出的實施方式5的存儲單元陣列電路的等效電路圖示出的字線的布線電阻所致的電壓下降量和主位線的布線電阻所致的電壓下降量的電壓總和量。因此，在本實施方式中，在圖48示出的實施方式5的工作點，對于源極線驅(qū)動電路42-1以及靠近寫入電路60-0 60-k-l的電阻變化元件0_0_0的IV特性Rl，成為向左偏移上述電壓總和量的IV特性R2。在這里，為了使在與第一選擇元件的IV特性TSLl和特性Rl相交點Al相同電流值的點A2成為與特性R2相交的IV特性TSL2的斜率對應的溝道寬度，規(guī)定NMOS晶體管TS0_0_0 TS7_8_0各個溝道寬度Wn0_0 Wn7_8的比率。

這樣，在本發(fā)明的實施方式7中，能夠調(diào)整用于補償位線的布線電阻所致的電壓下降的、第一選擇元件的導通電阻，能夠高精度地抑制與起因于源極線以及位線的布線電阻的存儲單元陣列內(nèi)的位置相依存的存儲單元的電阻狀態(tài)的偏差。另外，在實施方式5 7中，對將串聯(lián)連接的電阻變化元件連接到源極線、將NMOS晶體管連接到位線的存儲單元結(jié)構(gòu)進行說明，但即使在將電阻變化元件連接到位線、將NMOS晶體管連接到源極線的存儲單元結(jié)構(gòu)也有效。另外，在上述了的全部的實施方式中，作為選擇元件的NMOS晶體管以及PMOS晶體管的電流驅(qū)動能力離散地設定為規(guī)定的比率之后，此次說明的溝道寬度以外，即使調(diào)整溝道長度，或溝道寬度以及溝道長度的雙者，也能預料到同樣的效果。以上，本發(fā)明涉及的電阻變化型非易失性存儲裝置，其選擇電路的導通電阻值的計數(shù)方法以及其寫入方法基于實施方式I 7進行說明，但本發(fā)明不限于這些的實施方式。只要不脫離本發(fā)明的宗旨，在本實施方式實施本領域技術人員想出的各種變形的情況、或?qū)υ诓煌膶嵤┓绞降慕Y(jié)構(gòu)要素進行組合而得到的形態(tài)也包含于本發(fā)明。例如，在上述實施方式中，作為構(gòu)成存儲單元的存儲元件，使用了電阻變化元件，但本發(fā)明涉及的電阻變化型非易失性存儲裝置可適用于具有包含所有種類的電阻變化型存儲元件的存儲單元的電阻變化型非易失性存儲裝置。在這里，作為電阻變化型存儲元件的有代表性的東西，存在MRAM (Magnetic Random Access Memory:磁性存儲器)、PRAM(Phase Change Random Access Memory:相變存儲器)、ReRAM (Resistec Random AccessMemory:電阻變化存儲器；電阻變化兀件)、SPRAM(Spin Transfer Torque Random AccessMemory:自轉(zhuǎn)注入存儲器)、CBRAM (Conductive Bridge Random Access Memory:導電橋隨機存取存儲器)等。另外，在上述實施方式的電阻變化型非易失性存儲裝置，具有進行k比特的同時寫入的功能，不過，本發(fā)明涉及的電阻變化型非易失性存儲裝置，不需要經(jīng)常進行k比特的同時寫入，也可以根據(jù)必要進行小于k的比特數(shù)(例如，I比特)同時寫入。產(chǎn)業(yè)上的利用可能性本發(fā)明作為交叉點結(jié)構(gòu)的ITlR結(jié)構(gòu)的電阻變化型非易失性存儲裝置使用，特別是作為如下的非易失性存儲裝置使用:該非易失性存儲裝置為在寫入動作時，對與一個選擇字線或源極線連接的多個選擇存儲單元同時進行寫入的電路，抑制有關低電阻化時的存儲單元電流的同時寫入對象的選擇存儲單元間的偏差，以更簡單省面積的電路、布局結(jié)構(gòu)、簡便的過程中實現(xiàn)低電阻狀態(tài)的特性的穩(wěn)定化，具有以低成本、穩(wěn)定的存儲單元寫入特性的非易失性存儲裝置。標號說明1交叉點結(jié)構(gòu)的存儲單元陣列10電阻變化元件11上部電極(第三電極)12第二電阻變化層

13第一電阻變化層14下部電極15選擇晶體管16-1，16-2，16-3，16-4NM0S 晶體管17-1，17-2PM0S 晶體管18邏輯反轉(zhuǎn)柵29電流控制元件21上部電極(第二電極)22電流控制層23下部電極(第一電極)31 33，36，37 通孔34，35 觸點40，40-1，40-2字線驅(qū)動電路41選擇控制線驅(qū)動電路42-1，42-2源極線驅(qū)動電路51交叉點結(jié)構(gòu)的存儲單元52，52a、52b 字線53，53 a，53b，53c 位線551T1R結(jié)構(gòu)的存儲單元60-0 60-k-l 寫入電路70上部布線(字線或源極線)
71下部布線(位線)71 a上層布線(位線)73下部布線74，75 布線層76多晶硅布線(字線)M0_0 Mj-l_k_l多個存儲單元陣列劃區(qū)S0_0 Sj-l_k_l多個選擇電路0_0_0_0 j-l_n-l_k-l_m_l交叉點結(jié)構(gòu)存儲單元陣列的多個存儲單元0_0_0 n-l_k-l_m_llTlR結(jié)構(gòu)存儲單元陣列的多個電阻變化元件TS0_0_0 TSj-l_k-l_m-l，TS0_0_0 TSn-l_k-l_m_l 多個第一選擇元件(NMOS晶體管)TC0_0 TCk-l_m-l多個第二選擇元件(轉(zhuǎn)發(fā)柵)BL0_0_0 BLj-l_k-l_m_l 多個輔助位線GBL0_0 GBLk-l_m_l 多個主位線WL0_0 WLj-l_n_l 多個字線

SLO SLj-1，SL0_0 SLj_l_0，SL0_1 SLj_l_l多個輔助位線選擇控制線(輔助位線選擇控制信號)XLO XLn-1 源極線CSO CSm-1多個主位線選擇控制線(主位線選擇控制信號)100 IOk-1多個數(shù)據(jù)電路ffn, WnO Wnk-1多個NMOS選擇元件的溝道寬度ffp, WpO Wpk-1多個PMOS選擇元件的溝道寬度
權(quán)利要求
1.一種電阻變化型非易失性存儲裝置，其特征在于，具有: 多個位線； 與所述多個位線交叉的多個字線； 多個存儲單元，被配置在所述多個位線和所述多個字線的交點，至少包含電阻變化元件而構(gòu)成，且在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個電阻狀態(tài)可逆地變化； 第一寫入電路，在將所述多個存儲單元中與作為所述多個位線中的至少一個位線的第一位線連接的存儲單元的集合作為第一存儲單元陣列單位時，對所述第一位線施加寫入電壓； 第二寫入電路，在將所述多個存儲單元中與作為所述多個位線中的所述第一位線不同的至少一個位線的第二位線連接的存儲單元的集合作為第二存儲單元陣列單位時，對所述第二位線施加寫入電壓； 第一選擇電路，將所述第一寫入電路和所述第一位線中的至少一個設為連接或非連接； 第二選擇電路，將所述第二寫入電路和所述第二位線中的至少一個設為連接或非連接；以及 第一字線驅(qū)動電路，對所述多個字線選擇地驅(qū)動， 在所述多個存儲單元中，包含以數(shù)據(jù)存儲為目的的存儲單元和不以數(shù)據(jù)存儲為目的的存儲單元， 所述第一寫入電路以及第 二寫入電路，分別對所述第一位線以及第二位線同時施加寫入電壓， 在通過所述第一寫入電路以及第二寫入電路同時執(zhí)行寫入的多個存儲單元的寫入單位中，在相同的字線上包含以所述數(shù)據(jù)存儲作為目的存儲單元和不以所述數(shù)據(jù)存儲作為目的存儲單元， 相對于所述第一字線驅(qū)動電路，所述第一存儲單元陣列單位比所述第二存儲單元陣列單位較近地配置， 在所述第一選擇電路連接所述第一寫入電路和所述第一位線時的作為所述第一選擇電路的電阻值的第一導通電阻值，比在所述第二選擇電路連接所述第二寫入電路和所述第二位線時的作為所述第二選擇電路的電阻值的第二導通電阻值大。
2.如權(quán)利要求1所述的電阻變化型非易失性存儲裝置，其特征在于， 所述第一電阻狀態(tài)的所述存儲單元的電阻值，比所述第二電阻狀態(tài)的所述存儲單元的電阻值小， 在所述第一存儲單元陣列單位內(nèi)的第一存儲單元從所述第二電阻狀態(tài)變遷到所述第一電阻狀態(tài)時，將流入所述第一存儲單元的最大電流設定為第一低電阻化電流值，在所述第二存儲單元陣列單位內(nèi)的第二存儲單元從所述第二電阻狀態(tài)變遷到所述第一電阻狀態(tài)時，在將流向所述第二存儲單元的最大的電流設定為第二低電阻化電流值時，所述第一導通電阻值被設定為比所述第二導通電阻值大，以使所述第一低電阻化電流值與所述第二低電阻化電流值大體相等。
3.如權(quán)利要求2所述的電阻變化型非易失性存儲裝置，其特征在于， 所述第一選擇電路以及第二選擇電路由NMOS晶體管或PMOS晶體管構(gòu)成，第一電流方向和第二電流方向反向，其中，所述第一電流方向是在所述存儲單元從所述第二電阻狀態(tài)變遷到所述第一電阻狀態(tài)時，流向所述第一選擇電路以及第二選擇電路的電流的方向；所述第二電流方向是在所述存儲單元從所述第一電阻狀態(tài)變遷到所述第二電阻狀態(tài)時流向所述第一選擇電路以及第二選擇電路的電流的方向， 所述第一選擇電路以及第二選擇電路以與所述第二電流方向相比在所述第一電流方向上基板偏壓效應變大這樣的位置關系與所述存儲單元連接。
4.如權(quán)利要求1 3的任一項所述的電阻變化型非易失性存儲裝置，其特征在于， 構(gòu)成所述第一選擇電路的晶體管的溝道寬度比構(gòu)成所述第二選擇電路的晶體管的溝道寬度小。
5.如權(quán)利要求1 4的任一項所述的電阻變化型非易失性存儲裝置，其特征在于， 所述第一位線以及第二位線形成于同樣的層， 在所述多個位線中包含第三位線以及第四位線，該第三位線以及第四位線形成在與形成有所述第一位線以及第二位線的層不同的層，并且由所述多個位線中的至少一個位線構(gòu)成， 在所述多個存儲單元中包含有第三存儲單元陣列單位和第四存儲單元陣列單位，所述第三存儲單元陣列單位是與所述第三位線連接的存儲單元的集合，所述第四存儲單元陣列單位是與所述第四位線連接的存儲單元的集合， 所述電阻變化型非易失性存儲裝置還具有: 第三選擇電路，對所述第一寫入電路和所述第三位線中的至少一個進行連接；以及 第四選擇電路，對所述第二寫入電路和所述第四位線中的至少一個進行連接， 在所述第一存儲單元陣列單位以及第二存儲單元陣列單位中，在電流從所述字線經(jīng)由所述存儲單元流向所述位線時，所述存儲單元與所述字線以及所述位線連接，以使變遷到更高的電阻狀態(tài)，并且，在所述第三存儲單元陣列單位以及第四存儲單元陣列單位中，電流從所述位線經(jīng)由所述存儲單元流向所述字線時，所述存儲單元與所述字線以及所述位線連接以使變遷到高的電阻狀態(tài)， 所述第一選擇電路以及第二選擇電路由NMOS晶體管構(gòu)成，并且，所述第三選擇電路以及第四選擇電路由PMOS晶體管構(gòu)成， 相對于所述第一字線驅(qū)動電路，所述第三存儲單元陣列單位比所述第四存儲單元陣列單位較近地配置， 第三導通電阻值比第四導通電阻值大，其中，所述第三導通電阻值是在所述第三選擇電路連接所述第一寫入電路和所述第三位線時的所述第三選擇電路的電阻值，所述第四導通電阻值是在所述第四選擇電路連接所述第二寫入電路和所述第四位線時的所述第四選擇電路的電阻值。
6.如權(quán)利要求1 4的任一項所述的電阻變化型非易失性存儲裝置，其特征在于， 在所述多個位線中包含第三位線以及第四位線，該第三位線以及第四位線由所述多個位線中的至少一個位線構(gòu)成， 在所述多個存儲單元中包含第三存儲單元陣列單位和第四存儲單元陣列單位，其中，所述第三存儲單元陣列單位是與所述第三位線連接的存儲單元的集合，所述第四存儲單元陣列單位是與所述第四位線連接的存儲單元的集合，所述電阻變化型非易失性存儲裝置還具有: 第三選擇電路，對所述第一寫入電路和所述第三位線中的至少一個進行連接；以及 第四選擇電路，對所述第二寫入電路和所述第四位線中的至少一個進行連接， 相對于所述第一字線驅(qū)動電路，所述第三存儲單元陣列單位比所述第四存儲單元陣列單位較近地配置， 相對于所述第一寫入電路，所述第一存儲單元陣列單位比所述第三存儲單元陣列單位較近地配置， 相對于所述第二寫入電路，所述第二存儲單元陣列單位比所述第四存儲單元陣列單位較近地配置， 第三導通電阻值比第四導通電阻值大，所述第三導通電阻值是所述第三選擇電路連接所述第一寫入電路和所述第三位線時的所述第三選擇電路的電阻值，所述第四導通電阻值是所述第四選擇電路連接所述第二寫入電路和所述第四位線時的所述第四選擇電路的電阻值， 所述第三導通電阻值比所述第一導通電阻值小， 所述第四導通電阻 值比所述第二導通電阻值小。
7.如權(quán)利要求1 4的任一項所述的電阻變化型非易失性存儲裝置，其特征在于，還具有: 第三寫入電路，將在所述多個存儲單元中與作為所述多個位線中的至少一個位線的第三位線連接的存儲單元的集合作為第三存儲單元陣列單位時，對所述第三位線施加寫入電壓； 第四寫入電路，將在所述多個存儲單元中與作為所述多個位線中的至少一個位線的第四位線連接的存儲單元的集合作為第四存儲單元陣列單位時，對所述第四位線施加寫入電壓； 第三選擇電路，將所述第三寫入電路和所述第三位線中的至少一個設為連接或非連接; 第四選擇電路，將所述第四寫入電路和所述第四位線中的至少一個設為連接或非連接；以及 第二字線驅(qū)動電路，驅(qū)動所述多個字線， 從所述第一字線驅(qū)動電路向所述第二字線驅(qū)動電路，將所述第一存儲單元陣列單位、第二存儲單元陣列單位、第四存儲單元陣列單位以及第三存儲單元陣列單位以這個順序進行排列， 第三導通電阻值比第四導通電阻值大，其中，所述第三導通電阻值是在所述第三選擇電路連接所述第三寫入電路和所述第三位線時的所述第三選擇電路的電阻，所述第四導通電阻值是在所述第四選擇電路連接所述第四寫入電路和所述第四位線時的所述第四選擇電路的電阻。
8.如權(quán)利要求1 7的任一項所述的電阻變化型非易失性存儲裝置，其特征在于， 所述第一選擇電路以及第二選擇電路的每一個由位線選擇開關元件和電流限制元件構(gòu)成，其中， 所述位線選擇開關元件，向?qū)奈痪€施加寫入電壓；所述電流限制元件，與所述位線選擇開關元件串聯(lián)連接，與由NMOS晶體管構(gòu)成的N型電流限制元件和由PMOS晶體管構(gòu)成的P型電流限制元件并聯(lián)連接， 所述N型電流限制元件和所述P型電流限制元件以一方導通時，另一方截止的方式被選擇導通， 構(gòu)成所述第一選擇電路的所述N型電流限制元件以及P型電流限制元件中成為導通一方的導通電阻值比構(gòu)成所述第二選擇電路的所述N型電流限制元件以及P型電流限制元件中的成為導通的一方的導通電阻值大。
9.如權(quán)利要求1 8的任一項所述的電阻變化型非易失性存儲裝置，其特征在于， 所述多個存儲單元的每一個，將所述電阻變化元件、以及具有非線性的電流電壓特性的電流控制元件串聯(lián)連接而構(gòu)成。
10.一種電阻變化型非易失性存儲裝置的選擇電路的導通電阻值的計算方法，其特征在于， 在具有共同連接多個字線并從字線驅(qū)動電路順序地配置的k個存儲單元陣列單位的電阻變化型非易失性存儲裝置中，將由所述存儲單元陣列單位劃分的(k-1)個劃區(qū)的每個的所述字線的布線電阻設為RWL，將在與字線驅(qū)動電路最近的第一存儲單元陣列單位中作為選擇的存儲單元的選擇存儲單元和寫入電路連接的第I個選擇電路的導通電阻設為R(1)，所述選擇存儲單元從第二電阻狀態(tài)變遷到電阻值更小的第一電阻狀態(tài)時，在對流向所述選擇存儲單元的電流進行將第一低電阻化電流值設為IO的設定的情況下， 至少使用所述IO和所述RWL的積、和所述變量h，來對從所述字線驅(qū)動電路到第h個存儲單元陣列單位為止的、作為各字線的每個劃區(qū)的電壓下降量總和的所述字線的電壓下降量VW (h)進行計算，至少使用所述10、所述R (I)、以及所述VW (h)，來對將在第h個存儲單元陣列單位所選擇的存儲單元和寫入電路進行連接的第h個選擇電路的導通電阻R (h)進行計算，由此設定與第I個 第k個存儲單元陣列單位對應的第I個 第k個選擇電路的導通電阻值以使與第I個 第k個存儲單元陣列單位對應的第I個 第k個低電阻化電流值大體相等，其中I <h<k。
11.如權(quán)利要求10所述的電阻變化型非易失性存儲裝置的選擇電路的導通電阻值的計算方法，其特征在于， 將所述k設為5， 將所述第I個 第5個選擇電路的每一個導通電阻值的倒數(shù)的比分別規(guī)定為以0.81、0.88,0.94,0.98、1.00作為中心的±0.04的范圍內(nèi)。
12.—種電阻變化型非易失性存儲元件的寫入方法，是權(quán)利要求1 9的任一項所述的電阻變化型非易失性存儲裝置的寫入方法， 所述第一字線驅(qū)動電路選擇地驅(qū)動所述多個字線， 所述第一寫入電路以及第二寫入電路分別對所述第一位線以及第二位線同時施加寫入電壓，從而對所述第一存儲單元陣列單位以及第二存儲單元陣列單位的每一個所包含的第一存儲單元以及第二存儲單元同時進行寫入。
13.—種電阻變化型非易失性存儲裝置，其特征在于，具有: 多個位線； 與所述多個位線交叉的多個字線以及多個源極線；多個存儲單元，配置在所述多個位線和所述多個源極線的交點，包含由所述多個字線的每一個控制導通以及截止的選擇元件和電阻變化元件而構(gòu)成，且在第一電阻狀態(tài)以及第二電阻狀態(tài)的至少兩個電阻狀態(tài)可逆地變化； 第一寫入電路，在將所述多個存儲單元中與作為所述多個位線中的至少一個位線的第一位線連接的存儲單元的集合作為第一存儲單元陣列單位時，對所述第一位線施加寫入電壓； 第二寫入電路，在將所述多個存儲單元中與作為所述多個位線中的所述第一位線不同的至少一個位線的第二位線連接的存儲單元的集合作為第二存儲單元陣列單位時，對所述第二位線施加寫入電壓； 第一選擇電路，將所述第一寫入電路和所述第一位線中的至少一個設為連接或非連接； 第二選擇電路， 將所述第二寫入電路和所述第二位線中的至少一個設為連接或非連接； 第一源極線驅(qū)動電路，驅(qū)動所述多個源極線；以及 字線驅(qū)動電路，選擇地驅(qū)動所述多個字線， 在所述多個存儲單元中，包含以數(shù)據(jù)存儲為目的的存儲單元和不以數(shù)據(jù)存儲為目的的存儲單元， 所述第一寫入電路以及第二寫入電路，分別對所述第一位線以及第二位線同時施加寫入電壓， 在由所述第一寫入電路以及第二寫入電路同時執(zhí)行寫入的多個存儲單元的寫入單位中，在相同的字線上包含以所述數(shù)據(jù)存儲作為目的存儲單元和不以所述數(shù)據(jù)存儲作為目的存儲單兀， 相對于所述第一源極線驅(qū)動電路，所述第一存儲單元陣列單位比所述第二存儲單元陣列單位較近地配置， 第一導通電阻值比第二導通電阻值大，其中，所述第一導通電阻值是所述第一存儲單元陣列單位包含的作為所述選擇元件的第一選擇元件的導通狀態(tài)的電阻值，所述第二導通電阻值是在所述第二存儲單元陣列單位中包含的作為所述選擇元件的第二選擇元件的的導通狀態(tài)的電阻值。
14.如權(quán)利要求13所述的電阻變化型非易失性存儲裝置，其特征在于，還具有: 第三寫入電路，在將所述多個存儲單元中與作為所述多個位線中的至少一個位線的第三位線連接的存儲單元的集合作為第三存儲單元陣列單位時，對所述第三位線施加寫入電壓； 第四寫入電路，在將所述多個存儲單元中與作為所述多個位線中的至少一個位線的第四位線連接的存儲單元的集合作為第四存儲單元陣列單位時，對所述第四位線施加寫入電壓； 第三選擇電路，將所述第三寫入電路和所述第三位線中的至少一個設為連接或非連接; 第四選擇電路，將所述第四寫入電路和所述第四位線中的至少一個設為連接或非連接；以及第二源極線驅(qū)動電路，驅(qū)動所述多個源極線， 從所述第一源極線驅(qū)動電路向第二源極線驅(qū)動電路，所述第一存儲單元陣列單位、第二存儲單元陣列單位、第四存儲單元陣列單位、以及第三存儲單元陣列單位以這個順序被排列， 第三導通電阻值比第四導通電阻值大，其中，所述第三導通電阻值是所述第三存儲單元陣列單位包含的作為所述選擇元件的第三選擇元件的導通狀態(tài)的電阻值，所述第四導通電阻值是在所述第四存儲單元陣列單位中包含的作為所述選擇元件的第四選擇元件的的導通狀態(tài)的電阻值。
15.如權(quán)利要求13所述的電阻變化型非易失性存儲裝置，其特征在于， 在所述多個存儲單元中，包含:第三存儲單元陣列單位，作為與所述第一位線連接的存儲單元的集合；第四存儲單元陣列單位，與所述第二位線連接，作為所述多個源極線和所述多個字線與所述第三存儲單元陣列單位共同連接的存儲單元的集合， 所述電阻變化型非易失性存儲裝置， 相對于所述第一源極線驅(qū)動電路，所述第三存儲單元陣列單位比所述第四存儲單元陣列單位較近地配置， 相對于所述第一寫入電路，所述第一存儲單元陣列單位比所述第三存儲單元陣列單位較近地配置， 相對于所述第二寫入電路，所述第二存儲單元陣列單位比所述第四存儲單元陣列單位較近地配置， 第三導通電阻值比第四導通電阻值大，其中，所述第三導通電阻值是所述第三存儲單元陣列單位包含的作為所述選擇元件的第三選擇元件的導通狀態(tài)的電阻值，所述第四導通電阻值是在所述第四存儲單元陣列單位中包含的作為所述選擇元件的第四選擇元件的導通狀態(tài)的電阻值， 所述第一導通電阻值比所述第三導通電阻值大， 所述第二導通電阻值比所述第四導通電阻值大。
16.一種權(quán)利要求13 15的任一項所記載的電阻變化型非易失性存儲裝置的寫入方法， 所述第一源極線驅(qū)動電路，選擇地驅(qū)動所述多個源極線， 所述字線驅(qū)動電路在所述多個字線中選擇地驅(qū)動與所述第一源極線驅(qū)動電路驅(qū)動的源極線對應的字線， 所述第一寫入電路以及第二寫入電路分別對所述第一位線以及第二位線同時施加寫入電壓，從而對所述第一存儲單元陣列單位以及第二存儲單元陣列單位的每一個所包含的第一存儲單元以及第二存儲單元同時進行寫 入。
全文摘要
本發(fā)明提供一種在用于寫入速度改善的多比特同時寫入中，實現(xiàn)減少存儲單元的位置的偏差的寫入的電阻變化型非易失性存儲裝置。該電阻變化型非易失性存儲裝置具有多個位線、多個字線、多個存儲單元、第一寫入電路(例如，寫入電路(60-0))、第二寫入電路(例如，寫入電路(60-k-1))、第一選擇電路(例如，選擇電路(S0_0))、第二選擇電路(例如，選擇電路(S0_k-1))、以及第一字線驅(qū)動電路(字線驅(qū)動電路(40-1))；其中，構(gòu)成第一選擇電路(例如，構(gòu)成選擇電路(S0_0)的NMOS晶體管(TS0_0_0～TS0_0_m-1))導通電阻值比第二選擇電路(例如，構(gòu)成選擇電路(S0_k-1)的NMOS晶體管(TS0_k-1_0～TS0_k-1_m-1))的導通電阻值大。
文檔編號G11C13/00GK103229244SQ20128000385
公開日2013年7月31日 申請日期2012年11月26日 優(yōu)先權(quán)日2011年11月29日
發(fā)明者川原昭文, 東亮太郎, 島川一彥, 田邊浩平 申請人:松下電器產(chǎn)業(yè)株式會社