專利名稱：一個可調(diào)整的靜態(tài)隨機(jī)存儲器自定時電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲器自定時電路，尤其涉及一種可調(diào)整的靜態(tài)隨機(jī)存儲器自定時電路。
背景技術(shù)：
基于復(fù)制位線的自定時電路技術(shù)在靜態(tài)隨機(jī)存儲器(SRAM)設(shè)計中經(jīng)常使用。一般地，自定時電路由以下部分組成:存儲單元陣列中的包含復(fù)制位線的冗余列，復(fù)制列選和預(yù)充電路，下拉放電電路和電壓探測器。冗余列、復(fù)制列選和預(yù)充電路保證復(fù)制位線的負(fù)載和正常位線相同，可以模擬正常位線的放電和預(yù)充電過程。下拉放電電路，用于模擬正常的存儲單元對位線的放電。電壓探測器用于探測復(fù)制位線上的電壓，當(dāng)其達(dá)到設(shè)定的電壓值時產(chǎn)生反饋信號，指示控制電路陣列中位線電壓差滿足要求，靈敏放大器可以開始工作。整個定時的長短由復(fù)制位線的負(fù)載大小和下拉放電電路的強(qiáng)弱決定。一般地，復(fù)制位線的負(fù)載由陣列的尺寸所限制無法進(jìn)行調(diào)整，一般設(shè)計中需要小心的設(shè)計下拉電路的強(qiáng)弱，既不能太強(qiáng)導(dǎo)致定時太短，電路功能出錯，又不能太弱導(dǎo)致定時太長，芯片速度太慢。而一旦設(shè)計中確定了一個下拉強(qiáng)度，考慮到實際芯片生產(chǎn)和設(shè)計模擬的偏差，為了獲得一個合適的設(shè)置，可能需要經(jīng)過多次重復(fù)設(shè)計，流片生產(chǎn)和測試才能夠確定。這樣子既浪費(fèi)時間也浪費(fèi)人力和資金。

發(fā)明內(nèi)容
為了解決背景技術(shù)中所存在的技術(shù)問題，本發(fā)明提出了一種可調(diào)整的靜態(tài)隨機(jī)存儲器自定時電路?？梢栽谝粋€靜態(tài)隨機(jī)存儲器芯片上實現(xiàn)多個可選擇的不同的下拉放電強(qiáng)度，以便快速準(zhǔn)確的找到最合適的。本發(fā)明的技術(shù)解決方案是:一種可調(diào)整的靜態(tài)隨機(jī)存儲器自定時電路，其特殊之處在于:包括依次連接的下拉強(qiáng)度控制電路、下拉放電電路、冗余列、復(fù)制列選和預(yù)充電路及電壓探測器；上述下拉放電電路至少有2組；上述復(fù)制列選和預(yù)充電路包括復(fù)制列選電路和預(yù)充電路。上述下拉放電電路由晶體管NPG和晶體管NPD組成。本發(fā)明的優(yōu)點是:1.靈活快速。通過增加多個下拉放電電路，并通過外部信號對這多個下拉放電電路進(jìn)行開關(guān)控制。只需要經(jīng)過一次設(shè)計和流片生產(chǎn)，就可以在測試時通過外部控制信號對下拉放電電路進(jìn)行實時控制，從而找到最合適的下拉放電強(qiáng)度。2.節(jié)約成本。因為只需要經(jīng)過一次設(shè)計和流片生產(chǎn)，就可以在測試時通過外部控制信號對下拉放電電路進(jìn)行實時控制，從而找到最合適的下拉放電強(qiáng)度。


圖1是本發(fā)明電路結(jié)構(gòu)圖2是本發(fā)明的一組下拉放電電路圖；圖3是本發(fā)明復(fù)制列選和預(yù)充電路和電壓探測器的電路圖；圖4是本發(fā)明多組下拉放電并聯(lián)電路圖；圖5是本發(fā)明的一個有4種可選下拉放電強(qiáng)度的下拉強(qiáng)度控制電路圖。
具體實施例方式參見圖1，圖1是本發(fā)明電路結(jié)構(gòu)圖。該自定時電路包括冗余列、復(fù)制列選和預(yù)充電路、下拉放電電路、下拉強(qiáng)度控制電路和電壓探測器。復(fù)制位線DBL位于冗余列中，并連接到復(fù)制列選和預(yù)充電路、下拉放電電路。復(fù)制列選和預(yù)充電路由復(fù)制字線DWL控制，對復(fù)制位線DBL進(jìn)行預(yù)充操作，并輸出信號RDBL作為電壓探測器的輸入。下拉強(qiáng)度控制電路的輸入為調(diào)節(jié)信號TRM，輸出為使能信號EN。下拉放電電路連接至復(fù)制位線DBL、復(fù)制位線DffL和使能信號EN，其中EN的位寬和下拉放電電路的數(shù)量相同(本實例中數(shù)量為4，即可實現(xiàn)至少4種可選的下拉強(qiáng)度)。每一位EN信號控制一個下拉放電電路，當(dāng)DWL和EN同時有效時，對應(yīng)的下拉放電電路工作。電壓探測器根據(jù)輸入的RDBL上電壓的變化，產(chǎn)生定時反饋ST信號。參見圖2，圖2是本發(fā)明的一個下拉放電電路圖。在SRAM中，下拉放電電路采用類似于存儲單元的放電通路的電路結(jié)構(gòu)。只有當(dāng)DWL和控制信號EN同時都為‘I’時，下拉電路才有效，如此通過很簡單的兩個晶體管NPG和NPD就能實現(xiàn)下拉放電電路，版圖面積很小，即使放置多個下拉電路也不會影響整個芯片的面積。參見圖3，圖3是本發(fā)明復(fù)制列選和預(yù)充電路和電壓探測器的電路圖。晶體管PPRE為預(yù)充電路，由DWL信號控制，當(dāng)DWL為‘I’時，停止對DBL的預(yù)充；當(dāng)DWL為‘0’時，晶體管PPRE導(dǎo)通，DBL被預(yù)充至電源電壓VDD。晶體管NPS和PPS構(gòu)成了一個互補(bǔ)傳輸門為列選電路，這里他們處于常開狀態(tài)。DBL經(jīng)過傳輸門與RDBL相連，RDBL作為電壓探測器INV的輸入。INV的輸出為反饋信號ST。電壓探測器采用一個標(biāo)準(zhǔn)的反相器，電路結(jié)構(gòu)簡單，節(jié)省面積。標(biāo)準(zhǔn)反相器的反轉(zhuǎn)點大概在1/2電源電壓VDD。當(dāng)輸入信號，即復(fù)制位線，的電壓低于1/2電源電壓時，反相器輸出的反饋信號為‘1’，否則為‘0’，從而完成電壓的探測和識另O。定時開始時，復(fù)制位線被預(yù)充到VDD，輸出的定時反饋信號ST為‘0’，復(fù)制字線DWL打開后，復(fù)制位線開始經(jīng)由下拉放電電路開始放電，當(dāng)復(fù)制位線下拉至反轉(zhuǎn)點1/2*VDD后，輸出的定時反饋信號ST為‘I，。參見圖4，圖4是本發(fā)明多組下拉放電并聯(lián)電路圖。共四組，分別由使能信號EN〈3>…ΕΝ〈0>控制。只有當(dāng)DWL和對應(yīng)的EN信號都為‘I’時，對應(yīng)的下拉放電電路才工作，將復(fù)制位線DBL進(jìn)行放電。通過使能信號EN控制同時工作的下拉放電電路的數(shù)量就可以控制下拉放電強(qiáng)度。下拉放電電路的數(shù)量可以根據(jù)需要調(diào)整，每個下拉放電電路的尺寸也可以不同。參見圖5，圖5是本發(fā)明的一個有4種可選下拉放電強(qiáng)度的下拉強(qiáng)度控制電路圖。下拉控制電路是一個譯碼器，輸入一個M位的控制信號(M為正整數(shù))，經(jīng)過譯碼邏輯后最多可實現(xiàn)2M (2的M次方)種下拉放電強(qiáng)度的控制，具體譯碼邏輯可以根據(jù)需要設(shè)計。下拉控制電路能夠根據(jù)輸入信號選擇一定數(shù)目的下拉放電電路進(jìn)行工作，一般地可選的下拉強(qiáng)度種類就越多，下拉放電 強(qiáng)度的可調(diào)節(jié)范圍越大，步長越小。輸入信號TRIM是一個M位的控制信號(Μ為正整數(shù))。輸出為EN為一個N位的控制信號，分別對應(yīng)N個下拉放電電路。通過此控制電路最多可實現(xiàn)下拉放電強(qiáng)度的控制(N為正整數(shù)，且NS 2μ)。本實例中該譯碼器的輸入TRIM的位寬M為2，能夠?qū)崿F(xiàn)4種下拉強(qiáng)度的選擇。反相器(I)的輸入為接地，輸出為使能新號EN的第一位ΕΝ〈0> ;或門(2)的輸入為控制信號TRM的第一位TRM〈0>和第二位TRM〈1>，輸出為使能信號EN的第二位EN〈1> ;緩沖器(3)的輸入為控制信號TRM的第二位TRM〈1>，輸出為使能信號EN的第三位EN〈2> ;與門(4)的輸入為控制信號TRM的第一位TRM〈0>和第二位TRM〈1>，輸出為使能信號EN的第四位EN〈3> ；當(dāng)控制信號TRM為2’ bOO時，使能信號EN為4’ bOOOl，只有第一個下拉單元是有效的；當(dāng)控制信號TR頂為2’ b01時，使能信號EN為4’ bOOll，第一個和第二個下拉單元是有效的；當(dāng)控制信號TRM為2’blO時，使能信號EN為4’bOlll，第一個、第二個和第三個下拉單元是有效的；當(dāng)控制信號TR頂為2’ bll時 ，使能信號EN為4’ bllll，所有下拉單元都是有效的。
權(quán)利要求
1.一種可調(diào)整的靜態(tài)隨機(jī)存儲器自定時電路，其特征在于:包括依次連接的下拉強(qiáng)度控制電路、下拉放電電路、冗余列、復(fù)制列選和預(yù)充電路及電壓探測器；所述下拉放電電路至少有2組；所述復(fù)制列選和預(yù)充電路包括復(fù)制列選電路和預(yù)充電路。
2.根據(jù)權(quán)利要求1所述的可調(diào)整的靜態(tài)隨機(jī)存儲器自 定時電路，其特征在于:所述下拉放電電路由晶體管NPG和晶體管NPD組成。
全文摘要
本發(fā)明涉及一種可調(diào)整的靜態(tài)隨機(jī)存儲器自定時電路。包括依次連接的下拉強(qiáng)度控制電路、下拉放電電路、冗余列、復(fù)制列選和預(yù)充電路及電壓探測器。本發(fā)明提供了一種靈活快速、節(jié)約成本的可調(diào)整的靜態(tài)隨機(jī)存儲器自定時電路。
文檔編號G11C11/413GK103219036SQ201210563448
公開日2013年7月24日 申請日期2012年12月21日 優(yōu)先權(quán)日2012年12月21日
發(fā)明者拜福君, 付妮 申請人:西安華芯半導(dǎo)體有限公司