專利名稱：分布式自定時電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種自定時電路，尤其涉及一種靜態(tài)隨機存儲器中應用的分布式自定時電路。
背景技術(shù)：
基于復制位線的自定時電路技術(shù)在靜態(tài)隨機存儲器設計中經(jīng)常使用。通常下拉放電電路，用于模擬正常的存儲單元對位線的放電。電壓探測器用于探測復制位線上都電壓，當其達到設定的電壓值時產(chǎn)生反饋信號，指示控制電路陣列中位線電壓差滿足要求，靈敏放大器可以開始工作(如圖1)。雖然整個定時的長短主要由復制位線的負載大小和下拉放電電路的強弱決定，但是下拉放電電路的位置對定時的長短也有影響。由于芯片版圖的限制，一般下拉放電電路放置在冗余列的兩端，無論放在哪一端，自定時電路模擬的都只是離下拉放電電路最近的存儲單元的放電過程。準確地說自定時電路產(chǎn)生的延時與離自己最近的存儲單元正常讀寫所需要的延時最匹配，而與距離越遠的存儲單元需要的延時越不匹配。這種不匹配可能會導致芯片性能的損失甚至功能錯誤。

發(fā)明內(nèi)容
為了解決背景技術(shù)中所存在的技術(shù)問題，本發(fā)明提出了一種分布式自定時電路?？梢詼蚀_地模擬每一行存儲單元的放電過程，保證自定時電路產(chǎn)生的延時始終與讀寫所需的延時匹配，從而提高芯片的穩(wěn)定性。本發(fā)明的技術(shù)解決方案是:一種分布式自定時電路，包括冗余列，其特殊之處在于:冗余列包含至少I個冗余，冗余列相鄰設置有下拉放電電路列；下拉放電電路列中的下拉放電電路與冗余列中的冗余個數(shù)相同且一一對應設置；每個下拉放電電路連接到與其對應的冗余的復制位線片段上。各冗余中的復制位線片段依次連接構(gòu)成復制位線DBL。分布式自定時電路還包括復制列選和預充電路、電壓探測器。冗余列經(jīng)復制位線DBL連接至復制列選和預充電路。本發(fā)明的優(yōu)點是:1.提高穩(wěn)定性。由于每一個下拉放電電路和一個冗余相鄰設置，并在該冗余處連接至復制位線DBL。因此可以準確地模擬每一行存儲單元的放電過程，保證自定時電路產(chǎn)生的延時始終與讀寫所需的延時匹配，從而提高芯片的穩(wěn)定性。2.節(jié)省布局空間。由于下拉放電電路采用類似于存儲單元的放電通路的電路結(jié)構(gòu)，所以可以方便的在版圖中為每一行存儲單元匹配一個下拉放電電路，且不會造成較大的芯片面積增加。另外由于不需要位于冗余列兩端的下拉放電電路，已可以節(jié)省版圖面積。


圖1是本發(fā)明原靜態(tài)隨機存儲器的自定時電路圖。圖2是本發(fā)明的自定時電路圖。
圖3是本發(fā)明的一個下拉放電電路圖。圖4是本發(fā)明的復制列選和預充電路，電壓探測器的電路圖。
具體實施例方式參見圖2，本發(fā)明在正常的存儲單元陣列的冗余列附近增加一個下拉放電電路列。下拉放電電路列中的每個下拉放電電路都能夠獨立的工作完成定時。每個下拉放電電路和與陣列中與其相鄰的每一行對齊。對齊后的每個下拉放電電路與存儲單元陣列的一行對應，存儲單元有多少行就需要有多少個下拉放電電路:一方面下拉放電的開啟將由對應的該行的字線(WL_0，WL_1，一,WI^N)獨立控制，而不是由復制字線DWL共同控制；另一方面下拉放電電路與復制位線DBL的連接也位于該行的位置，而不是冗余列的兩端。無論對哪一行進行讀寫，都可以使用與該行對應的下拉放電電路來模擬本行正常存儲單元的放電過程，從而保證自定時電路產(chǎn)生的延時始終是匹配的。另外，復制字線DWL還是必要的，僅用來控制復制位線DBL的預充:無論下拉放電電路列中的哪一個開始工作，都需要停止復制位線DBL的預充。復制列選和預充電路連接至復制位線DBL，由復制字線DWL控制對DBL進行預充電，DBL經(jīng)過復制列選連接至電壓探測器。參見圖3，本發(fā)明的一個下拉放電電路采用類似于存儲單元的放電通路的電路結(jié)構(gòu)。當DWL為‘I’時下拉電路有效。由于下拉放電電路的結(jié)構(gòu)與存儲單元類似，所以可以方便的在版圖中為每一行存儲單元匹配一個下拉放電電路，且不會造成較大的芯片面積增力口。下拉放電電路采用類似于存儲單元的放電通路的版圖結(jié)構(gòu)。每個下拉放電電路和存儲單元的版圖高度相同。一般的存儲單元的邊沿為冗余單元，我們在冗余單元的邊沿再增加一個等高的下拉放電電路，由于結(jié)構(gòu)上的相似性，不需要額外的走線就能在版圖上實現(xiàn)以下兩個目的:一方面下拉放電電路可以與存儲單元共享同一根字線，另一方面，下拉放電電路可以很方便的就近連接到復制位線上。

參見圖4，圖4是本發(fā)明的復制列選和預充、電壓探測器電路圖。晶體管PPRE為預充電路，由DWL信號控制，當DWL為‘I’時，停止對DBL的預充；當DWL為‘0’時，晶體管PPRE導通，DBL被預充至電源電壓VDD。晶體管NPS和PPS構(gòu)成了一個互補傳輸門為列選電路，這里他們處于常開狀態(tài)。DBL經(jīng)過傳輸門與RDBL相連，RDBL作為電壓探測器INV的輸入。INV的輸出為反饋信號ST。電壓探測器采用一個標準的反相器，電路結(jié)構(gòu)簡單，節(jié)省面積。標準反相器的反轉(zhuǎn)點大概在1/2電源電壓VDD。當輸入信號，即復制位線，的電壓低于1/2電源電壓時，反相器輸出的反饋信號為‘1’，否則為‘0’，從而完成復制位線上電壓的探測和識別。定時開始時，復制位線被預充到VDD，輸出反饋信號為‘0’，復制字線DWL打開后，復制位線開始經(jīng)由下拉放電電路開始放電，當復制位線下拉至反轉(zhuǎn)點1/2*VDD后，輸出反饋信號為‘I’。
權(quán)利要求
1.一種分布式自定時電路，包括冗余列，其特征在于:所述冗余列包含至少I個冗余，所述冗余列相鄰設置有下拉放電電路列；所述下拉放電電路列中的下拉放電電路與冗余列中的冗余個數(shù)相同且一一對應設置；所述每個下拉放電電路連接到與其對應的冗余的復制位線片段上。
2.根據(jù)權(quán)利要求1所述的分布式自定時電路，其特征在于:所述分布式自定時電路還包括復制列選和預充電路、電壓探測器。
3.根據(jù)權(quán)利要求1所述的分布式自定時電路，其特征在于:所述各冗余中的復制位線片段依次連接構(gòu)成復制位線DBL。
4.根據(jù)權(quán)利要求1所述的分布式自定時電路，其特征在于:所述冗余列經(jīng)復制位線DBL連接至復制列選和預充電路。
全文摘要
本發(fā)明涉及一種靜態(tài)隨機存儲器中應用的分布式自定時電路。包括冗余列包含至少1個冗余，冗余列相鄰設置有下拉放電電路列；下拉放電電路列中的下拉放電電路與冗余列中的冗余個數(shù)相同且一一對應設置；每個下拉放電電路連接到與其對應的冗余的復制位線片段上。本發(fā)明提供了一種穩(wěn)定性高、節(jié)省布局空間的分布式自定時電路。
文檔編號G11C11/413GK103137189SQ20121056355
公開日2013年6月5日 申請日期2012年12月21日 優(yōu)先權(quán)日2012年12月21日
發(fā)明者拜福君, 付妮 申請人:西安華芯半導體有限公司