專利名稱：移位緩存器及其驅(qū)動方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種顯示器的技術(shù)，且特別是有關(guān)于一種移位緩存器及其驅(qū)動方法。
背景技術(shù)：
在目前液晶顯示器的制程中，有部分的廠商透過柵極驅(qū)動電路基板(GatedriverOn Array, GOA)的技術(shù)制作移位緩存器，來減少顯示器面板對于大量驅(qū)動IC的材料依賴性，藉以符合輕薄短小的設(shè)計趨勢。隨著顯示器解析度的提升，顯示器像素與像素之間的距離越來越小，進而使得像素驅(qū)動時，像素之間的相互影響更加明顯，其中一個問題是已經(jīng)完成充電(亦即顯示數(shù)據(jù)的更新)的像素的電位會受到后續(xù)進行充電的像素電位耦合影響，進而可能造成畫面顯示異常問題。另外，在目前液晶顯示面板的像素陣列結(jié)構(gòu)中，有一種被稱為半源極驅(qū)動(halfsource driving,HSD)架構(gòu)。所述的HSD架構(gòu)借著將掃描線的數(shù)目加倍可以使得數(shù)據(jù)線的數(shù)目減半，且由于數(shù)據(jù)線的數(shù)目減半，所以源極驅(qū)動器的價格也會相對地降低。然而在柵極驅(qū)動電路基板上若采用HSD架構(gòu)時(無論是GOA架構(gòu)或是以IC封裝的柵極驅(qū)動器架構(gòu))上述已經(jīng)完成充電(亦即顯示數(shù)據(jù)的更新)的像素的電位會受到后續(xù)進行充電的像素電位耦合影響，進而可能造成畫面顯示異常問題更加明顯。

發(fā)明內(nèi)容
本發(fā)明提出一種顯示器的驅(qū)動方法，掃描信號提供預(yù)充脈沖，以降低前充的像素電位會受到后充的像素電位耦合影響。本發(fā)明提出一種能夠在一幀中輸出兩個脈沖移位緩存器及其驅(qū)動方法。因此，本發(fā)明實施例的移位緩存器包括有第一移位緩存器串與第二移位緩存器串。所述的第一移位緩存器串用以接收第一啟始信號并輸出第一級控制信號。所述的第二移位緩存器串電性連接于第一移位緩存器串。所述的第二移位緩存器串用以接收第一級控制信號以及第二啟始信號，并根據(jù)第一級控制信號以及第二啟始信號以輸出第一級掃描信號的第一脈沖，再根據(jù)第二啟始信號輸出第一級掃描信號的第二脈沖，其中第一脈沖與第二脈沖的脈沖寬度不同。接著，本發(fā)明實施例的移位緩存器的驅(qū)動方法，用以驅(qū)動第一移位緩存器串與一第二移位緩存器串，其驅(qū)動方法包括有:提供第一啟始信號至第一移位緩存器串，以使第一移位緩存器串輸出第一級控制信號；及提供第一級控制信號以及第二啟始信號至第二移位緩存器串，以使第二移位緩存器串根據(jù)第一級控制信號以及第二啟始信號以輸出第一級掃描信號的第一脈沖，再根據(jù)第二啟始信號輸出第一級掃描信號的第二脈沖，其中第一脈沖與第二脈沖的脈沖寬度不同。另外，本發(fā)明實施例的移位緩存器包括有移位緩存器串。所述的移位緩存器串具有第一下拉單元與第二下拉單元。所述的移位緩存器串用以接收控制信號以及啟始信號，并根據(jù)控制信號以及啟始信號以輸出第一級掃描信號的第一脈沖，再根據(jù)啟始信號輸出第一級掃描信號的第二脈沖，其中第一脈沖與第二脈沖的脈沖寬度不同。綜上所述，本發(fā)明的移位緩存器及其驅(qū)動方法，于掃描信號提供一個預(yù)充脈沖對后像素進行充電，以縮小后續(xù)像素充電時，充電前電位及充電后需達到的電位的電位差，進而避免前像素的電位會受到后續(xù)像素充電時的電位耦合影響，藉此來改善畫面顯示異常問題。為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并配合附圖，作詳細說明如下。


圖1繪示為本發(fā)明實施例的電路方塊圖。圖2繪示為本發(fā)明實施例的信號波形示意3A與圖3B分別為本發(fā)明第一級第一移位緩存器與第一級第二移位緩存器的第一實施例的細部電路示意圖。圖4A與圖4B分別為本發(fā)明第一級第一移位緩存器與第一級第二移位緩存器的第二實施例的細部電路示意圖。圖5A與圖5B分別為本發(fā)明第一級第一移位緩存器與第一級第二移位緩存器的第三實施例的細部電路示意圖。

圖6繪示為本發(fā)明實施例的驅(qū)動方法的步驟流程圖。圖7繪示第一移位緩存器串中除第一級外的任一級的第一移位緩存器與第二移位緩存器串中除第一級外的任一級的第二移位緩存器的信號連接方式。圖8為采用本發(fā)明的移位緩存器電路的顯示裝置的示意圖。其中，附圖標記:10第一移位緩存器串If 19、ID第一移位緩存器Ila輸入單元Ilb輸出單元20第二移位緩存器串21 29、2D第二移位緩存器21a輸入單元21b輸出單元25第一下拉單元27第二下拉單元800顯示裝置82移位緩存器電路84數(shù)據(jù)驅(qū)動電路86顯示面板88像素
90數(shù)據(jù)線92掃描線100移位緩存器電路btl節(jié)點bt2節(jié)點Bi輸入信號XBi第二輸入信號Cl電容器C2電容器CKl時脈信號CK2時脈信號G(irG(5)、G(n-l)、G(n)、G(n+l) 掃描信號Κ( ΓΚ(3)、Κ(η_1)、Κ(η)、Κ(η+1) 控制信號PDl下拉晶體管

PD2下拉晶體管SPl啟始信號SP2啟始信號TI T18晶體管VSS電壓源XCKl補時脈信號XCK2補時脈信號S60rS603方法步驟說明
具體實施例方式請參照圖1，其為本發(fā)明實施例的電路方塊圖。如圖1所示，本發(fā)明第一實施例的移位緩存器電路100包括有第一移位緩存器串10與第二移位緩存器串20。第一移位緩存器串10包括有第一級第一移位緩存器11與第二級第一移位緩存器13。所述的第一級第一 移位緩存器11用以接收啟始信號SP2、時脈信號CK2、互補時脈信號XCK2與第二級控制信號K (2)，并輸出第一級控制信號K(I)給第一級第二移位緩存器21及第二級第一移位緩存器13。所述的第二級第一移位緩存器13用以接收第一級控制信號K (I)、時脈信號CK2、互補時脈信號XCK2與次一級控制信號K (3)，并輸出第二級控制信號K (2)給第二級第二移位緩存器23及次一級第一移位緩存器(圖中未示)，可依此類推至第η級第一移位緩存器。第二移位緩存器串20包括有第一級第二移位緩存器21與第二級第二移位緩存器23。所述的第一級第二移位緩存器21用以接收啟始信號SP1、時脈信號CK1、互補時脈信號XCK1、第一級控制信號K(I)與第二級掃描信號G(2)，并輸出第一級掃描信號G(l)。所述的第二級第二移位緩存器23用以接收第一級掃描信號G(I)、時脈信號CK1、互補時脈信號XCKl、第二級控制信號K (2)與次一級掃描信號G (3)，并輸出第二級掃描信號G (2)，可依此類推至第η級第二移位緩存器。
接下來，請參照圖2，其為本發(fā)明實施例的信號波形示意圖。如圖2所示，圖2中分割時間軸的虛線具兩兩之間具有相同的時間長度，并且第一級第一移位緩存器11所接收的啟始信號SP2于一個幀的期間提供一個脈沖，并根據(jù)時脈信號CK2、互補時脈信號XCK2與第二級控制信號K(2)而輸出第一級控制信號K(I)給第一級第二移位緩存器21及第二級第一移位緩存器13。接著，第一級第二移位緩存器21所接收的啟始信號SPl于一個幀的期間提供兩個脈沖，并根據(jù)時脈信號CK1、互補時脈信號XCK1、第一級控制信號K(I)與第二級掃描信號G(2)而輸出第一級掃描信號G(I)。此外，第一級第二移位緩存器21根據(jù)第一級控制信號K(I)以及啟始信號SPl以輸出第一級掃描信號G(I)的第一脈沖，再根據(jù)啟始信號SPl輸出第一級掃描信號G(I)的第二脈沖，其中第一脈沖與第二脈沖的脈沖寬度不同。更進一步說，所述的第一脈沖的脈沖寬度可為第二脈沖的脈沖寬度的一半。另外，第一下拉單元25(如圖3Β所示)與第二下拉單元27 (如圖3Β所示)根據(jù)第一級控制信號K(I)導(dǎo)通，以形成第一級掃描信號G(I)的第一脈沖。因此，本發(fā)明實施例利用第一脈沖對像素進行預(yù)先充電，以縮小像素透過第一級掃描信號G(I)的第二脈沖進行充電時，充電前及充電后的電位差。藉此，于像素進行充電時，可降低像素的電壓耦合情形影響了先前已經(jīng)完成充電的像素的電位，并改善畫面顯示異常問題。舉例而言，在一幀(Frame Period)中，第二級掃描信號G (2)的第二脈沖控制接收第二級掃描信號的像素進行更新時，由于在此之前已經(jīng)透過第二級掃描信號G(2)的第一脈沖控制而進行預(yù)充電，第二級掃描信號G(2)的第二脈沖控制接收第二級掃描信號的像素進行更新時，這些像素電位變化較小。藉此，第二級掃描信號G(2)的第二脈沖所控制的像素更新時的電位變化的對于接收第一掃描信號G(I)的像素(此之前已經(jīng)完成本幀的更新)透過雜散電容所造成的耦合較小，進而改善畫面顯示異常問題。除此之外，請再參照圖2，啟始信號SP2的脈沖落后啟始信號SPl的第一脈沖，舉例而言，啟始信號SPl的脈沖與啟始信號SP2具有相同的脈沖寬度，而啟始信號SP2的脈沖落后啟始信號SPl的第一脈沖半個脈沖寬度。此外，第一級掃描信號G(I)的第一脈沖領(lǐng)先第二級掃描信號G(2)的第一脈沖；第二級掃描信號G(2)的第一脈沖領(lǐng)先第三級掃描信號G (3)的第一脈沖；第一級掃描信號G (I)的第二脈沖領(lǐng)先第二級掃描信號G (2)的第二脈沖，第二級掃描信號的第二脈沖G(2)領(lǐng)先第三級掃描信號G(3)的第二脈沖。請一并參照圖3A與圖3B，圖3A與圖3B分別為本發(fā)明第一級第一移位緩存器與第一級第二移位緩存器的第一實施例的細部電路示意圖。如圖3A所示，第一級第一移位緩存器11包括有輸入單元Ila與輸出單元lib。輸入單元Ila與輸出單元Ilb電性連接于節(jié)點btl。所述的輸入單元Ila接收啟始信號SP2與第二級第一移位緩存器13輸出的第二級控制信號K(2)。所述的輸出單元Ilb接收時脈信號CK2與互補時脈信號XCK2，并根據(jù)節(jié)點btl的電壓位準，以輸出第一級控制信號K(I)。如圖3A所示,輸入單元Ila包括有晶體管T1、T2。具體地,所述的晶體管Tl具有第一端、控制端與第二端。晶體管Tl的第一端電性連接至晶體管Tl的控制端。晶體管Tl的控制端接收啟始信號SP2。晶體管Tl的第二端電性連接至節(jié)點btl。所述的晶體管T2具有第一端、控制端與第二端。晶體管T2的第一端電性連接至晶體管Tl的第二端。晶體管T2的控制端接收第二級控制信號K (2)。晶體管Τ2的第二端接收電壓源VSS。如圖3Α所示，輸出單元Ilb包括有電容器Cl、晶體管Τ3 Τ7。具體地，所述的電容器Cl具有第一端與第二端。電容器Cl的第一端接收時脈信號CK2。所述的晶體管Τ3具有第一端、控制端與第二端。晶體管Τ3的第一端電性連接至電容器Cl的第二端。晶體管Τ3的控制端電性連接至節(jié)點btl，晶體管Τ3的第二端接收電壓源VSS。所述的晶體管T4具有第一端、控制端與第二端。晶體管T4的第一端接收時脈信號CK2。晶體管T4的控制端電性連接至節(jié)點btl。晶體管T4的第二端輸出第一級控制信號K(I)。如圖3A所示，所述的晶體管T5具有第一端、控制端與第二端。晶體管T5的第一端電性連接至晶體管T4的控制端。晶體管T5的控制端電性連接至晶體管T3的第一端。晶體管T5的第二端電性連接至晶體管T4的第二端。所述的晶體管T6具有第一端、控制端與第二端。晶體管T6的第一端電性連接至晶體管T5的第二端。晶體管T6的控制端電性連接至晶體管T5的控制端。晶體管T6的第二端接收電壓源VSS。所述的晶體管T7具有第一端、控制端與第二端。晶體管T7的第一端電性連接至晶體管T6的第一端。晶體管T7的控制端接收互補時脈信號XCK2。晶體管T7的第二端接收電壓源VSS。如圖3B所示，第一級第二移位緩存器21包括有輸入單元21a與輸出單元21b。輸入單元21a與輸出單元21b電性連接至節(jié)點bt2。所述的輸入單元21a接收啟始信號SP1、第二級第二移位緩存器23輸出的第二級掃瞄信號G(2)。所述的輸出單元21b接收時脈信號CKl與互補時脈信號XCK1,并根據(jù)節(jié)點bt2的電壓位準，以輸出第一級掃描信號G(I)。如圖3B所示，輸入單元21a包括有晶體管T8、T9。具體地，所述的晶體管Τ8具有第一端、控制端與第二端。晶體管Τ8的第一端電性連接至晶體管Τ8的控制端。晶體管Τ8的控制端接收啟始信號SP1。晶體管Τ8的第二端電性連接至節(jié)點bt2。所述的晶體管T9具有第一端、控制端與第二端。晶體管T9的第一端電性連接至晶體管T8的第二端。晶體管T9的控制端接收第二級掃描信號G (2)。晶體管T9的第二端接收電壓源VSS。

如圖3B所示，輸出單元21b包括有電容器C2、晶體管Τ1(ΓΤ14。具體地，所述的電容器C2具有第一端與第二端。電容器C2的第一端接收時脈信號CK1。所述的晶體管TlO具有第一端、控制端與第二端。晶體管TlO的第一端電性連接至電容器C2的第二端。晶體管TlO的控制端電性連接至節(jié)點bt2。晶體管TlO的第二端接收電壓源VSS。所述的晶體管Tll (即輸出晶體管)具有第一端、控制端與第二端。晶體管Tll的第一端接收時脈信號CKl0晶體管Tll的控制端電性連接至節(jié)點bt2。晶體管Tll的第二端輸出第一級掃描信號G(I)0如圖3B所示，所述的晶體管T12具有第一端、控制端與第二端。晶體管T12的第一端電性連接至晶體管Tll的控制端。晶體管T12的控制端電性連接至晶體管TlO的第一端。晶體管T12的第二端電性連接至晶體管Tll的第二端。所述的晶體管T13具有第一端、控制端與第二端。晶體管T13的第一端電性連接至晶體管T12的第二端。晶體管T13的控制端電性連接至晶體管T12的控制端。晶體管T13的第二端接收電壓源VSS。所述的晶體管T14具有第一端、控制端與第二端。晶體管T14的第一端電性連接至晶體管T13的第一端。晶體管T14的控制端接收互補時脈信號XCKl。晶體管T14的第二端接收電壓源VSS。如圖3B所示，第一下拉單元25電性連接至輸出單元21b，并接收第一級控制信號K(I)。具體地，第一下拉單元25包括有下拉晶體管roi。所述的下拉晶體管PDl具有第一端、控制端與第二端。下拉晶體管roi的第一端電性連接至晶體管Tii的第二端。下拉晶體管roi的控制端接收第一級控制信號κ(ι)。下拉晶體管roi的第二端接收電壓源vss。如圖3B所示，第二下拉單元27電性連接至節(jié)點bt2，并接收第一級控制信號K(I)。具體地，第二下拉單元27包括有下拉晶體管TO2。所述的下拉晶體管PD2具有第一端、控制端與第二端。下拉晶體管PD2的第一端電性連接至節(jié)點bt2。下拉晶體管PD2的控制端接收第一級控制信號K (I)。下拉晶體管PD2的第二端接收電壓源VSS。另外，所述的晶體管ΤΓ晶體管T14、下拉晶體管PD1、PD2可由場效晶體管或雙極性晶體管所構(gòu)成，較佳者為P型或N型薄膜晶體管。接下來將以圖3A與圖3B為例來說明掃描信號中的第一脈沖的產(chǎn)生方式。請先參照圖3A與圖3B。圖3A與圖3B的移位緩存器的電路架構(gòu)二者的電路架構(gòu)大致相同，差別在于圖3B所示電路多采用了下拉晶體管PDl與PD2來分別作為第一下拉單元25與第二下拉單元27。請再參照圖2、圖3A與圖3B，當?shù)谝患壍诙莆痪彺嫫?1與第一級第一移位緩存器11分別接收到啟始信號SPl的第一個脈沖與啟始信號SP2的脈沖之后，便會分別對應(yīng)產(chǎn)生第一級掃描信號G(1)中的第一脈沖與第一級控制信號K(I)的脈沖。然而，由于在第一級掃描信號G(I)的第一脈沖的寬度達到第二脈沖的寬度的一半的時候，第一下拉單元25與第二下拉單元27就會因為接收到第一級控制信號K (I)中的脈沖而導(dǎo)通，進而將晶體管Tll的控制端與第二端皆電性連接至電壓源VSS。換句話說，第一級掃描信號G(I)的第一脈沖會相應(yīng)于第一級控制信號K (I)中的脈沖的上升緣而由邏輯高準位轉(zhuǎn)換為邏輯低準位。因此，第一級掃描信號G(I)的第一脈沖的寬度就只會是第二脈沖的寬度的一半。至于其他掃描信號中的第一脈沖的產(chǎn)生方式，請依此類推，在此不再贅述。接下來， 請一并參照圖4A與圖4B，圖4A與圖4B分別為本發(fā)明第一級第一移位緩存器與第一級第二移位緩存器的第二實施例的細部電路示意圖，其中第二實施例適用于雙向移位緩存器。第二實施例與第一實施例不同之處在于:第二實施例的輸入單元lla、21a所接收的信號不同，其余電路架構(gòu)與第一實施例相同，以下不再贅述。如圖4A所示，所述的晶體管Tl的第一端接收輸入信號Bi。晶體管Tl的控制端接收啟始信號SP2。晶體管Tl的第二端電性連接至節(jié)點btl。所述的晶體管T2第一端電性連接至晶體管Tl的第二端。晶體管T2的控制端接收第二級控制信號K(2)。晶體管T2的第二端接收第二輸入信號XBi。如圖4B所示，所述的晶體管T8的第一端接收輸入信號Bi。晶體管T8的控制端接收啟始信號SP1。晶體管T8的第二端電性連接至節(jié)點bt2。所述的晶體管T9第一端電性連接至晶體管T8的第二端。晶體管T9的控制端接收第二級掃描信號G(2)。晶體管T9的第二端接收第二輸入信號XBi。接下來，請一并參照圖5A與圖5B,圖5A與圖5B分別為本發(fā)明第一級第一移位緩存器與第一級第二移位緩存器的第三實施例的細部電路示意圖。第三實施例與第二實施例不同之處在于:第三實施例的輸出單元llb、21b采用二極管形式的晶體管(diode-connected transistor)作穩(wěn)壓來取代電容器,其余電路架構(gòu)與第二實施例相同，以下不再贅述。如圖5A所示，所述的晶體管T15的第一端接收時脈信號CK2。晶體管T15的控制端電性連接至晶體管T15的第二端與晶體管T3的第一端。所述的晶體管T16的第一端接收時脈信號CK2。晶體管T16的控制端電性連接至晶體管T16的第一端。晶體管T16的第二端電性連接至晶體管T3的第一端。如圖5B所示，所述的晶體管T17的第一端接收時脈信號CK1。晶體管T17的控制端電性連接至晶體管T17的第二端與晶體管TlO的第一端。所述的晶體管T18的第一端接收時脈信號CK1。晶體管T18的控制端電性連接至晶體管T18的第一端。晶體管T18的第二端電性連接至晶體管TlO的第一端。上述圖3A與圖3B、圖4A與圖4B與圖5A與圖5B繪示本發(fā)明第一級第一移位緩存器與第一級第二移位緩存器串實施例的細部電路示意圖，技術(shù)人員應(yīng)可了解，根據(jù)本發(fā)明公開的內(nèi)容，第一移位緩存器與第一級第二移位緩存器串中各級移位緩存器與第一級移位緩存器具有相對應(yīng)的電路架構(gòu)，其差別在于其接收的信號與輸出的信號須依照各級移位緩存器進行調(diào)整。第一移位緩存器與第一級第二移位緩存器串中各級移位緩存器接收的信號與輸出的信號請考圖7。請一并參照圖1與圖6，圖6為本發(fā)明實施例的驅(qū)動方法的步驟流程圖。如圖6所示，在步驟S601中，提供啟始信號SP2至第一移位緩存器串10，以使第一移位緩存器串10輸出第一級控制信號K (I)。接下來，在步驟S603中，提供第一級控制信號K(I)以及啟始信號SPl至第二移位緩存器串20，以使第二移位緩存器串20根據(jù)第一級控制信號K(I)以及啟始信號SPl以輸出第一級掃描信號G(I)的第一脈沖。然后，第二移位緩存器串20再根據(jù)啟始信號SPl輸出第一級掃描信號G(I)的第二脈沖，其中第一脈沖與第二脈沖的脈沖寬度不同。更進一步說，第一脈沖的脈沖寬度為第二脈沖的脈沖寬度的一半。此外，根據(jù)上述的教示，本領(lǐng)域具有通常知識者當可歸納出第一移位緩存器串10中除第一級外的任一級的第一移位緩存器與第二移位緩存器串20中除第一級外的任一級的第二移位緩存器的信號連接方式，一如圖7所示。圖7系繪示第一移位緩存器串中除第一級外的任一級的第一移位緩存器與第二移位緩存器串中除第一級外的任一級的第二移位緩存器的信號連接方式。請參照圖7，以第一移位緩存器串10中第η級的第一移位緩存器為例,其必須接收時脈信號CK2、互補時脈信號XCK2、第η+1級的第一移位緩存器所輸出的控制信號K(η+1)與第η_1級的第一移位緩存器所輸出的控制信號K (η-1)，并需輸出第η級的控制信號K (η)。而以第二移位緩存器串20中第η級的第二移位緩存器為例，其必須接收時脈信號CK1、互補時脈信號XCK1、第η級的第一移位緩存器所輸出的控制信號K (η)、第η+1級的第二移位緩存器所輸出的掃描信號G (η+1)與第η-1級的第二移位緩存器所輸出的掃描信號G(n_l)，并需輸出第η級的掃描信號G(n)。此外，技術(shù)人員根據(jù)本發(fā)明實施例的公開內(nèi)容并參照該領(lǐng)域的通常知識，應(yīng)可了解在最后一級第一移位緩存器與第二移位緩存器串之后，可設(shè)置至少一冗余的移位緩存器，用以提供反饋的信號。圖8為采用本發(fā)明的移位緩存器電路的顯示裝置的示意圖。請參照圖8，此顯示裝置800包括有移位緩存器電路82、數(shù)據(jù)驅(qū)動電路84與顯示面板86。顯示面板86具有多個像素(如標號88所示)、多條數(shù)據(jù)線(如標號90所示)與多條掃描線(如標號92所示)。數(shù)據(jù)驅(qū)動電路84電性連接該些數(shù)據(jù)線90，而移位緩存器電路82電性連接該些掃描線92。此外，如此圖所示，移位緩存器電路82又包括有第一移位緩存器串10與第二移位緩存器串20。第一移位緩存器串10包括有多級的第一移位緩存器，在此例為第一級至第六級的第一移位緩存器(分別以If 19與ID來標示)。而第二移位緩存器串20包括有多級的第二移位緩存器，在此例為第一級至第六級的第二移位緩存器(分別以21 29與2D來標示)。上述的第一移位緩存器ID與第二移位緩存器2D皆是冗余的移位緩存器，因此在第二移位緩存器串20中，只有前五級的第二移位緩存器會分別輸出掃描信號G(irG(5)。請參照圖8，圖8中掃描線G(I) (5)每一條掃描線在一幀中分別用以傳送移位緩存器電路82提供的兩個脈沖，其中每一幀中的第一個脈沖用以作為預(yù)充電的功能。以掃描線G(I)及掃描線G(2)為例，請一并參照圖2，掃描線G(I)在第一幀中的第二個脈沖致能期間，電性耦接掃描線G(I)的像素寫入正確的電壓后，掃描線G(2)在第一幀中的第二個脈沖進入致能狀態(tài)，繼而將電性耦接掃描線G(2)的像素寫入正確的電壓，而此寫入的動作可能會對于電性耦接掃描線G(I)的像素造成電壓耦合的影響，然而電性耦接掃描線G(I)的像素已經(jīng)完成在這一幀的寫入動作的，因此電性耦接掃描線G(2)的像素更新時的電壓耦合將導(dǎo)致畫面品質(zhì)下降。但由于在掃描線G(2)在第一幀中的第一個脈沖致能期間，已經(jīng)對于電性耦接掃描線G(2)的像素進行預(yù)充電，因此，在第二個脈沖致能期間像素更新時，像素儲存的電壓變化較少，因此可以降低第二個脈沖致能期間的電壓耦合情形。綜上所述，本發(fā)明的移位緩存器及其驅(qū)動方法，于掃描信號提供一個預(yù)充脈沖對后像素進行充電，以縮小后續(xù)像素充電時，充電前電位及充電后需達到的電位的電位差，進而避免前像素的電位會受到后續(xù)像素充電時的電位耦合影響，藉此來改善畫面顯示異常問題。具體而言，這些被預(yù)充電的部分像素電路在后續(xù)要被寫入顯示數(shù)據(jù)的時候的電壓變化可以被減少，并據(jù)此降低這一部分的像素電路對于其他像素電路的電荷耦合效應(yīng)，提升整體顯示時的亮度均勻性。雖然本發(fā)明已以較佳實施例公開如上，但其并非用以限定本發(fā)明，任何本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與修改，因此本發(fā)明的保護范圍當視后附的權(quán)利要求書所界定者為準。
權(quán)利要求
1.一種移位緩存器電路，其特征在于，包括有: 一第一移位緩存器串，用以接收一第一啟始信號并輸出一第一級控制信號；及一第二移位緩存器串，電性連接至該第一移位緩存器串，并用以接收該第一級控制信號以及一第二啟始信號，并根據(jù)該第一級控制信號以及該第二啟始信號以輸出一第一級掃描信號的第一脈沖，再根據(jù)該第二啟始信號輸出該第一級掃描信號的第二脈沖，其中該第一脈沖與該第二脈沖的脈沖寬度不同。
2.如權(quán)利要求1所述的移位緩存器電路，其特征在于，該第一級掃描信號的第一脈沖相應(yīng)于該第一級控制信號的上升緣而由邏輯高準位轉(zhuǎn)換為邏輯低準位；以及 該第二移位緩存器串具有一第一級第二移位緩存器，該第一級第二移位緩存器包含: 一輸出晶體管，具有一第一端，一第二端與一控制端； 一輸出端，電性耦接該輸出晶體管的該第二端，用以輸出該第一級掃描信號的該第一脈沖與該第二脈沖； 一第一下拉單元，電性耦接該輸出端，用以接收該第一級控制信號，并相應(yīng)于該第一級控制信號的上升緣而下拉該輸出端的電位；以及 一第二下拉單元，電性耦接該輸出晶體管的控制端，用以接收該第一級控制信號，并相應(yīng)于該第一級控制信號的上升緣而下拉該控制端的電位。
3.如權(quán)利要求1所述的移位緩存器電路，其特征在于: 該第一移位緩存器串包括有一第一級至第二級第一移位緩存器，該第二移位緩存器串包括有一第一級至第二級第二移位緩存器； 該第一級第一移位緩存器用以接收該第一啟始信號，并輸出該第一級控制信號給該第一級第二移位緩存器及該 第二級第一移位緩存器；以及 該第二級第一移位緩存器用以接收該第一級控制信號并輸出一第二級控制信號給該第二級第二移位緩存器。
4.如權(quán)利要求3所述的移位緩存器電路，其特征在于: 該第一級第一移位緩存器包括有: 一第一輸入單元，接收該第一啟始信號與該第二級第一移位緩存器輸出的第二級控制信號； 一第一節(jié)點；及 一第一輸出單元，電性連接至該第一節(jié)點，接收一第一時脈信號與一互補第一時脈信號，并根據(jù)該第一節(jié)點的電壓位準，以輸出該第一級控制信號； 該第一級第二移位緩存器包括有: 一第二輸入單元，接收該第二啟始信號、該第二級第二移位緩存器輸出的第二級掃描信號； 一第二節(jié)點； 一第二輸出單元，電性連接至該第二節(jié)點，接收一第二時脈信號與一互補第二時脈信號，并根據(jù)該第二節(jié)點的電壓位準，以輸出該第一級掃描信號； 一第一下拉單元，電性連接至該第二輸出單元，并接收該第一級控制信號；及 一第二下拉單元，電性連接至該第二節(jié)點，并接收該第一級控制信號。
5.如權(quán)利要求4所述的移位緩存器電路，其特征在于，該第一輸入單元包括有:一第一晶體管，具有一第一端、一控制端與一第二端，該第一晶體管的第一端電性連接至該第一晶體管的控制端，該第一晶體管的控制端接收該第一啟始信號，該第一晶體管的第二端電性連接至該第一節(jié)點；及 一第二晶體管，具有一第一端、一控制端與一第二端，該第二晶體管的第一端電性連接至該第一晶體管的第二端，該第二晶體管的控制端接收該第二級控制信號，該第二晶體管的第二端接收一電壓源； 該第一輸出單元包括有: 一第一電容器，具有一第一端與一第二端，該第一電容器的第一端接收該第一時脈信號; 一第三晶體管，具有一第一端、一控制端與一第二端，該第三晶體管的第一端電性連接至該第一電容器的第二端，該第三晶體管的控制端電性連接至該第一節(jié)點，該第三晶體管的第二端接收該電壓源； 一第四晶體管，具有一第一端、一控制端與一第二端，該第四晶體管的第一端接收該第一時脈信號，該第四晶體管的控制端電性連接至該第一節(jié)點，該第四晶體管的第二端輸出該第一級控制信號； 一第五晶體管，具有一第一端、一控制端與一第二端，該第五晶體管的第一端電性連接至該第四晶體管的控制端，該第五晶體管的控制端電性連接至該第三晶體管的第一端，該第五晶體管的第二端電性連接至該第四晶體管的第二端； 一第六晶體管，具有一第一端、一控制端與一第二端，該第六晶體管的第一端電性連接至該第五晶體管的第二端，該第六晶體管的控制端電性連接至該第五晶體管的控制端，該第六晶體管的第二端接收該電壓源；及 一第七晶體管，具有一第一端、一控制端與一第二端，該第七晶體管的第一端電性連接至該第六晶體管的第一端，該第七晶體管的控制端接收該互補第一時脈信號，該第七晶體管的第二端接收該電壓源； 該第二輸入單元包括有: 一第八晶體管，具有一第一端、一控制端與一第二端，該第八晶體管的第一端電性連接至該第八晶體管的控制端，該第八晶體管的控制端接收該第二啟始信號，該第八晶體管的第二端電性連接至該第二節(jié)點；及 一第九晶體管，具有一第一端、一控制端與一第二端，該第九晶體管的第一端電性連接至該第八晶體管的第二端，該第九晶體管的控制端接收該第二級掃描信號，該第九晶體管的第二端接收該電壓源； 該第二輸出單元包括有: 一第二電容器，具有一第一端與一第二端，該第二電容器的第一端接收該第二時脈信號; 一第十晶體管，具有一第一端、一控制端與一第二端，該第十晶體管的第一端電性連接至該第二電容器的第二端，該第十晶體管的控制端電性連接至該第二節(jié)點，該第十晶體管的第二端接收該電壓源； 一第十一晶體管，具有一第一端、一控制端與一第二端，該第十一晶體管的第一端接收該第二時脈信號，該第十一晶體管的控制端電性連接至該第二節(jié)點，該第十一晶體管的第二端輸出該第一級掃描信號； 一第十二晶體管，具有一第一端、一控制端與一第二端，該第十二晶體管的第一端電性連接至該第十一晶體管的控制端，該第十二晶體管的控制端電性連接至該第十晶體管的第一端，該第十二晶體管的第二端電性連接至該第十一晶體管的第二端； 一第十三晶體管，具有一第一端、一控制端與一第二端，該第十三晶體管的第一端電性連接至該第十二晶體管的第二端，該第十三晶體管的控制端電性連接至該第十二晶體管的控制端，該第十三晶體管的第二端接收該電壓源；及 一第十四晶體管，具有一第一端、一控制端與一第二端，該第十四晶體管的第一端電性連接至該第十三晶體管的第一端，該第十四晶體管的控制端接收該互補第二時脈信號，該第十四晶體管的第二端接收該電壓源； 該第一下拉單兀包括有第一下拉晶體管，具有一第一端、一控制端與一第二端，該第一下拉晶體管的第一端電性連接至該第十一晶體管的第二端，該第一下拉晶體管的控制端接收該第一級控制信號，該第一下拉晶體管的第二端接收該電壓源； 該第二下拉單元包括有第二下拉晶體管，具有一第一端、一控制端與一第二端，該第二下拉晶體管的第一端電性連接至該第二節(jié)點，該第二下拉晶體管的控制端接收該第一級控制信號，該第一下拉晶體管的第二端接收該電壓源。
6.如權(quán)利要求4所述的移位緩存器電路，其特征在于，該第一輸入單元包括有: 一第一晶體管，具有一第一端、一控制端與一第二端，該第一晶體管的第一端接收第一輸入信號，該第一晶體管的控制端接收該第一啟始信號，該第一晶體管的第二端電性連接至該第一節(jié)點；及 一第二晶體管，具有一第一端、一控制端與一第二端，該第二晶體管的第一端電性連接至該第一晶體管的第二端，該第二晶體管的控制端接收該第二級控制信號，該第二晶體管的第二端接收一第二輸入信號； 該第一輸出單元包括有: 一第一電容器，具有一第一端與一第二端，該第一電容器的第一端接收該第一時脈信號; 一第三晶體管，具有一第一端、一控制端與一第二端，該第三晶體管的第一端電性連接至該第一電容器的第二端，該第三晶體管的控制端電性連接至該第一節(jié)點，該第三晶體管的第二端接收該電壓源； 一第四晶體管，具有一第一端、一控制端與一第二端，該第四晶體管的第一端接收該第一時脈信號，該第四晶體管的控制端電性連接至該第一節(jié)點，該第四晶體管的第二端輸出該第一級控制信號； 一第五晶體管，具有一第一端、一控制端與一第二端，該第五晶體管的第一端電性連接至該第四晶體管的控制端，該第五晶體管的控制端電性連接至該第三晶體管的第一端，該第五晶體管的第二端電性連接至該第四晶體管的第二端； 一第六晶體管，具有一第一端、一控制端與一第二端，該第六晶體管的第一端電性連接至該第五晶體管的第二端， 該第六晶體管的控制端電性連接至該第五晶體管的控制端，該第六晶體管的第二端接收該電壓源；及 一第七晶體管，具有一第一端、一控制端與一第二端，該第七晶體管的第一端電性連接至該第六晶體管的第一端，該第七晶體管的控制端接收該互補第一時脈信號，該第七晶體管的第二端接收該電壓源； 該第二輸入單元包括有: 一第八晶體管，具有一第一端、一控制端與一第二端，該第八晶體管的第一端接收第一輸入信號，該第八晶體管的控制端接收該第二啟始信號，該第八晶體管的第二端電性連接至該第二節(jié)點；及 一第九晶體管，具有一第一端、一控制端與一第二端，該第九晶體管的第一端電性連接至該第八晶體管的第二端，該第九晶體管的控制端接收該第二級掃描信號，該第九晶體管的第二端接收該第二輸入信號； 該第二輸出單元包括有: 一第二電容器，具有一第一端與一第二端，該第二電容器的第一端接收該第二時脈信號; 一第十晶體管，具有一第一端、一控制端與一第二端，該第十晶體管的第一端電性連接至該第二電容器的第二端，該第十晶體管的控制端電性連接至該第二節(jié)點，該第十晶體管的第二端接收該電壓源； 一第十一晶體管，具有一第一端、一控制端與一第二端，該第十一晶體管的第一端接收該第二時脈信號，該第十一晶體管的控制端電性連接至該第二節(jié)點，該第十一晶體管的第二端輸出該第一級掃描信號； 一第十二晶體管，具有一第一端、一控制端與一第二端，該第十二晶體管的第一端電性連接至該第十一晶體管的控制端，該第十二晶體管的控制端電性連接至該第十晶體管的第一端，該第十二晶體管的第 二端電性連接至該第十一晶體管的第二端； 一第十三晶體管，具有一第一端、一控制端與一第二端，該第十三晶體管的第一端電性連接至該第十二晶體管的第二端，該第十三晶體管的控制端電性連接至該第十二晶體管的控制端，該第十三晶體管的第二端接收該電壓源；及 一第十四晶體管，具有一第一端、一控制端與一第二端，該第十四晶體管的第一端電性連接至該第十三晶體管的第一端，該第十四晶體管的控制端接收該互補第二時脈信號，該第十四晶體管的第二端接收該電壓源； 該第一下拉單兀包括有第一下拉晶體管，具有一第一端、一控制端與一第二端，該第一下拉晶體管的第一端電性連接至該第十一晶體管的第二端，該第一下拉晶體管的控制端接收該第一級控制信號，該第一下拉晶體管的第二端接收該電壓源； 該第二下拉單元包括有第二下拉晶體管，具有一第一端、一控制端與一第二端，該第二下拉晶體管的第一端電性連接至該第二節(jié)點，該第二下拉晶體管的控制端接收該第一級控制信號，該第一下拉晶體管的第二端接收該電壓源。
7.如權(quán)利要求4所述的移位緩存器電路，其特征在于，該第一輸入單元包括有: 一第一晶體管，具有一第一端、一控制端與一第二端，該第一晶體管的第一端接收第一輸入信號，該第一晶體管的控制端接收該第一啟始信號，該第一晶體管的第二端電性連接至該第一節(jié)點；及一第二晶體管，具有一第一端、一控制端與一第二端，該第二晶體管的第一端電性連接至該第一晶體管的第二端，該第二晶體管的控制端接收該第二級控制信號，該第二晶體管的第二端接收一第二輸入信號； 該第一輸出單元包括有: 一第三晶體管，具有一第一端、一控制端與一第二端，該第三晶體管的控制端電性連接至該第一節(jié)點，該第三晶體管的第二端接收該電壓源； 一第四晶體管，具有一第一端、一控制端與一第二端，該第四晶體管的第一端接收該第一時脈信號，該第四晶體管的控制端電性連接至該第一節(jié)點，該第四晶體管的第二端輸出該第一級控制信號； 一第五晶體管，具有一第一端、一控制端與一第二端，該第五晶體管的第一端電性連接至該第四晶體管的控制端，該第五晶體管的控制端電性連接至該第三晶體管的第一端，該第五晶體管的第二端電性連接至該第四晶體管的第二端； 一第六晶體管，具有一第一端、一控制端與一第二端，該第六晶體管的第一端電性連接至該第五晶體管的第二端，該第六晶體管的控制端電性連接至該第五晶體管的控制端，該第六晶體管的第二端接收該電壓源； 一第七晶體管，具有一第一端、一控制端與一第二端，該第七晶體管的第一端電性連接至該第六晶體管的第一端，該第七晶體管的控制端接收該互補第一時脈信號，該第七晶體管的第二端接收該電壓源； 一第八晶體管，具有一第一端、一控制端與一第二端，該第八晶體管的第一端接收該第一時脈信號，該第八晶體管的控制端電性連接至該第八晶體管的第二端與該第三晶體管的第一端；及 一第九晶體管，具有一第一端、一控制端與一第二端，該第九晶體管的第一端接收該第一時脈信號，該第九晶體管的控制端電性連接至該第九晶體管的第一端，該第九晶體管的第二端電性連接至該第三晶體管的第一端； 該第二輸入單元包括有: 一第十晶體管，具有一第一端、一控制端與一第二端，該第十晶體管的第一端接收該第一輸入信號，該第十晶體管的控制端接收該第二啟始信號，該第十晶體管的第二端電性連接至該第二節(jié)點；及 一第i 晶體管，具有一第一端、一控制端與一第二端，該第i 晶體管的第一端電性連接至該第十晶體管的第二端，該第十一晶體管的控制端接收該第二級掃描信號，該第十一晶體管的第二端接收該第二輸入信號； 該第二輸出單元包括有: 一第十二晶體管，具有一第一端、一控制端與一第二端，該第十二晶體管的控制端電性連接至該第二節(jié)點，該第十二晶體管的第二端接收該電壓源； 一第十三晶體管，具有一第一端、一控制端與一第二端，該第十三晶體管的第一端接收該第二時脈信號，該第十三晶體管的控制端電性連接至該第二節(jié)點，該第十三晶體管的第二端輸出該第一級掃描信號； 一第十四晶體管，具有一第一端、一控制端與一第二端，該第十四晶體管的第一端電性連接至該第十三晶體管的控制 端，該第十四晶體管的控制端電性連接至該第十二晶體管的第一端，該第十四晶體管的第二端電性連接至該第十三晶體管的第二端； 一第十五晶體管，具有一第一端、一控制端與一第二端，該第十五晶體管的第一端電性連接至該第十四晶體管的第二端，該第十五晶體管的控制端電性連接至該第十四晶體管的控制端，該第十五晶體管的第二端接收該電壓源； 一第十六晶體管，具有一第一端、一控制端與一第二端，該第十六晶體管的第一端電性連接至該第十五晶體管的第一端，該第十六晶體管的控制端接收該互補第二時脈信號，該第十六晶體管的第二端接收該電壓源； 一第十七晶體管，具有一第一端、一控制端與一第二端，該第十七晶體管的第一端接收該第二時脈信號，該第十七晶體管的控制端電性連接至該第十七晶體管的第二端與該第十二晶體管的第一端；及 一第十八晶體管，具有一第一端、一控制端與一第二端，該第十八晶體管的第一端接收該第二時脈信號，該第十八晶體管的控制端電性連接至該第十八晶體管的第一端，該第十八晶體管的第二端電性連接至該第十二晶體管的第一端； 該第一下拉單兀包括有第一下拉晶體管，具有一第一端、一控制端與一第二端，該第一下拉晶體管的第一端電性連接至該第十三晶體管的第二端，該第一下拉晶體管的控制端接收該第一級控制信號，該第一下拉晶體管的第二端接收該電壓源； 該第二下拉單元包括有第二下拉晶體管，具有一第一端、一控制端與一第二端，該第二下拉晶體管的第一端電性連接至該第二節(jié)點，該第二下拉晶體管的控制端接收該第一級控制信號，該第一下拉晶體管的第二端接收該電壓源。
8.—種移位緩存器電路的驅(qū)動方法，用以驅(qū)動一第一移位緩存器串與一第二移位緩存器串，其特征在于，該驅(qū)動方法包括有: 提供一第一啟始信號至該第一移位緩存器串，以使該第一移位緩存器串輸出一第一級控制信號；及 提供該第一級控制信號以 及一第二啟始信號至該第二移位緩存器串，以使該第二移位緩存器串根據(jù)該第一級控制信號以及該第二啟始信號以輸出一第一級掃描信號的第一脈沖，再根據(jù)該第二啟始信號輸出該第一級掃描信號的第二脈沖，其中該第一脈沖與該第二脈沖的脈沖寬度不同。
9.如權(quán)利要求8所述的移位緩存器電路的驅(qū)動方法，其特征在于，該第一級掃描信號的第一脈沖相應(yīng)于該第一級控制信號的上升緣而由邏輯高準位轉(zhuǎn)換為邏輯低準位。
10.如權(quán)利要求9所述的移位緩存器電路的驅(qū)動方法，其特征在于，于提供該第一級控制信號以及第二啟始信號至該第二移位緩存器串，以使該第二移位緩存器串根據(jù)該第一級控制信號以及該第二啟始信號以輸出一第一級掃描信號的第一脈沖，再根據(jù)該第二啟始信號輸出該第一級掃描信號的第二脈沖，其中該第一脈沖與該第二脈沖的脈沖寬度不同的步驟中還包括有: 透過該第一級控制信號致能該第二移位緩存器串中的一第一下拉單元與一第二下拉單元，以使該第一脈沖的脈沖寬度為該第二脈沖的脈沖寬度的一半。
11.一種移位緩存器電路，用以透過如權(quán)利要求9所述的方法驅(qū)動以輸出具有脈沖寬度不同的第一脈沖與第二脈沖的掃描信號。
12.—種移位緩存器電路，其特征在于，包括有: 一移位緩存器串，具有一第一下拉單元與一第二下拉單元，該移位緩存器串用以接收一控制信號以及一啟始信號，并根據(jù)該控制信號以及該啟始信號以輸出一第一級掃描信號的第一脈沖，再根據(jù)該啟始信號輸出該第一級掃描信號的第二脈沖，其中該第一脈沖與該第二脈沖的脈沖寬度不同。
13.如權(quán)利要求12所述的移位緩存器電路，其特征在于，透過該控制信號致能該第一下拉單元與第二下拉 單元，以使該第一脈沖的脈沖寬度為該第二脈沖的脈沖寬度的一半。
全文摘要
本發(fā)明公開了一種移位緩存器，包括有第一移位緩存器串，用以接收第一啟始信號并輸出第一級控制信號；及第二移位緩存器串，電性連接于第一移位緩存器串，并用以接收第一級控制信號以及第二啟始信號，并根據(jù)第一級控制信號以及第二啟始信號以輸出第一級掃描信號的第一脈沖，再根據(jù)第二啟始信號輸出第一級掃描信號的第二脈沖，其中第一脈沖與第二脈沖的脈沖寬度不同。此外，一種移位緩存器的驅(qū)動方法亦公開于此。
文檔編號G11C19/28GK103117091SQ20121055930
公開日2013年5月22日 申請日期2012年12月20日 優(yōu)先權(quán)日2012年9月4日
發(fā)明者簡靈櫻, 劉匡祥, 丁友信 申請人:友達光電股份有限公司