專利名稱：一種應用于交織sram抗軟錯誤累積效應的擦洗方法
技術領域：
本發(fā)明涉及交織SRAM抗軟錯誤累積的技術領域，特別涉及應用于交織S RAM抗軟錯誤累積效應的擦洗方法。
背景技術：
以下縮略語、英文和關鍵術語定義列表:1、SMU:Single_word Multiple-bit Upset (單字節(jié)多位翻轉)或簡稱 MBU:Multiple-bit Upset (多位翻轉)。2、SRAM:Static random access memory (靜態(tài)隨機讀寫存儲器)3、SCU:Single Cell Upset (單存儲單兀翻轉)4、MCU:Multiple Cell Upset (多存儲單兀翻轉)5、SBU:Multiple_bit Upset (單位翻轉)7、ID !Interleaving distance (交織距離)8> SEC:Signle error correcting (糾正單個位上錯誤)隨著集成電路制造工藝的關鍵尺寸不斷縮小，芯片集成密度越來越高。當芯片處于空間高輻射環(huán)境下時，容 易導致存儲單元內(nèi)的存儲信息發(fā)生軟錯誤。軟錯誤通常是由于芯片處于輻射環(huán)境下，高能帶粒子射入半導體靈敏區(qū)，產(chǎn)生部分額外的載流子，引發(fā)單粒子翻轉錯誤，使存儲的信息出錯。單個高能粒子不僅能使單個存儲單元發(fā)生翻轉(S⑶，Single CellUpset),還能使芯片上一定范圍內(nèi)的多個存儲單元發(fā)生翻轉(MCU，Multiple Cell Upset)。工藝節(jié)點越小，MCU發(fā)生次數(shù)所占比例越大。如果有多個翻轉位處于一個字內(nèi)，即稱發(fā)生單字節(jié)多位翻轉(SMU, Single-word Multiple-bit Upset)或簡稱多位翻轉(MBU, Multiple-bitUpset)效應；如果每個字節(jié)內(nèi)最多只有一個翻轉，則稱發(fā)生單位翻轉效應(SBU, Single-bit Upset)。針對軟錯誤，雖然可以采用糾正多位錯誤的糾錯碼(如BCH碼、LDPC碼等)對SMU效應進行糾錯，但過多的冗余校驗位增加了 SRAM芯片面積。因此，提出一種交織的SRAM結構可以降低單字節(jié)多位(SMU)翻轉效應。在交織的SRAM結構下，有必要提出一種高效實用的擦洗方案來解決存儲器系統(tǒng)軟錯誤累積的問題。在SRAM中采取交織結構可以有效地減少多單元翻轉(MCU, Multiplecell upset)發(fā)生概率，尤其是使用單位糾錯碼進行糾錯時。因為交織結構的SRAM—個字節(jié)內(nèi)的比特并不相鄰，而是相距交織距離(ID, Interleavingdistance)的整數(shù)倍。交織距離定義為一個字節(jié)內(nèi)不同比特之間的距離。SRAM芯片在輻射環(huán)境下會產(chǎn)生軟錯誤。軟錯誤可以分為SBU和SMU，前者可以由SEC糾正。雖然采用交織結構和SEC糾錯碼能夠有效地糾正一個字節(jié)內(nèi)的單位錯誤，但是芯片處在高能粒子輻射的環(huán)境下時間越長，則軟錯誤會不斷積累，從而導致失效。這時需要每隔一段時間對SRAM進行擦洗。隨著晶體管尺寸的不斷縮小以及供電電壓的不斷降低，MCU所占比例越來越大，因此擦洗對系統(tǒng)可靠性非常關鍵。
在空間輻射環(huán)境下，由于高能粒子對SRAM存儲器存儲單元的作用，可以使得存儲數(shù)據(jù)發(fā)生翻轉。雖然外圍SEC糾錯電路能夠對一個字節(jié)內(nèi)的單個錯位進行糾正，但是，軟錯誤會隨著時間累積。如果存儲單元中的軟錯誤無法得到即時的清除，可能會導致SMU效應，最終導致系統(tǒng)失效。解決這種問題的一個常用的辦法是每隔一段時間對SRAM存儲單元進行擦洗，糾正現(xiàn)有的存儲單元上的錯誤。所謂擦洗，即時從SRAM中讀取存儲在其中的數(shù)據(jù)，送入外圍SEC電路，找出發(fā)生翻轉的存儲單元的位置，然后進行寫操作糾正。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術問題是提供一種應用于交織SRAM抗軟錯誤累積效應的擦洗方法，解決應用于交織SRAM抗軟錯誤累積效應的擦洗方法存在的擦洗效率低、沒有有效利用SEC電路的問題。為解決上述技術問題，本發(fā)明提供了一種應用于交織SRAM抗軟錯誤累積效應的擦洗方法，包含:所述交織SRAM的交織距離為m個存儲單元，所述存儲單元即bit ；以連續(xù)η個存儲單元為一擦洗單位，將所述交織SRAM順序劃分成若干個擦洗單位，并將位于奇數(shù)位的擦洗單位設為第一擦洗部分，余下的設為擦洗第二部分；依次循環(huán)對所述第一部擦洗分和第二擦洗部分進行擦洗； 利用位于所述交織SRAM外圍的SEC電路對每個字節(jié)內(nèi)的單個錯位進行糾正；所述擦洗方法還包含:使每個字節(jié)相鄰的兩個存儲單元在前后兩輪擦洗中。進一步地,所述每個擦洗單位的存儲單元個數(shù)小于或等于m。進一步地，所述交織距離m為4，所述每個擦洗單位的存儲單元個數(shù)包含3或4。進一步地，所述交織距離m為8，所述每個擦洗單位的存儲單元個數(shù)包含8。本發(fā)明提供的應用于交織SRAM抗軟錯誤累積效應的擦洗方法，將所述交織SRAM順序劃分成若干個擦洗單位，并將位于奇數(shù)位的擦洗單位設為第一擦洗部分，余下的設為擦洗第二部分，然后依次循環(huán)對所述第一部擦洗分和第二擦洗部分進行擦洗，解決了應用于交織SRAM抗軟錯誤累積效應的擦洗方法存在的擦洗效率低、沒有有效利用SEC電路的問題。


圖1為現(xiàn)有的第一種擦洗方案的示意圖；圖2為現(xiàn)有的第二種擦洗方案的示意圖；圖3為本發(fā)明實施例提供的應用于交織SRAM抗軟錯誤累積效應的擦洗方法的示意圖。
具體實施例方式圖1至圖3中，交織SRAM的結構為交織距離ID為4，即m為4。圖1為現(xiàn)有的第一種擦洗方案，圖中每一個方框代表一個SRAM存儲單元，即bit，該SRAM的結構為交織距離ID=4。每一輪都擦洗全部SRAM的存儲單元。該現(xiàn)有技術一存在的問題是:效率低下，糾正錯誤緩慢，未能充分利用位于SRAM外圍SEC糾錯電路的特點。圖2為現(xiàn)有的第二種擦洗方案，將處于奇數(shù)位的存儲單元設為第一擦洗部分，余下的設為第二擦洗部分，依次循環(huán)間隔對第一擦洗部分和第二擦洗部分進行擦洗。從該現(xiàn)有技術二的擦洗方案可以看出，仍有可能一輪擦洗后，出現(xiàn)一個字節(jié)內(nèi)的多個錯誤。雖然出現(xiàn)這中情況的概率很小，因為需要多存儲單元翻轉MCU的橫向深度大于交織距離(ID=4)，但是在考慮軟錯誤積累的情況下，出現(xiàn)這種情形仍然是有一定可能性的。圖3為本發(fā)明實施例提供的應用于交織SRAM抗軟錯誤累積效應的擦洗方法的示意圖，以連續(xù)存儲單元個數(shù)η為4，設為一個擦洗單位，將該交織SRAM順序劃分成若干個擦洗單位，并將位于奇數(shù)位的擦洗單位設為第一擦洗部分，余下的設為擦洗第二部分，即如圖中的bitl、bit3和bit5屬于第一擦洗部分,bit2和bit4屬于擦洗第二部分。依次循環(huán)對第一部擦洗分和第二擦洗部分進行擦洗，同時利用位于交織SRAM外圍的SEC電路對每個字節(jié)內(nèi)的單個錯位進行糾正。例如，第一輪擦洗帶X標記的存儲單元，即第一擦洗部分，第二輪擦洗不帶標記的存儲單元，即第二擦洗部分，同時在每輪擦洗中，對未擦洗的存儲單元利用SEC電路對每個字節(jié)內(nèi)的單個錯位進行糾正?？梢钥闯?，每一輪擦洗之后，如果仍然出現(xiàn)單字節(jié)多位翻轉效應(SMU)，需要多位翻轉的橫向深度為8，遠遠大于SRAM的交織距離ID=4。雖然在考慮軟錯誤累積的情況下，發(fā)生這種情況還是有一定概率。但對于單個粒子弓丨起的MCU效應，達到這么大的橫向距離概率是非常小的。所以本發(fā)明實施例提供的應用于交織SRAM抗軟錯誤累積效應的擦洗方法，有效地提高了 SRAM存儲單元的擦洗效率，使用較低的功耗與時間，保證了交織SRAM的可靠性。最后所應說明的是，以上具體實施方式
僅用以說明本發(fā)明的技術方案而非限制，盡管參照實例對本發(fā)明進行了詳細說明，本領域的普通技術人員應當理解，可以對本發(fā)明的技術方案進行修改或者等同替換，而不脫離本發(fā)明技術方案的精神和范圍，其均應涵蓋在本發(fā)明的權利要求范圍當中。
權利要求
1.一種應用于交織SRAM抗軟錯誤累積效應的擦洗方法，包含: 所述交織SRAM的交織距離為m個存儲單元，所述存儲單元即bit ； 以連續(xù)η個存儲單元為一擦洗單位，將所述交織SRAM順序劃分成若干個擦洗單位，并將位于奇數(shù)位的擦洗單位設為第一擦洗部分，余下的設為擦洗第二部分； 依次循環(huán)對所述第一部擦洗分和第二擦洗部分進行擦洗； 利用位于所述交織SRAM外圍的SEC電路對每個字節(jié)內(nèi)的單個錯位進行糾正； 其特征在于，所述擦洗方法還包含: 使每個字節(jié)相鄰的兩個存儲單元在前后兩輪擦洗中。
2.如權利要求1所述的擦洗方法，其特征在于: 所述每個擦洗單位的存儲單元個數(shù)小于或等于m。
3.如權利要求2所述的擦洗方法，其特征在于: 所述交織距離m為4，所述每個擦洗單位的存儲單元個數(shù)包含3或4。
4.如權利要求2所述的擦洗方法，其特征在于: 所述交織距離m為8，所述每個擦洗單位的存儲單元個數(shù)包含8。
全文摘要
本發(fā)明公開了一種應用于交織SRAM抗軟錯誤累積效應的擦洗方法，包含所述交織SRAM的交織距離為m個存儲單元，所述存儲單元即bit；以連續(xù)n個存儲單元為一擦洗單位，將所述交織SRAM順序劃分成若干個擦洗單位，并將位于奇數(shù)位的擦洗單位設為第一擦洗部分，余下的設為擦洗第二部分；依次循環(huán)對所述第一部擦洗分和第二擦洗部分進行擦洗；利用位于所述交織SRAM外圍的SEC電路對每個字節(jié)內(nèi)的單個錯位進行糾正；使每個字節(jié)相鄰的兩個存儲單元在前后兩輪擦洗中。本發(fā)明提供的擦洗方法，解決了現(xiàn)有的擦洗方法存在的擦洗效率低、沒有有效利用SEC電路的問題。
文檔編號G11C29/08GK103117093SQ20121055991
公開日2013年5月22日 申請日期2012年12月20日 優(yōu)先權日2012年12月20日
發(fā)明者劉鑫, 趙發(fā)展, 韓鄭生 申請人:中國科學院微電子研究所