專利名稱：非易失性存儲器件及其制造方法和操作方法
技術(shù)領(lǐng)域：
本發(fā)明的示例性實施例涉及一種半導(dǎo)體設(shè)計技術(shù)，且更具體而言，涉及一種非易失性存儲器件、制造所述非易失性存儲器件的方法以及操作所述非易失性存儲器件的方法。
背景技術(shù)：
即使關(guān)斷電源，非易失性存儲器件也能保留其中儲存的數(shù)據(jù)。非易失性存儲器件的每個存儲器單元包括由控制柵控制的浮柵，并通過將電子聚集到浮柵中或從浮柵放電出電子來執(zhí)行數(shù)據(jù)編程操作或數(shù)據(jù)擦除操作。圖1是說明現(xiàn)有的非易失性存儲器件的電路圖，且圖2是描述用于編程圖1中所示的非易失性存儲器件的方法的時序圖。參見圖1，現(xiàn)有的非易失性存儲器件包括:多個存儲串ST ;位線BLe和BLo，所述位線BLe和BLo分別與存儲串ST的一個端部耦接；以及源極線SL，所述源極線SL與存儲串ST的另一個端部共同耦接。每個存儲串ST包括串聯(lián)耦接的漏極選擇晶體管DST、多個存儲器單元MC以及源極選擇晶體管SST。位線可以包括偶數(shù)位線BLe和奇數(shù)位線BLo。漏極選擇晶體管DST的柵極彼此延伸以形成漏極選擇線DSL，且源極選擇晶體管SST的柵極彼此延伸以形成源極選擇線SSL。每個存儲器單元MC包括浮柵和控制柵的層疊結(jié)構(gòu)。存儲器單元MC的控制柵彼此延伸以形成字線WL?？梢曰陧搱?zhí)行編程操作，所述編程操作是將數(shù)據(jù)儲存在選中的存儲器單元MC中的操作。具體地，可以彼此獨立地執(zhí)行偶數(shù)頁編程操作和奇數(shù)頁編程操作，所述偶數(shù)頁編程操作用于對在與偶數(shù)位線BLe耦接的存儲串ST的存儲器單元MC之中的選中的存儲器單元MC編程，所述奇數(shù)頁編程操作用于對在與奇數(shù)位線BLo耦接的存儲串ST之中選中的存儲器單元MC編程。在執(zhí)行偶數(shù)頁編程操作的同時，與奇數(shù)位線BLo耦接的存儲串ST被避免編程，而在執(zhí)行奇數(shù)頁編程操作的同時，與偶數(shù)位線BLe耦接的存儲串ST被避免編程。在下文中，將參照圖2來詳細地描述編程操作。出于描述目的，描述了如下情況:對與偶數(shù)位線BLe耦接的存儲串ST編程，而不對與奇數(shù)位線BLo耦接的存儲串ST編程。參見圖2，施加接地電壓到偶數(shù)位線BLe作為位線編程電壓，且施加約3.5V的電壓到奇數(shù)位線BLo作為位線編程禁止電壓(參見持續(xù)時間①)。在施加位線編程電壓和位線編程禁止電壓的同時，通過將能施加到存儲串ST的電壓，例如約4V的電壓施加到漏極選擇線DSL，來執(zhí)行位線預(yù)充電(參見持續(xù)時間②)。
隨后，通過將編程電壓VrcM和通過電壓Vpass施加到選中的字線SEL_WL和其它未選中的字線UNSEL_WL，來對選中的存儲器單元MC編程(參見持續(xù)時間④)。當(dāng)完成對選中的存儲器單元MC的編程時，全部的字線WL、漏極選擇線DSL以及位線返回初始狀態(tài)(參見持續(xù)時間⑤)。在完成位線預(yù)充電之后施加通過電壓Vpass之前，簡言之，在持續(xù)時間②與持續(xù)時間④之間，將施加到漏極選擇線DSL的電壓減少到如下程度:可以將奇數(shù)位線BLo與存儲串ST之間耦接基本切斷，而維持偶數(shù)位線BLe與存儲串ST之間的耦接。例如，可以將施加到漏極選擇線DSL的電壓減少到大約2V。這是為了通過切斷奇數(shù)位線BLo與存儲串ST之間的耦接并提高與奇數(shù)位線BLo耦接的存儲串ST的溝道電壓，來防止發(fā)生對與選中的字線SEL_WL耦接的奇數(shù)位線BLo的存儲器單元MC編程這一編程干擾現(xiàn)象。由于施加到漏極選擇線DSL的電壓的減少程度要同時滿足如下兩個條件:維持偶數(shù)位線BLe與存儲串ST之間的耦接、以及切斷奇數(shù)位線BLo與存儲串ST之間的耦接，所以存在小的余量。當(dāng)將施加到漏極選擇線DSL的電壓減少很多時，也切斷偶數(shù)位線BLe與存儲串ST之間的耦接，因而與偶數(shù)位線BLe耦接的存儲串ST的溝道不能維持接地電壓。因此，會不正確地執(zhí)行編程操作。相反地，當(dāng)不將施加到漏極選擇線DSL的電壓充分減少時，奇數(shù)位線BLo與存儲串ST之間保持耦接，因而會發(fā)生編程干擾現(xiàn)象。這是因為一個偶數(shù)位線BLe和一個奇數(shù)位線BL共享一個漏極選擇線DSL。

發(fā)明內(nèi)容
本發(fā)明的一個實施例涉及一種可以保證編程操作的可靠性的非易失性存儲器件，制造所述非易失性存儲器件的方法以及操作所述非易失性存儲器件的方法。根據(jù)本發(fā)明的一個實施例，一種非易失性存儲器件包括:第一存儲串和第二存儲串，第一存儲串和第二存儲串每個都包括順序地串聯(lián)耦接的第一漏極選擇晶體管、第二漏極選擇晶體管、多個存儲器單元以及源極選擇晶體管；第一位線，所述第一位線與第一存儲串的第一漏極選擇晶體管與第二漏極選擇晶體管之間的節(jié)點耦接；以及第二位線，所述第二位線與在第二存儲串的第一漏極選擇晶體管一側(cè)的第二存儲串的端部節(jié)點耦接，其中，第一存儲串和第二存儲串的第一漏極選擇晶體管的柵極彼此耦接，且第一存儲串和第二存儲串的第二漏極選擇晶體管的柵極彼此耦接。根據(jù)本發(fā)明的另一個實施例公開了一種非易失性存儲器件的編程方法，所述非易失性存儲器件具有第一存儲串和第二存儲串，第一存儲串和第二存儲串每個都包括串聯(lián)耦接的第一漏極選擇晶體管和第二漏極選擇晶體管、多個存儲器單元以及源極選擇晶體管，所述方法包括以下步驟:施加位線編程電壓到耦接在第一存儲串的第一選擇晶體管與第二選擇晶體管之間的第一位線，并施加位線編程禁止電壓到與在第二存儲串的第一漏極選擇晶體管一側(cè)的第二存儲串的端部耦接的第二位線；將用于導(dǎo)通第一漏極選擇晶體管和第二漏極選擇晶體管的第一電壓施加到第一存儲串和第二存儲串的第一漏極選擇晶體管和第二漏極選擇晶體管的柵極；將比第一電壓低的第二電壓施加到第一存儲串和第二存儲串的第一漏極選擇晶體管的柵極以關(guān)斷第二存儲串的第一漏極選擇晶體管；以及將編程電壓施加到與所述多個存儲器單元之中的選中的存儲器單元耦接的字線，其中，第一存儲串的第一漏極選擇晶體管和第二漏極選擇晶體管的第一閾值電壓比第二存儲串的第一漏極選擇晶體管和第二漏極選擇晶體管的第二閾值電壓高。根據(jù)本發(fā)明的另一個實施例公開了一種非易失性存儲器件的編程方法，所述非易失性存儲器件具有第一存儲串和第二存儲串，第一存儲串和第二存儲串每個都包括串聯(lián)耦接的第一漏極選擇晶體管和第二漏極選擇晶體管、多個存儲器單元以及源極選擇晶體管，所述方法包括以下步驟:施加位線編程禁止電壓到耦接在第一存儲串的第一選擇晶體管與第二選擇晶體管之間的第一位線，并施加位線編程電壓到與在第二存儲串的第一漏極選擇晶體管的側(cè)部處的第二存儲串的端部耦接的第二位線；將用于導(dǎo)通第一漏極選擇晶體管和第二漏極選擇晶體管的第一電壓施加到第一存儲串和第二存儲串的第一漏極選擇晶體管和第二漏極選擇晶體管的柵極；將比第一電壓低的第二電壓施加到第一存儲串和第二存儲串的第二漏極選擇晶體管的柵極，以保持第二存儲串的第二漏極選擇晶體管導(dǎo)通，同時關(guān)斷第一存儲串的第二漏極選擇晶體管；以及施加編程電壓到與所述多個存儲器單元之中的選中的存儲器單元耦接的字線，其中，第一存儲串的第一漏極選擇晶體管和第二漏極選擇晶體管的第一閾值電壓比第二存儲串的第一漏極選擇晶體管和第二漏極選擇晶體管的第二閾值電壓高。根據(jù)本發(fā)明的另一個實施例，一種非易失性存儲器件包括:襯底，所述襯底包括第一有源區(qū)和第二有源區(qū)；第一漏極選擇線、第二漏極選擇線、多個字線以及源極選擇線，所述第一漏極選擇線、第二漏極選擇線、所述多個字線以及源極選擇線被設(shè)置在襯底之上并沿與第一有源區(qū)和第二有源區(qū)交叉的方向延伸；絕緣層，所述絕緣層被形成為覆蓋第一漏極選擇線、第二漏極選擇線、字線以及源極選擇線；第一漏極接觸，所述第一漏極接觸穿通絕緣層，以與在第一漏極選擇線與第二漏極選擇線之間的第一有源區(qū)耦接；第二漏極接觸，所述第二漏極接觸穿通絕緣層，以與第一漏極選擇線的與第二漏極選擇線相鄰側(cè)的相對側(cè)的第二有源區(qū)耦接；以及第一位線和第二位線，所述第一位線和第二位線被設(shè)置在絕緣層之上，并分別與第一漏極接觸和第二漏極接觸耦接。


圖1是說明現(xiàn)有的非易失性存儲器件的電路圖。圖2是描述圖1的非易失性存儲器件的編程方法的時序圖。圖3是根據(jù)本發(fā)明的一個實施例的非易失性存儲器件的電路圖。圖4A和圖4B是描述圖3的非易失性存儲器件的編程方法的時序圖。圖5是根據(jù)本發(fā)明的實施例的非易失性存儲器件的平面圖。圖6A至圖SB是描述根據(jù)本發(fā)明的實施例的非易失性存儲器件以及制造所述非易失性存儲器件的方法的截面圖。
具體實施例方式下面將參照附圖更詳細地描述本發(fā)明的示例性實施例。但是，本發(fā)明可以用不同的方式實施，而不應(yīng)解釋為限于本文所列的實施例。確切地說，提供這些實施例使得使本公開清楚且完整，并向本領(lǐng)域技術(shù)人員充分傳達本發(fā)明的范圍。在說明書中，相同的附圖標記在本發(fā)明的不同附圖與實施例中表示相似的部分。附圖并非按比例繪制，在某些情況下，為了清楚地示出實施例的特征可能對比例進行了夸大處理。當(dāng)提及第一層在第二層“上”或在襯底“上”時，其不僅涉及第一層直接形成在第二層上或在襯底上的情況，還涉及在第一層與第二層之間或在第一層與襯底之間存在第三層的情況。圖3是根據(jù)本發(fā)明的一個實施例的非易失性存儲器件的電路圖。圖4A和圖4B是描述圖3的非易失性存儲器件的編程方法的時序圖。具體地，圖4A說明偶數(shù)頁編程方法，而圖4B說明奇數(shù)頁編程方法。參見圖3，根據(jù)本發(fā)明的實施例的非易失性存儲器件包括多個存儲串ST ;偶數(shù)位線BLe和奇數(shù)位線BLo，所述偶數(shù)位線BLe和奇數(shù)位線BLo交替地排列并分別與存儲串ST的一個端部耦接；以及源極線SL，所述源極線SL與存儲串ST的另一個端部耦接。每個存儲串ST包括從相應(yīng)的位線BLe或BLo的一側(cè)順序排列且串聯(lián)耦接的第一漏極選擇晶體管DSTle或DSTlo、第二漏極選擇晶體管DST2e或DST2o、多個存儲器單元MC以及源極選擇晶體管SST。用“DSTle和DST2e”表示與偶數(shù)位線BLe耦接的存儲串ST的第一漏極選擇晶體管DSTl和第二漏極選擇晶體管DST2，用“DSTlo和DST2o”表示與奇數(shù)位線BLo耦接的存儲串ST相耦接的存儲串ST的第一漏極選擇晶體管DSTl和第二漏極選擇晶體管DST2。第一漏極選擇晶體管DSTle和DSTlo的柵極彼此延伸以形成第一漏極選擇線DSLl，且第二漏極選擇晶體管DST2e和DST2o的柵極彼此延伸以形成第二漏極選擇線DSL2。源極選擇晶體管SST的柵極彼此延伸以形成源極選擇線SSL。每個存儲器單元MC包括順序?qū)盈B的浮柵和控制柵。存儲器單元MC的控制柵彼此延伸以形成字線WL。第一漏極選擇晶體管DSTle和DSTlo以及第二漏極選擇晶體管DST2e和DST2o每個都包括漏極節(jié)點和源極節(jié)點。漏極節(jié)點被設(shè)置在位線BLe和BLo的一側(cè)，且源極節(jié)點被設(shè)置在源極線SL的一側(cè)。由于第一漏極選擇晶體管DSTle和DSTlo與第二漏極選擇晶體管DST2e和DST2o串聯(lián)耦接，所以第一漏極選擇晶體管DSTle和DSTlo的源極節(jié)點與第二漏極選擇晶體管DST2e和DST2o的漏極節(jié)點是共用的。偶數(shù)位線BLe與第一偶數(shù)漏極選擇晶體管DSTle和第二偶數(shù)漏極選擇晶體管DST2e的公共節(jié)點——即第一偶數(shù)漏極選擇晶體管DSTle的源極節(jié)點和第二偶數(shù)漏極選擇晶體管DST2e的漏極節(jié)點——耦接。另一方面，奇數(shù)位線BLo與第一奇數(shù)漏極選擇晶體管DSTlo的漏極節(jié)點耦接。在本發(fā)明的此實施例中，第一偶數(shù)漏極選擇晶體管DSTle和第二偶數(shù)漏極選擇晶體管DST2e的第一閾值電壓比第一奇數(shù)漏極選擇晶體管DSTlo和第二奇數(shù)漏極選擇晶體管DST2o的第二閾值電壓大。在下文中，出于描述目的，描述第一閾值電壓大約是2V,且第二閾值電壓大約是0.5V。然而，本發(fā)明的范圍不限定于此。在上述非易失性存儲器件中，可以基于頁來執(zhí)行將數(shù)據(jù)儲存在選中的存儲器單元MC中的編程操作。具體地，所述編程操作可以包括偶數(shù)頁編程操作和奇數(shù)頁編程操作，所述偶數(shù)頁編程是對在與偶數(shù)位線BLe耦接的存儲串ST的存儲器單元MC之中的選中的存儲器單元MC編程，所述奇數(shù)頁編程操作是對在與奇數(shù)位線BLo耦接的存儲串ST的存儲器單元MC之中的選中的存儲器單元MC編程。在執(zhí)行偶數(shù)頁編程操作時，與奇數(shù)位線BLo耦接的存儲串ST被避免編程，而執(zhí)行奇數(shù)頁編程操作時，與偶數(shù)位線BLe耦接的存儲串ST被避免編程。在下文中將參照圖4A和圖4B來分別詳細描述偶數(shù)頁編程操作和奇數(shù)頁編程操作。參見圖4A，首先，施加位線編程電壓到偶數(shù)位線BLe，并施加位線編程禁止電壓到奇數(shù)位線BLo (參見持續(xù)時間①)。位線編程電壓比施加到選中的存儲器單元MC的控制柵的編程電壓足夠低，使得對選中的存儲器單元MC編程。在此實施例中，描述了位線編程電壓大約為0V。另一方面，位線編程禁止電壓是相對較高的正電壓，用于禁止與選中的存儲器單元MC共享字線WL的未選中的存儲器單元MC被編程。在此實施例中，描述了位線編程禁止電壓大約是3.5V。隨后,將用于導(dǎo)通全部的第一漏極選擇晶體管DSTle和DSTlo以及第二漏極選擇晶體管DST2e和DST2o的第一電壓施加到第一漏極選擇線DSLl和第二漏極選擇線DSL2，以便將位線編程電壓和位線編程禁止電壓傳送到存儲串ST (參見持續(xù)時間②)。為了導(dǎo)通與偶數(shù)位線BLe耦接的全部的第一偶數(shù)漏極選擇晶體管DSTle和第二偶數(shù)漏極選擇晶體管DST2e，第一電壓等于或高于第一偶數(shù)漏極選擇晶體管DSTle和第二偶數(shù)漏極選擇晶體管DST2e的第一閾值電壓與施加到偶數(shù)位線BLe的位線編程電壓的總和。此外，為了導(dǎo)通與奇數(shù)位線BLo耦接的全部的第一奇數(shù)漏極選擇晶體管DSTlo和第二奇數(shù)漏極選擇晶體管DST2o，第一電壓等于或高于第一奇數(shù)漏極選擇晶體管DSTlo和第二奇數(shù)漏極選擇晶體管DST2o的第二閾值電壓與施加到奇數(shù)位線BLo的位線編程禁止電壓的總和。在此實施例中，描述了第一閾值電壓大約是2V，位線編程電壓大約是0V，第二閾值電壓大約是0.5V，以及位線編程禁止電壓大約是3.5V。因此，第一電壓等于或大于大約4V(=0.5V+3.5V)。隨后，在施加通過電壓Vpass和編程電壓Vrai之前(參見持續(xù)時間④)，減小施加到第一漏極選擇線DSLl的第一電壓(參見持續(xù)時間③)以關(guān)斷第一奇數(shù)漏極選擇晶體管DSTlo并切斷奇數(shù)位線BLo與相應(yīng)的存儲串ST之間的耦接。在下文中，減少的電壓被稱作為第二電壓。為了關(guān)斷第一奇數(shù)漏極選擇晶體管DSTlo，第二電壓要比位線編程禁止電壓和第二閾值電壓的總和低，所述位線編程禁止電壓大約為3.5V，所述第二閾值電壓大約為
0.5V。第二電壓沒有下限。這是因為無論第一偶數(shù)漏極選擇晶體管DSTle是否導(dǎo)通，偶數(shù)位線BLe仍與第二偶數(shù)漏極選擇晶體管DST2e的漏極節(jié)點耦接，且偶數(shù)位線BLe可以與相應(yīng)的存儲串ST耦接。簡言之，盡管施加到第一漏極選擇線DSLl的第二電壓低到關(guān)斷第一偶數(shù)漏極選擇晶體管DSTle，但是只要第二偶數(shù)漏極選擇晶體管DST2e保持導(dǎo)通，偶數(shù)位線BLe與相應(yīng)的存儲串ST之間就保持耦接，且執(zhí)行正確的編程操作。因此，通過充分地降低施加到第一漏極選擇線DSLl的第二電壓，奇數(shù)位線BLo可以完全地與相應(yīng)的存儲串ST斷開連接。盡管在此實施例中，描述第二電壓大約是0V，但是第二電壓可以具有比大約4V低的任何值。此外，如上所述，在持續(xù)時間③內(nèi)，為了偶數(shù)位線BLe與相應(yīng)的存儲串ST之間的耦接，第二偶數(shù)漏極選擇晶體管DST2e要保持導(dǎo)通狀態(tài)。因此，施加到第二漏極選擇線DSL2的第一電壓可以保持大約4V。然而，只要第二偶數(shù)漏極選擇晶體管DST2e可以保持導(dǎo)通狀態(tài)，可以稍微地減少施加到第二漏極選擇線DSL2的第一電壓。在下文中，減少的電壓被稱作第三電壓。第三電壓比位線編程電壓和第一閾值電壓的總和大，所述位線編程電壓大約為0V，所述第一閾值電壓大約為2V。盡管在此實施例中第三電壓大約是3V，但是本發(fā)明的范圍不限定于這個具體值。隨后，通過施加編程電壓Vrai到與選中的存儲器單元MC耦接的字線一稱作選中的字線SEL_WL，并施加通過電壓Vpass到其它的未選中的字線UNSEL_WL來對選中的存儲器單元MC編程(參見持續(xù)時間④)。具體地，將施加到選中的字線SEL_WL和未選中的字線UNSEL_WL的電壓提高到通過電壓Vpass,然后將施加到選中的字線SEL_WL的通過電壓Vpass進一步地增加到編程電壓VrcM。因此，在施加編程電壓Vrai的同時對選中的存儲器單元MC編程。盡管將諸如編程電壓Vrai的高的正電壓施加到選中的字線SEL_WL，但是奇數(shù)位線BLo與相應(yīng)的存儲串ST之間的耦接被切斷以提高溝道電壓。因此，可以禁止在與奇數(shù)位線BLo耦接并與選中的字線SEL_WL耦接的存儲串ST中所包括的未選中的存儲器單元MC被編程。隨后，當(dāng)完成對選中的存儲器單元MC的編程時，全部字線WL、第一漏極選擇線DSLl和第二漏極選擇線DSL2以及位線BLe和BLo返回到初始狀態(tài)(參見持續(xù)時間⑤)。根據(jù)以上描述的偶數(shù)頁編程方法，由于可以充分地減小施加到第一漏極選擇線DSLl的電壓，所以可以完全地切斷奇數(shù)位線BLo與相應(yīng)的存儲串ST之間的耦接，因而防止編程干擾現(xiàn)象的發(fā)生。由于第一漏極選擇線DSLl的電壓的充分減小不影響偶數(shù)位線BLe與相應(yīng)的存儲串ST之間的耦接，所以可以正確地執(zhí)行偶數(shù)頁編程操作。另外，由于施加到第一漏極選擇線DSL1、第二漏極選擇線DSL2以及相鄰的字線WL的電壓在編程操作期間依次具有0V、4V以及通過電壓Vpass的值，所以可以防止由于漏極選擇晶體管與相鄰的存儲器單元之間的大的電壓差而引起的熱載流子注入(Hot Carrier Injection, HCI)現(xiàn)象的發(fā)生。參見圖4B，相反地，施加例如大約3.5V的位線編程禁止電壓到偶數(shù)位線BLe，施加例如大約OV的位線編程電壓到奇數(shù)位線BLo (參見持續(xù)時間①)。隨后，將可以完全導(dǎo)通全部的第一漏極選擇晶體管DSTle和DSTlo以及第二漏極選擇晶體管DST2e和DST2o的第一電壓施加到第一漏極選擇線DSLl和第二漏極選擇線DSL2，以將位線編程電壓和位線編程禁止電壓傳送到存儲串ST (參見持續(xù)時間②)。為了完全地導(dǎo)通與偶數(shù)位線BLe耦接的全部的第一偶數(shù)漏極選擇晶體管DSTle和第二偶數(shù)漏極選擇晶體管DST2e，第一電壓要等于或高于第一偶數(shù)漏極選擇晶體管DSTle和第二偶數(shù)漏極選擇晶體管DST2e的第一閾值電壓與施加到偶數(shù)位線BLe的位線編程禁止電壓的總和。此外，為了完全地導(dǎo)通與奇數(shù)位線BLo耦接的全部的第一奇數(shù)漏極選擇晶體管DSTlo和第二奇數(shù)漏極選擇晶體管DST2o，第一電壓要等于或高于第一奇數(shù)漏極選擇晶體管DSTlo和第二奇數(shù)漏極選擇晶體管DST2o的第二閾值電壓與施加到奇數(shù)位線BLo的位線編程電壓的總和。在本發(fā)明的此實施例中，第一閾值電壓大約是2V，位線編程禁止電壓大約是3.5V、第二閾值電壓大約是0.5V以及位線編程電壓大約是0V。因而，第一電壓具有大約 5.5V 的值(=2V+3.5V)。隨后，在施加通過電壓Vpass和編程電壓Vrai(參見持續(xù)時間④)之前，將施加到第二漏極選擇線DSL2的第一電壓減小以關(guān)斷第二偶數(shù)漏極選擇晶體管DST2e，且因而切斷偶數(shù)位線BLe與相應(yīng)的存儲串ST之間的耦接。由于要維持奇數(shù)位線BLo與相應(yīng)的存儲串ST之間的耦接，所以只要第二奇數(shù)漏極選擇晶體管DST2o保持導(dǎo)通狀態(tài)就可減小第一電壓(參見持續(xù)時間③)。在下文中，減少的電壓被稱作第二電壓。為了關(guān)斷第二偶數(shù)漏極選擇晶體管DST2e，第二電壓要比位線編程禁止電壓和第一閾值電壓的總和低，所述位線編程禁止電壓大約為3.5V，所述第一閾值電壓大約為2V。同時，為了導(dǎo)通第二奇數(shù)漏極選擇晶體管DST2o，第二電壓要比位線編程電壓和第二閾值電壓高，所述位線編程電壓大約為0V，所述第二閾值電壓大約為0.5V。簡言之，第二電壓可以處在從位線編程電壓和第二閾值電壓的總和到位線編程禁止電壓和第一閾值電壓的總和的范圍內(nèi)。因此，當(dāng)?shù)谝婚撝惦妷旱碾娖较鄬τ诘诙撝惦妷旱碾娖皆黾訒r，第二電壓的范圍變寬。在本發(fā)明的此實施例中，第二電壓大約是1.5V，但是第二電壓可以具有比大約
5.5V低且等于或高于0.5V的值。顯然，在持續(xù)時間③內(nèi)，為了奇數(shù)位線BLo與相應(yīng)的存儲串ST之間的耦接，第一奇數(shù)漏極選擇晶體管DSTlo要保持導(dǎo)通狀態(tài)。因此，施加到第一漏極選擇線DSLl的第一電壓可以維持大約5.5V。然而，只要第一奇數(shù)漏極選擇晶體管DSTlo保持導(dǎo)通狀態(tài)，就可以稍微地減少或增加施加到第一漏極選擇線DSLl的第一電壓。如之前所述，施加到第一漏極選擇線DSLl的電壓不影響偶數(shù)位線BLe與相應(yīng)的存儲串ST之間的耦接。隨后，通過施加編程電壓Vrai到選中的字線SEL_WL并施加通過電壓Vpass到其它的未選中的字線UNSEL_WL來對選中的存儲器單元MC編程(參見持續(xù)時間④)。盡管將諸如編程電壓Vrai的高的正電壓施加到選中的字線SEL_WL，但是偶數(shù)位線BLe與相應(yīng)的存儲串ST之間的耦接被切斷并且溝道電壓被提高。因此，可以禁止對偶數(shù)位線BLe的存儲串ST中所包括的和與選中的字線SEL_WL耦接的未選中的存儲器單元MC編程。隨后，當(dāng)完成對選中的存儲器單元MC的編程時，字線WL、第一漏極選擇線DSL1、第二漏極選擇線DSL2以及位線BLe和BLo全部返回到初始狀態(tài)(參見持續(xù)時間⑤)。在以上描述的奇數(shù)頁編程方法中，可以通過增加第二閾值電壓與第一閾值電壓之間的差，來增大可施加到第二漏極選擇線DSL2的電壓的范圍，同時完全切斷偶數(shù)位線BLe與相應(yīng)的存儲串ST之間的耦接以防止編程干擾現(xiàn)象的發(fā)生。此外，可以不減小第一漏極選擇線DSLl的電壓以保持奇數(shù)位線BLo與相應(yīng)的存儲串ST之間的耦接，因為這對偶數(shù)位線BLe與相應(yīng)的存儲串ST之間的耦接沒有影響。因此，可以正確地執(zhí)行奇數(shù)頁編程操作。圖5是根據(jù)本發(fā)明的一個實施例的非易失性存儲器件的平面圖。圖3的電路圖是圖5中所示的存儲塊100的等效電路圖。圖6A至圖SB是描述根據(jù)本發(fā)明的本實施例的非易失性存儲器件及其制造方法的截面圖。圖6A、7A以及8A示出圖5的非易失性存儲器件的沿著線A-A’截取的截面，且圖6B、7B以及SB示出圖5的非易失性存儲器件的沿著線B-B’截取的截面。首先，描述一種制造此非易失性存儲器件的方法。參見圖5、6A以及6B,經(jīng)由淺溝槽隔離(Shallow Trench Isolation, STI)工藝，通過在襯底Iio之上形成隔離層來限定出襯底110的有源區(qū)ACTl和ACT2。有源區(qū)ACTl和ACT2具有沿一個方向延伸的線形，且多個有源區(qū)平行排列。出于說明目的，要與在隨后工藝中形成的偶數(shù)位線BLe耦接的有源區(qū)被稱作第一有源區(qū)ACT1，且要與奇數(shù)位線BLo耦接的另外的有源區(qū)被稱作第二有源區(qū)ACT2。第一有源區(qū)ACTl和第二有源區(qū)ACT2可以交替地排列。隨后，在襯底110之上形成第一漏極選擇線DSL1、第二漏極選擇線DSL2、字線WL以及源極選擇線SSL之前，通過將第一雜質(zhì)摻雜到要形成第一漏極選擇線DSLl和第二漏極選擇線DSL2的第一有源區(qū)ACTl，來形成第一雜質(zhì)摻雜區(qū)Pl，且通過將第二雜質(zhì)摻雜到要形成第一漏極選擇線DSLl和第二漏極選擇線DSL2的第二有源區(qū)ACT2，來形成第二雜質(zhì)摻雜區(qū)P2?？梢越?jīng)由用于暴露出要用雜質(zhì)摻雜的部分的掩模工藝和對暴露出的部分執(zhí)行的離子注入工藝,來注入雜質(zhì)。第一雜質(zhì)摻雜區(qū)Pl和第二雜質(zhì)摻雜區(qū)P2的第一雜質(zhì)和第二雜質(zhì)可以是諸如硼(B)的N-型雜質(zhì)，且摻雜濃度可以不同。例如，第一雜質(zhì)摻雜區(qū)Pl中的摻雜濃度可以比第二雜質(zhì)摻雜區(qū)P2中的摻雜濃度高。第一雜質(zhì)摻雜區(qū)Pl和第二雜質(zhì)摻雜區(qū)P2可以具有不同的摻雜濃度以使要形成在第一有源區(qū)ACTl中的第一漏極選擇晶體管和第二漏極選擇晶體管以及要形成在第二有源區(qū)ACT2中的第一漏極選擇晶體管和第二漏極選擇晶體管具有不同的閾值電壓。已知隨著高度地摻雜諸如硼(B)的N-型雜質(zhì)，來增加晶體管的閾值電壓。因此，可以通過將第一雜質(zhì)摻雜區(qū)Pl中的摻雜濃度提高地比第二雜質(zhì)摻雜區(qū)P2中的摻雜濃度高，來增加要形成在第一有源區(qū)ACTl中的第一漏極選擇晶體管和第二漏極選擇晶體管的閾值電壓。參見圖5、7A以及7B，在襯底110之上順序沉積隧道絕緣層、用于形成浮柵的導(dǎo)電層、柵間電介質(zhì)層以及用于形成控制柵的導(dǎo)電層。隨后，第一漏極選擇線DSL1、第二漏極選擇線DSL2、字線WL以及源極選擇線SSL每個都包括通過將隧道絕緣層、用于形成浮柵的導(dǎo)電層、柵間電介質(zhì)層以及用于形成控制柵的導(dǎo)電層圖案化而形成的隧道絕緣層圖案120、浮柵130、柵間電介質(zhì)層圖案140以及控制柵150的層疊結(jié)構(gòu)。在第一漏極選擇線DSLl、第二漏極選擇線DSL2以及源極選擇線SSL中，在沉積用于形成控制柵的導(dǎo)電層之前，還將柵間電介質(zhì)層圖案化，以使柵間電介質(zhì)層被部分去除或被全部去除。結(jié)果，在第一漏極選擇線DSL1、第二漏極選擇線DSL2以及源極選擇線SSL中浮柵130與控制柵150電連接。此外，控制柵150具有與第一漏極選擇線DSL1、第二漏極選擇線DSL2、字線WL以及源極選擇線SSL相同的平面形狀。簡言之，控制柵150具有與有源區(qū)ACTl和ACT2交叉的線形。相反地，浮柵130形成在控制柵150與有源區(qū)ACTl和ACT2的重疊部分中具有島形。參見圖5、8A以及8B，在襯底110之上形成覆蓋第一漏極選擇線DSL1、第二漏極選擇線DSL2、字線WL以及源極選擇線SSL的柵間電介質(zhì)層160。隨后，通過選擇性地刻蝕層間電介質(zhì)層160來形成暴露出第一有源區(qū)ACTl的第一漏極選擇線DSLl與第二漏極選擇線DSL2之間的區(qū)域的接觸孔、以及暴露出第二有源區(qū)
ACT2-即第一漏極選擇線DSLl兩側(cè)之間的不與第二漏極選擇線DSL2相鄰的第一漏極選
擇線DSLl的一側(cè)上的第二有源區(qū)ACT2—的第一漏極選擇晶體管DSTl的漏極區(qū)的接觸孔。隨后，通過用導(dǎo)電材料來填充接觸孔，來形成與第一有源區(qū)ACTl的一部分耦接的第一漏極接觸DCe和與第二有源區(qū)ACT2的一部分耦接的第二漏極接觸DCo。隨后，通過在層間電介質(zhì)層160之上沉積導(dǎo)電材料，并將導(dǎo)電材料圖案化來形成經(jīng)由第一漏極接觸DCe與第一有源區(qū)ACTl的一部分耦接的偶數(shù)位線BLe和經(jīng)由第二漏極接觸DCo與第二有源區(qū)ACT2的一部分耦接的奇數(shù)位線BLo。偶數(shù)位線BLe和奇數(shù)位線BLo可以沿著與有源區(qū)ACTl和ACT2延伸的相同的方向延伸。盡管在附圖中未示出，但是位于源極選擇線SSL的兩側(cè)之間的不與字線WL相鄰的源極選擇線SSL的一側(cè)的有源區(qū)ACTl和ACT2，可以經(jīng)由源極接觸與源極線耦接。源極線沿著與位線BLe和BLo交叉的方向延伸，且可以將源極線設(shè)置在與設(shè)置了位線BLe和BLo的層不同的層上?？梢越?jīng)由上述工藝來制造圖5、8A以及SB所示的非易失性存儲器件。由于所述非易失性存儲器件與圖3的電路圖中所示的非易失性存儲器件基本相同，所以也可以保證編程操作可靠性。此外，由于第一漏極接觸DCe和第二漏極接觸DCo未被設(shè)置在直線上，而是交替地排列在不同的位置，所以圖5、8A以及SB中所示的非易失性存儲器件可以保證漏極接觸之間的距離。盡管以上根據(jù)本發(fā)明的實施例描述了非易失性存儲器件及其制造方法和操作方法，但是本發(fā)明的范圍不限定于此。例如，可以改變在本實施例中的偶數(shù)位線BLe和奇數(shù)位線BLo的布置排序。此外，偶數(shù)位線BLe可以與在位線一側(cè)的漏極選擇晶體管的漏極節(jié)點耦接，且奇數(shù)位線BLo可以與兩個漏極選擇晶體管的公共節(jié)點耦接。根據(jù)本發(fā)明的實施例，非易失性存儲器件、制造所述非易失性存儲器件的方法以及操作所述非易失性存儲器件的方法可以保證編程操作的可靠性。盡管已經(jīng)參照具體的實施例描述了本發(fā)明，但是對本領(lǐng)域技術(shù)人員顯然的是，在不脫離所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下，可以進行各種變化和修改。
權(quán)利要求
1.一種非易失性存儲器件，包括: 第一存儲串和第二存儲串，第一存儲串和第二存儲串每個都分別包括順序串聯(lián)耦接的第一漏極選擇晶體管、第二漏極選擇晶體管、多個存儲器單元以及源極選擇晶體管； 第一位線，所述第一位線與所述第一存儲串的第一漏極選擇晶體管與第二漏極選擇晶體管之間的節(jié)點耦接；以及 第二位線，所述第二位線與在所述第二存儲串的第一漏極選擇晶體管一側(cè)的所述第二存儲串的端部節(jié)點耦接， 其中，所述第一存儲串和所述第二存儲串的第一漏極選擇晶體管的柵極彼此耦接，且所述第一存儲串和所述第二存儲串的第二漏極選擇晶體管的柵極彼此耦接。
2.如權(quán)利要求1所述的非易失性存儲器件，其中，所述第一存儲串的第一漏極選擇晶體管和第二漏極選擇晶體管的第一閾值電壓比所述第二存儲串的第一漏極選擇晶體管和第二漏極選擇晶體管的第二閾值電壓高。
3.一種非易失性存儲器件的編程方法，所述非易失性存儲器件具有第一存儲串和第二存儲串，所述第一存儲串和所述第二存儲串每個都包括串聯(lián)耦接的第一漏極選擇晶體管和第二漏極選擇晶體管、多個存儲器單元以及源極選擇晶體管，所述方法包括以下步驟: 施加位線編程電壓到耦接在所述第一存儲串的第一選擇晶體管與第二選擇晶體管之間的第一位線，并施加位線編程禁止電壓到與在所述第二存儲串的第一漏極選擇晶體管的一側(cè)的所述第二存儲串的端部耦接的第二位線； 將用于導(dǎo)通所述第一漏極選擇晶體管和所述第二漏極選擇晶體管的第一電壓施加到所述第一存儲串和所述第二存儲串的第一漏極選擇晶體管和第二漏極選擇晶體管的柵極； 施加比所述第一電壓低的第二電壓到所述第一存儲串和所述第二存儲串的第一漏極選擇晶體管的柵極，以關(guān)斷所述第二存儲串的第一漏極選擇晶體管；以及 施加編程電壓到與所述多個存儲器單元之中的選中的存儲器單元耦接的字線， 其中，所述第一存儲串的第一漏極選擇晶體管和第二漏極選擇晶體管的第一閾值電壓比所述第二存儲串的第一漏極選擇晶體管和第二漏極選擇晶體管的第二閾值電壓高。
4.如權(quán)利要求3所述的方法，其中，所述第一電壓等于或高于所述位線編程禁止電壓和所述第二閾值電壓的總和，以及 所述第二電壓比所述位線編程禁止電壓和所述第二閾值電壓的總和低。
5.如權(quán)利要求3所述的方法，還包括以下步驟: 在施加所述第一電壓之后且在施加所述編程電壓之前，將等于或低于所述第一電壓的第三電壓施加到所述第一存儲串和所述第二存儲串的第二漏極選擇晶體管的柵極，以保持所述第一存儲串的第二漏極選擇晶體管導(dǎo)通。
6.如權(quán)利要求5所述的方法，其中，所述第三電壓等于或高于所述位線編程電壓和所述第一閾值電壓的總和。
7.一種非易失性存儲器件的編程方法，所述非易失性存儲器件具有第一存儲串和第二存儲串，所述第一存儲串和所述第二存儲串每個都包括串聯(lián)耦接的第一漏極選擇晶體管和第二漏極選擇晶體管、多個存儲器單元以及源極選擇晶體管，所述方法包括以下步驟: 施加位線編程禁止電壓到耦接在所述第一存儲串的第一選擇晶體管與第二選擇晶體管之間的第一位線，并施加位線編程電壓到與在所述第二存儲串的第一漏極選擇晶體管一側(cè)的所述第二存儲串的端部耦接的第二位線； 將用于導(dǎo)通所述第一漏極選擇晶體管和所述第二漏極選擇晶體管的第一電壓施加到所述第一存儲串和所述第二存儲串的第一漏極選擇晶體管和第二漏極選擇晶體管的柵極； 將比所述第一電壓低的第二電壓施加到所述第一存儲串和所述第二存儲串的第二漏極選擇晶體管的柵極，以保持所述第二存儲串的第二漏極選擇晶體管導(dǎo)通，同時關(guān)斷所述第一存儲串的第二漏極選擇晶體管；以及 施加編程電壓到與所述多個存儲器單元之中的選中的存儲器單元耦接的字線， 其中，所述第一存儲串的 第一漏極選擇晶體管和第二漏極選擇晶體管的第一閾值電壓比所述第二存儲串的第一漏極選擇晶體管和第二漏極選擇晶體管的第二閾值電壓高。
8.如權(quán)利要求7所述的方法，其中，所述第一電壓等于或高于所述位線編程禁止電壓和所述第一閾值電壓的總和，以及 所述第二電壓低于所述位線編程禁止電壓和所述第一閾值電壓的總和，并等于或高于所述位線編程電壓和所述第二閾值電壓的總和。
9.一種非易失性存儲器件，包括: 襯底，所述襯底包括第一有源區(qū)和第二有源區(qū)； 第一漏極選擇線、第二漏極選擇線、多個字線以及源極選擇線，所述第一漏極選擇線、所述第二漏極選擇線、所述多個字線以及所述源極選擇線被設(shè)置在所述襯底之上，并沿與所述第一有源區(qū)和所述第二有源區(qū)交叉的方向延伸； 絕緣層，所述絕緣層被形成為覆蓋所述第一漏極選擇線、所述第二漏極選擇線、所述字線以及所述源極選擇線； 第一漏極接觸，所述第一漏極接觸穿通所述絕緣層，以與在所述第一漏極選擇線與所述第二漏極選擇線之間的所述第一有源區(qū)耦接； 第二漏極接觸，所述第二漏極接觸穿通所述絕緣層，以與所述第一漏極選擇線的與所述第二漏極選擇線相鄰側(cè)的相對側(cè)的所述第二有源區(qū)耦接；以及 第一位線和第二位線，所述第一位線和所述第二位線被設(shè)置在所述絕緣層之上，并分別與所述第一漏極接觸和所述第二漏極接觸耦接。
10.如權(quán)利要求9所述的非易失性存儲器件，其中，設(shè)置有所述第一漏極選擇線和所述第二漏極選擇線的所述第一有源區(qū)的雜質(zhì)摻雜濃度不同于設(shè)置有所述第一漏極選擇線和所述第二漏極選擇線的所述第二有源區(qū)的雜質(zhì)摻雜濃度。
11.如權(quán)利要求10所述的非易失性存儲器件，其中，N型雜質(zhì)被注入到所述第一有源區(qū)和所述第二有源區(qū)中，且所述第一有源區(qū)的摻雜濃度比所述第二有源區(qū)的摻雜濃度高。
12.如權(quán)利要求9所述的非易失性存儲器件，其中，所述第一漏極選擇線、所述第二漏極選擇線、所述字線以及所述源極選擇線每個都包括隧道絕緣層、用于形成浮柵的第一導(dǎo)電層、柵間電介質(zhì)層以及用于形成控制柵的第二導(dǎo)電層的層疊結(jié)構(gòu)，以及 所述第一漏極選擇線、所述第二漏極選擇線以及所述源極選擇線的柵間電介質(zhì)層的部分或全部被去除。
13.如權(quán)利要求12所述的非易失性存儲器件，其中，所述第一漏極選擇線和所述第二漏極選擇線的層疊結(jié)構(gòu)分別形成第一漏極晶體管和第二漏極晶體管的柵極，且所述第一有源區(qū)的第一漏極選擇晶體管和第二漏極選擇晶體管具有比所述第二有源區(qū)的第一漏極選擇晶體管和第二漏極選擇晶體管的第二閾值電壓高的第一閾值電壓。
14.如權(quán)利要求9所述的非易失性存儲器件，其中，作為所述第一有源區(qū)操作的多個第一區(qū)與作為所述第二有源區(qū)的多個第二區(qū)交替地排列，且所述第一漏極接觸和所述第二漏極接觸被設(shè)置在與所述第一有源區(qū)和所述第 二有源區(qū)交叉的不同線上。
全文摘要
本發(fā)明公開了一種非易失性存儲器件及其制造方法和操作方法。所述非易失性存儲器件包括第一存儲串和第二存儲串，第一存儲串和第二存儲串每個都分別包括順序地串聯(lián)耦接的第一漏極選擇晶體管、第二漏極選擇晶體管、多個存儲器單元以及源極選擇晶體管；第一位線，所述第一位線與第一存儲串的第一漏極選擇晶體管與第二漏極選擇晶體管之間的節(jié)點耦接；以及第二位線，所述第二位線與在第二存儲串的第一漏極選擇晶體管的一側(cè)的第二存儲串的端部節(jié)點耦接，其中，第一存儲串和第二存儲串的第一漏極選擇晶體管的柵極彼此耦接，且第一存儲串和第二存儲串的第二漏極選擇晶體管的柵極彼此耦接。
文檔編號G11C16/10GK103177762SQ20121051296
公開日2013年6月26日 申請日期2012年12月4日 優(yōu)先權(quán)日2011年12月21日
發(fā)明者盧侑炫 申請人:愛思開海力士有限公司