專利名稱：電阻式存儲器的寫入方法與存儲器模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明為一種快閃存儲器的控制方法，特別是一種電阻式存儲器的控制方法。
背景技術(shù)：
快閃存儲器系為一種可以被電抹除并且重新寫入的非易失性存儲器，并且主要系應(yīng)用在記憶卡與USB快閃隨身碟，藉以作為一般的儲存與電腦裝置和數(shù)位產(chǎn)品間的數(shù)據(jù)之轉(zhuǎn)運?？扉W存儲器的成本遠(yuǎn)小于EEPR0M，所以已經(jīng)成為主流的存儲器裝置。舉例而言，快閃存儲器系應(yīng)用于個人數(shù)位助理(PDA)、可攜式電腦、數(shù)位音頻播放器、數(shù)位相機與行動電話中。然而，快閃存儲器中每個存儲區(qū)塊僅能可以被抹除的一定次數(shù)。當(dāng)一存儲區(qū)塊之抹除次數(shù)超過一臨界值時，該存儲區(qū)塊將無法被正確地寫入，并且由該存儲區(qū)塊讀取出數(shù)據(jù)時將可能發(fā)生錯誤。此外，快閃存儲器仍面臨著操作電壓過大、操作速度慢、耐久力不夠等缺點。另外，其亦可能面臨到因元件縮小所導(dǎo)致之過薄的穿透閘極氧化層所導(dǎo)致之記憶時間不夠長等缺點。為了克服前述缺點，電阻式存儲器(RRAM)為目前業(yè)界所研發(fā)出之眾多新穎存儲器之一，其系利用可變電阻的原理來制作非揮發(fā)性存儲器，且擁有低功率消耗、面積小及操作速度快等優(yōu)點。

發(fā)明內(nèi)容
本發(fā)明的其他目的和優(yōu)點可以從本發(fā)明所揭露的技術(shù)特征中得到進(jìn)一步的了解。為達(dá)上述之一或部份或全部目的或是其他目的，本發(fā)明的一實施例提供一種電阻式存儲器的寫入方法，包括:接收一第一數(shù)據(jù)，并選擇用以儲存該第一數(shù)據(jù)的一第一電阻式記憶胞；當(dāng)該第一數(shù)據(jù)的邏輯準(zhǔn)位為一第一邏輯準(zhǔn)位時，輸出一電壓脈沖信號至該第一電阻式記憶胞，以寫入該第一數(shù)據(jù)；當(dāng)該第一數(shù)據(jù)的邏輯準(zhǔn)位為一第二邏輯準(zhǔn)位時，輸出一電流脈沖信號至該第一電阻式記憶胞，以寫入該第一數(shù)據(jù)。本發(fā)明的另一實施例提供一種存儲器模塊,包括一電阻式存儲器以及一存儲器控制電路。存儲器控制電路耦接該電阻式存儲器，接收一第一數(shù)據(jù)，并將該第一數(shù)據(jù)儲存在該電阻式存儲器的一第一電阻式記憶胞。當(dāng)該第一數(shù)據(jù)的邏輯準(zhǔn)位為一第一邏輯準(zhǔn)位時，該存儲器控制電路輸出一電壓脈沖信號至該第一電阻式記憶胞，以寫入該第一數(shù)據(jù)。當(dāng)該第一數(shù)據(jù)的邏輯準(zhǔn)位為一第二邏輯準(zhǔn)位時，該存儲器控制電路輸出一電流脈沖信號至該第一電阻式記憶胞，以寫入該第一數(shù)據(jù)。


圖1為根據(jù)本發(fā)明之一存儲器模塊的一實施例的示意圖。圖2為根據(jù)本發(fā)明之一電阻式存儲器的寫入方法之一實施例的流程圖。圖3為根據(jù)本發(fā)明之一電阻式存儲器的寫入方法之另一實施例的流程圖。
圖4為根據(jù)本發(fā)明之一存儲器模塊之另一實施例的示意圖。主要元件符號說明:11 存儲器控制器；12 寫入電路；13 驗證電路；14 電阻式存儲器；15 電壓脈沖產(chǎn)生器；16 電流脈沖產(chǎn)生器；40 存儲器模塊；41 存儲器控制電路；42 電阻式存儲器
具體實施例方式有關(guān)本發(fā)明之前述及其他技術(shù)內(nèi)容、特點與功效，在以下配合參考圖式之一較佳實施例的詳細(xì)說明中，將可清楚的呈現(xiàn)。以下實施例中所提到的方向用語，例如:上、下、左、右、前或后等，僅是參考附加圖式的方向。因此，使用的方向用語是用來說明并非用來限制本發(fā)明。圖1為根據(jù)本發(fā)明之一存儲器模塊的一實施例的示意圖。存儲器模塊包括存儲器控制器11、寫入電路12、驗證電路13以及電阻式存儲器14。寫入電路12更包括一電壓脈沖產(chǎn)生器15與一電流脈沖產(chǎn)生器16。當(dāng)存儲器控制器11接收到一寫入數(shù)據(jù)時，將該寫入數(shù)據(jù)及數(shù)據(jù)寫入位址傳送給寫入電路12。寫入電路12會根據(jù)寫入數(shù)據(jù)為邏輯I的數(shù)據(jù)或是邏輯O的數(shù)據(jù)，選擇透過電壓脈沖產(chǎn)生器15或電流脈沖產(chǎn)生器16寫入數(shù)據(jù)。當(dāng)寫入數(shù)據(jù)為邏輯I時，寫入電路12根據(jù)數(shù)據(jù)寫入位址，透過電壓脈沖產(chǎn)生器15輸出一電壓脈沖信號至電阻式存儲器14內(nèi)的一第一電阻式記憶胞，以執(zhí)行一 SET運作，使得第一電阻式記憶胞的電阻值為低電阻值。當(dāng)寫入數(shù)據(jù)為邏輯O時，寫入電路12根據(jù)數(shù)據(jù)寫入位址，透過電流脈沖產(chǎn)生器16輸出一電流脈沖信號至電阻式存儲器14內(nèi)的該第一電阻式記憶胞，以執(zhí)行一 RESET運作，使得第一電阻式記憶胞的電阻值為高電阻值。當(dāng)寫入電路12完成寫入(programming)動作時,驗證電路13會讀取電阻式記憶胞的數(shù)據(jù)與寫入數(shù)據(jù)比對，以確認(rèn)寫入動作是否成功。若寫入動作成功，則繼續(xù)寫入下一筆數(shù)據(jù)。若寫入動作失敗，則透過一計數(shù)器計數(shù)寫入失敗的次數(shù)。存儲器控制器11接著判斷此時該電阻式記憶胞的失敗次數(shù)是否等于一預(yù)定次數(shù)N。若不等于，則繼續(xù)對該電阻式記憶胞進(jìn)行寫入動作，若等于，則標(biāo)志該電阻式記憶胞為損壞。在另一實施例中，會將該電阻式記憶胞所在的區(qū)塊或存儲器頁面標(biāo)示為損壞。接著，存儲器控制器11會選擇其他的電阻式記憶胞、存儲器區(qū)塊或存儲器頁面進(jìn)行寫入動作。圖2為根據(jù)本發(fā)明之一電阻式存儲器的寫入方法之一實施例的流程圖。在步驟S21中，存儲器控制器接收一第一數(shù)據(jù)，并選擇電阻式存儲器的一電阻式記憶胞、存儲器區(qū)塊或存儲器頁面進(jìn)行寫入動作。在步驟S21中，寫入電路根據(jù)第一數(shù)據(jù)與一位址資訊進(jìn)行數(shù)據(jù)寫入的動作。當(dāng)?shù)谝粩?shù)據(jù)為邏輯I時，寫入電路根據(jù)位址資訊，透過一電壓脈沖產(chǎn)生器輸出的一電壓脈沖信號，對電阻式存儲器內(nèi)的一第一電阻式記憶胞執(zhí)行一 SET運作，使得第一電阻式記憶胞的電阻值為低電阻值。當(dāng)?shù)谝粩?shù)據(jù)為邏輯O時，寫入電路根據(jù)位址資訊，透過一電流脈沖產(chǎn)生器輸出的一電流脈沖信號，對電阻式存儲器內(nèi)的一第二電阻式記憶胞執(zhí)行一 RESET運作，使得第二電阻式記憶胞的電阻值為高電阻值。在步驟S23中，存儲器控制器或一驗證電路驗證寫入是否成功。若寫入成功，則執(zhí)行步驟S24，繼續(xù)寫入下一筆數(shù)據(jù)。若寫入失敗，則執(zhí)行步驟S25。在步驟S25中，存儲器控制器先對該電阻式記憶胞、存儲器區(qū)塊或存儲器頁面的寫入失敗次數(shù)加1，并判斷此時的寫入失敗次數(shù)是否等于一預(yù)定值N。若不相等，則回到步驟S22，再次執(zhí)行寫入動作。若此時的寫入失敗次數(shù)等于該預(yù)定值N，則執(zhí)行步驟S26。在步驟S26中，存儲器控制器會對寫入失敗的第一電阻式記憶胞、第一電阻式記憶胞所在的存儲器區(qū)塊或存儲器頁面標(biāo)示Fail (不可使用)，并不再使用該第一電阻式記憶胞、第一電阻式記憶胞所在的存儲器區(qū)塊或存儲器頁面。接著，存儲器控制器選擇新的電阻式記憶胞、存儲器區(qū)塊或存儲器頁面，并回到步驟S22中，再次寫入該第一數(shù)據(jù)。圖3為根據(jù)本發(fā)明之一電阻式存儲器的寫入方法之另一實施例的流程圖。因為電阻式存儲器的特性，若過度頻繁地對電阻式存儲器進(jìn)行寫入，則可能造成電阻式存儲器失效。因此本發(fā)明提供一種電阻式存儲器的寫入方法，可與本案圖2之電阻式存儲器的寫入方法結(jié)合，降低電阻式存儲器的錯誤發(fā)生。在步驟S31中，存儲器控制器接收一第一數(shù)據(jù)與對應(yīng)一第一電阻式記憶胞的一位址資訊。在步驟S32中，先讀取第一電阻式記憶胞目前儲存的數(shù)據(jù)，并判斷是否與第一數(shù)據(jù)相同。若相同，則執(zhí)行步驟S33，存儲器控制器不進(jìn)行寫入動作，并執(zhí)行下一筆數(shù)據(jù)的寫入動作。若不相同，則執(zhí)行步驟S34，存儲器控制器進(jìn)行寫入動作，將第一數(shù)據(jù)寫入第一電阻式記憶胞內(nèi)。本實施例的電阻式存儲器的寫入方法亦可與圖2所示之電阻式存儲器的寫入方法結(jié)合。在步驟S34中，寫入第一數(shù)據(jù)時會先判斷第一數(shù)據(jù)的邏輯準(zhǔn)位。當(dāng)?shù)谝粩?shù)據(jù)為邏輯I時，該第一電阻式記憶胞接收來自一電壓脈沖產(chǎn)生器輸出的一電壓脈沖信號，使得該第一電阻式記憶胞的電阻值為低電阻值。當(dāng)?shù)谝粩?shù)據(jù)為邏輯O時，該第一電阻式記憶胞接收來自一電流脈沖產(chǎn)生器輸出的一電流脈沖信號，使得該第一電阻式記憶胞的電阻值為高電阻值。圖4為根據(jù)本發(fā)明之一存儲器模塊之另一實施例的示意圖。存儲器模塊40包括存儲器控制電路41與電阻式存儲器42。當(dāng)存儲器控制電路41接收到一第一數(shù)據(jù)時，會產(chǎn)生一位址資訊，以于電阻式存儲器42中寫入該第一數(shù)據(jù)。當(dāng)?shù)谝粩?shù)據(jù)為邏輯I時，存儲器控制電路41根據(jù)該位址資訊，輸出一電壓脈沖信號至對應(yīng)該位址資訊的一第一電阻式記憶胞，以執(zhí)行一 SET運作，使得第一電阻式記憶胞的電阻值為低電阻值。當(dāng)?shù)谝粩?shù)據(jù)為邏輯O時，存儲器控制電路41根據(jù)該位址資訊，輸出一電流脈沖信號至對應(yīng)該位址資訊的該第一電阻式記憶胞，以執(zhí)行一 RESET運作，使得第一電阻式記憶胞的電阻值為高電阻值。當(dāng)存儲器控制電路41完成寫入(programming)動作時,存儲器控制電路41會讀取第一電阻式記憶胞的數(shù)據(jù)與第一數(shù)據(jù)比對，以確認(rèn)寫入動作是否成功。若寫入動作成功，則繼續(xù)寫入下一筆數(shù)據(jù)。若寫入動作失敗，則透過一計數(shù)器計數(shù)寫入失敗的次數(shù)。存儲器控制電路41接著判斷此時該第一電阻式記憶胞的失敗次數(shù)是否等于一預(yù)定次數(shù)N。若不等于，則再次對該第一電阻式記憶胞進(jìn)行寫入動作，若等于，則標(biāo)志該第一電阻式記憶胞為損壞。在另一實施例中，會將該第一電阻式記憶胞所在的區(qū)塊或存儲器頁面標(biāo)示為損壞。接著，存儲器控制電路41會選擇其他的電阻式記憶胞、存儲器區(qū)塊或存儲器頁面進(jìn)行寫入動作。惟以上所述者，僅為本發(fā)明之較佳實施例而已，當(dāng)不能以此限定本發(fā)明實施之范圍，即大凡依本發(fā)明權(quán)利要及發(fā)明內(nèi)容所作的簡單的等效變化與修飾，皆仍屬本發(fā)明專利涵蓋之范圍內(nèi)。另外本發(fā)明的任一實施例或權(quán)利要求不須達(dá)成本發(fā)明所揭露的全部目的或優(yōu)點或特點。此外，摘要部分和標(biāo)題僅是用來輔助專利文件搜尋之用，并非用來限制本發(fā)明之權(quán)利范圍。
權(quán)利要求
1.一種電阻式存儲器的寫入方法，其特征在于，所述的電阻式存儲器的寫入方法包括: 接收一第一數(shù)據(jù)，并選擇用以儲存所述的第一數(shù)據(jù)的一第一電阻式記憶胞； 當(dāng)所述的第一數(shù)據(jù)的邏輯準(zhǔn)位為一第一邏輯準(zhǔn)位時，輸出一電壓脈沖信號至所述的第一電阻式記憶胞，以寫入所述的第一數(shù)據(jù)；以及 當(dāng)所述的第一數(shù)據(jù)的邏輯準(zhǔn)位為一第二邏輯準(zhǔn)位時，輸出一電流脈沖信號至所述的第一電阻式記憶胞，以寫入所述的第一數(shù)據(jù)。
2.如權(quán)利要求1所述的電阻式存儲器的寫入方法，其特征在于，所述的方法更包括: 判斷所述的第一數(shù)據(jù)是否正確地被寫入所述的第一電阻式記憶胞； 若所述的第一數(shù)據(jù)被正確地寫入所述的第一電阻式記憶胞，選擇并將一第二數(shù)據(jù)進(jìn)行寫入一第二電阻式記憶胞；以及 若所述的第一數(shù)據(jù)并未被正確地寫入所述的第一電阻式記憶胞，則將對應(yīng)所述的第一電阻式記憶胞的一第一寫入錯誤次數(shù)加1，并再次對將所述的第一數(shù)據(jù)寫入所述的第一電阻式記憶胞。
3.如權(quán)利要求2所述的電阻式存儲器的寫入方法，其特征在于，所述的方法更包括: 若所述的第一寫入錯誤次數(shù)等于一預(yù)定值，則標(biāo)示所述的第一電阻式記憶胞為不可使用。
4.一種存儲器模塊，其特征在于，所述的存儲器模塊包括: 一電阻式存儲器；以及 一存儲器控制電路，耦接所述的電阻式存儲器，接收一第一數(shù)據(jù)，并將所述的第一數(shù)據(jù)儲存在所述的電阻式存儲器的一第一電阻式記憶胞，其中當(dāng)所述的第一數(shù)據(jù)的邏輯準(zhǔn)位為一第一邏輯準(zhǔn)位時，所述的存儲器控制電路輸出一電壓脈沖信號至所述的第一電阻式記憶胞，以寫入所述的第一數(shù)據(jù)，以及當(dāng)所述的第一數(shù)據(jù)的邏輯準(zhǔn)位為一第二邏輯準(zhǔn)位時，所述的存儲器控制電路輸出一電流脈沖信號至所述的第一電阻式記憶胞，以寫入所述的第一數(shù)據(jù)。
5.如權(quán)利要求4所述的存儲器模塊，其特征在于，所述的存儲器控制電路更判斷所述的第一數(shù)據(jù)是否正確地被寫入所述的第一電阻式記憶胞，且若所述的第一數(shù)據(jù)被正確地寫入所述的第一電阻式記憶胞，選擇并將一第二數(shù)據(jù)進(jìn)行寫入一第二電阻式記憶胞；以及若所述的第一數(shù)據(jù)并未被正確地寫入所述的第一電阻式記憶胞，則將對應(yīng)所述的第一電阻式記憶胞的一第一寫入錯誤次數(shù)加1，并再次對將所述的第一數(shù)據(jù)寫入所述的第一電阻式記憶胞。
6.如權(quán)利要求5所述的存儲器模塊，其特征在于，當(dāng)所述的存儲器控制電路判斷所述的第一寫入錯誤次數(shù)等于一預(yù)定值時，則所述的存儲器控制電路標(biāo)示所述的第一電阻式記憶胞為不可使用。
7.如權(quán)利要求4所述的存儲器模塊，其特征在于，所述的存儲器控制電路更包括一電壓脈沖產(chǎn)生器，以產(chǎn)生所述的電壓脈沖信號，與一電流脈沖產(chǎn)生器以產(chǎn)生所述的電流脈沖信號。
8.如權(quán)利要求4所述的存儲器模塊，其特征在于，所述的存儲器控制電路更包括一驗證電路，當(dāng)所述的存儲器控制電路完成寫入動作時，所述的驗證電路讀取所述的第一電阻式記憶胞的一儲存數(shù)據(jù)，并判斷所述的儲存數(shù)據(jù)是否相同于所述的第一數(shù)據(jù)。
9.一種電阻式存儲器的寫入方法，其特征在于，所述的電阻式存儲器的寫入方法包括: 接收一第一數(shù)據(jù)，并選擇用以儲存所述的第一數(shù)據(jù)的一第一電阻式記憶胞； 讀取所述的第一電阻式記憶胞內(nèi)之一第二數(shù)據(jù)； 判斷所述的第一數(shù)據(jù)與所述的第二數(shù)據(jù)是否相同；以及 當(dāng)所述的第一數(shù)據(jù)與所述的第二數(shù)據(jù)不同時，所述的第一數(shù)據(jù)被寫入所述的第一電阻式記憶胞。
10.如權(quán)利要求9所述的電阻式存儲器的寫入方法，其特征在于，所述的方法更包括: 當(dāng)所述的第一數(shù)據(jù)與所述的第二數(shù)據(jù)相同時，停止將所述的第一數(shù)據(jù)寫入所述的第一電阻式記憶胞。
11.如權(quán)利要求9所述的電阻式存儲器的寫入方法，其特征在于，所述的方法更包括: 當(dāng)所述的第一數(shù)據(jù)的邏輯準(zhǔn)位為一第一邏輯準(zhǔn)位時，輸出一電壓脈沖信號至所述的第一電阻式記憶胞，以寫入所述的第一數(shù)據(jù)。
12.如權(quán)利要求9所述的電阻式存儲器的寫入方法，其特征在于，所述的方法更包括: 當(dāng)所述的第一數(shù)據(jù)的邏輯準(zhǔn)位為一第二邏輯準(zhǔn)位時，輸出一電流脈沖信號至所述的第一電阻式記憶胞，以寫入 所述的第一數(shù)據(jù)。
全文摘要
本發(fā)明的一實施例提供一種電阻式存儲器的寫入方法，包括接收一第一數(shù)據(jù)，并選擇用以儲存該第一數(shù)據(jù)的一第一電阻式記憶胞；當(dāng)該第一數(shù)據(jù)的邏輯準(zhǔn)位為一第一邏輯準(zhǔn)位時，輸出一電壓脈沖信號至該第一電阻式記憶胞，以寫入該第一數(shù)據(jù)；當(dāng)該第一數(shù)據(jù)的邏輯準(zhǔn)位為一第二邏輯準(zhǔn)位時，輸出一電流脈沖信號至該第一電阻式記憶胞，以寫入該第一數(shù)據(jù)。
文檔編號G11C16/02GK103165185SQ201110426379
公開日2013年6月19日 申請日期2011年12月19日 優(yōu)先權(quán)日2011年12月19日
發(fā)明者焦佑鈞, 詹東義, 林晨曦, 張文岳 申請人:華邦電子股份有限公司